DE3638017A1

DE3638017A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE3638017A1
Application number: DE19863638017
Authority: DE
Inventors: Yoshio Matsuda; Kazuyasu Fujishima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-11-13
Filing date: 1986-11-07
Publication date: 1987-05-14
Also published as: US4833645A; US5030586A; GB2183091A; DE3638017C2; GB8626659D0; GB2183091B; JPS62114265A

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung. Insbesondere bezieht sie sich auf eine Halbleiterspeichereinrichtung, welche besser die weichen Fehler in einem dynamischen MOS-RAM verhindert, die durch α-Teilchen verursacht werden.

In einem dynamischen MOS-RAM stellen weiche Fehler, die durch α-Teilchen verursacht werden, die von dem Thorium oder Uran, das in dem Verpackungsmaterial und ähnlichem vorhanden ist, emittiert werden, ein ernstes Problem für die Zuverlässigkeit dar. Da nämlich Speicher zunehmendst mit großen Kapazitäten gebaut werden, werden die Speicherzellen kleiner, und der in den Speicherzellen zu speichernde Betrag der elektrischen Ladung nimmt ab, so daß die gespeicherte Information der Speicherzelle durch das äußere Rauschen, das durch α-Teilchen verursacht wird, invertiert wird, wodurch sogenannte weiche Fehler (soft errors) verursacht werden. Es werden hauptsächlich zwei Verfahren zum Verhindern solcher weichen Fehler verwandt.

Ein Verfahren ist es, die Anzahl der α-Teilchen, die auf einem Chip auftreffen, zu verringern, d. h. insbesondere den Chip mit einer dünnen Schicht zu schützen, die wenig Strahlung aufweist und die den α-Teilchen nicht erlaubt, durch die Schicht hindurchzugehen, oder die Reinheit des Verpackungsmaterials zu erhöhen. Der Eintritt von den α-Teilchen kann jedoch nicht perfekt verhindert werden.

Das andere Verfahren ist es, die Stabilität des Chips selbst gegen die α-Teilchen zu erhöhen, nämlich die Speicherzellenkapazität zu erhöhen. Durch das Erhöhen des gespeicherten Signalbetrages im Verhältnis zu dem äußeren Rauschen wird der Chip stabiler gegen weiche Fehler. Daher hat es einige Versuche gegeben, die Speicherzellenkapazität innerhalb der durch die Miniaturisierung der Speicherzellengröße auferlegten Beschränkungen zu vergrößern.

Inzwischen können die weichen Fehler in zwei Arten nach den Bereichen, auf denen α-Teilchen auftreffen, unterschieden werden. Einer ist eine Speicherzellenart, das sind nämlich die Fehler, die durch das Eintreten der durch die α-Teilchen erzeugten Ladung in die Speicherzelle verursacht werden. Diese Fehler hängen nicht von der Speichertaktzeit ab. Der andere ist eine Bit-Leitungsart, nämlich die Fehler, die durch das Eintreten der durch die α-Teilchen erzeugten Ladung in die Bit-Leitung nach der Übertragung der Information von der Speicherzelle auf die Bit-Leitung verursacht werden. Dieser Fehler ist proportional zu der Zeit, während der die Bit- Leitung während der Lesetätigkeit schwimmt. Fig. 1 zeigt eine schematische Darstellung des oben beschriebenen Verhältnisses.

Es gibt jetzt zwei Verfahren, die Chips stabil gegen weiche Fehler dieser zwei Arten zu machen. Eines ist es, den gespeicherten Ladungsbetrag der Speicherzelle zu erhöhen, wie es oben beschrieben wurde, so daß dieser nicht so anfällig gegen den Einfluß der durch die α-Teilchen erzeugten Ladung ist. Das andere ist es, die Einfangwahrscheinlichkeit für die durch die auftreffenden α-Teilchen erzeugte Ladung zu verringern. Das erstere Verfahren, nämlich das Erhöhen des gespeicherten Ladungsbetragesder Speicherzelle, hat Auswirkungen auf die weichen Fehler sowohl der Speicherzellenart als auch der Bit- Leitungsart.

Fig. 2 zeigt eine Querschnittsansicht der Struktur eines konventionellen dynamischen MOS-RAM, der in solcher Weise ausgebildet ist, daß der gespeicherte Ladungsbetrag der Speicherzelle vergrößert wird. Der Aufbau dieser Einrichtung wird jetzt unter Bezug auf Fig. 2 beschrieben. Ein diffundiertes n-Typ-Draingebiet 9 a ist auf einem p-Typ-Siliziumsubstrat 1 gebildet. Ein diffundiertes p⁺-Typ-Gebiet 3 mit einer höheren Störstellendichte als die des Substrates ist auf dem p-Typ- Siliziumsubstrat 1 gebildet, ein diffundiertes n-Typ-Sourcegebiet 9 b ist auf dem p-Typ-Siliziumsubstrat 1 getrennt von dem diffundierten n-Typ-Draingebiet 9 a gebildet, und ein diffundiertes n-Typ-Gebiet 4 ist auf dem diffundierten p⁺-Typ- Gebiet 3 gebildet. Das Bezugszeichen 2 bezeichnet ein dickes Oxidfilmgebiet zur Trennung. Eine dünne Gateoxidschicht 7 ist auf dem p-Typ-Siliziumsubstrat 1 zwischen dem diffundierten n-Typ-Draingebiet 9 a und dem diffundierten n-Typ-Sourcegebiet 9 b gebildet. Eine Gate-Elektrode 8 aus einer Polysiliziumschicht ist auf der Gateoxidschicht 7 gebildet. Die Gate- Elektrode 8 ist mit der Wortleitung WL verbunden. Das p-Typ- Siliziumsubstrat 1, die Gateoxidschicht 7, die Gate-Elektrode 8, das diffundierte n-Typ-Draingebiet 9 a und das diffundierte n-Typ-Sourcegebiet 9 b bilden einen N-Kanal-MOS-Transistor 18, der ein Übertragungsgatetransistor ist.

Eine dünne Gateoxidschicht 5 eines MOS-Kondensators ist auf dem diffundierten n-Typ-Gebiet 4, und eine Elektrode 6 eines MOS-Kondensators aus einer Polysiliziumschicht ist auf der Gateoxidschicht 5 des MOS-Kondensators und dem dicken Oxidfilmgebiet 2 gebildet. Das diffundierte n-Typ-Gebiet 4, die dünne Gateoxidschicht 5 des MOS-Kondensators und die MOS- Kondensatorelektrode 6 bilden einen MOS-Kondensator mit der Kapazität C _O, und das diffundierte n-Typ-Gebiet 4 wird eine Elektrode dieses Kondensators. Die Übergangszone zwischen dem diffundierten p⁺-Typ-Gebiet 3 und dem diffundierten n-Typ- Gebiet 4 bildet einen Übergangskapazitätskondensator mit der Kapazität C _J. Der MOS-Kondensator und der Übergangskapazitätskondensator bilden eine Speicherzelle. Eine dünne Siliziumoxidschicht 10 ist zum Bedecken der Gate-Elektrode 8 und der MOS-Kondensatorelektrode 6 gebildet. Eine Metallverdrahtung 12 aus Al, die die Bit-Leitung darstellt, ist auf der Siliziumoxidschicht gebildet. Eine Öffnung 11 ist in der Siliziumoxidschicht 10 vorgesehen, und das diffundierte n-Typ-Draingebiet 9 a ist mit der Metallverdrahtung 12 aus Al durch diese Öffnung verbunden.

Fig. 3 stellt ein Ersatzschaltbild der in Fig. 2 gezeigten Einrichtung dar. In Fig. 3 hat der N-Kanal-MOS-Transistor 18 sein Gate mit der Wortleitung WL, sein Drain mit der Bit- Leitung BL und seine Source mit der einen Elektrode des MOS- Kondensators 19 der Kapazität C _O und mit der einen Elektrode des Übergangszonenkapazitätskondensators 20 der Kapazität C _J verbunden, die Kapazität der Speicherzelle wird durch die Parallelkapazität der Kapazität C _O und der Kapazität C _J gebildet. Das Schreiben der Information in die Speicherzellenkapazität und das lesen der Information aus der Speicherzelle wird durch die Auswahl der Wortleitung WL und der Bit-Leitung BL durchgeführt.

Fig. 4A bis 4E zeigen das Herstellungsverfahren des in Fig. 2 gezeigten dynamischen MOS-RAM.

Das Verfahren zur Herstellung des dynamischen MOS-RAM wird hierin unter Bezugnahme auf die Fig. 4A bis 4E beschrieben. Zuerst wird, wie in Fig. 4A gezeigt ist, ein dickes Oxidfilmgebiet 2 zur Trennung auf dem p-Typ-Siliziumsubstrat 1 gebildet. Dann wird, wie in Fig. 4B gezeigt ist, ein diffundiertes p⁺-Typ-Gebiet 3 und ein diffundiertes n-Typ-Gebiet 4 nacheinander durch Ionenimplantation usw. in dem Bereich, der dem unteren Bereich des MOS-Kondensators entspricht, gebildet. Wie in Fig. 4C gezeigt ist, wird eine dünne Gateoxidschicht 5 eines MOS-Kondensators auf dem diffundierten n-Typ-Gebiet 4 und danach eine MOS-Kondensatorelektrode 6 auf der Gateoxidschicht 5 des Kondensators und dem Oxidfilmgebiet 2 mit einer ersten Polysiliziumschicht gebildet.

Dann wird, wie in Fig. 4D gezeigt ist, eine dünne Gateoxidschicht 7 des N-Kanal-MOS-Transistors 18 auf dem p-Typ-Siliziumsubstrat 1 gebildet, und dann wird eine Gate-Elektrode 8 des N-Kanal-MOS-Transistors 18 auf der Gateoxidschicht 7 mit einer zweiten Polysiliziumschicht gebildet, und zusätzlich werden ein diffundiertes n-Typ-Draingebiet 9 a und ein diffundiertes n-Typ-Sourcegebiet 9 b auf dem p-Typ-Siliziumsubstrat 1 gebildet. Dann wird, wie in Fig. 4E gezeigt ist, eine dünne Siliziumoxidschicht 10 zum Abdecken der MOS-Kondensatorelektrode 6 und der Gate-Elektrode 8 gebildet, und eine Öffnung 11 wird auf dem diffundierten n-Typ-Draingebiet 9 a durch die Siliziumoxidschicht 10 gebildet. Dann wird die Metallverdrahtung 12 aus Al zum Abdecken der oberen Oberfläche der Einrichtung vorgesehen, und somit wird der in Fig. 2 gezeigte dynamische MOS-RAM erzielt.

Auf diese Weise wird in dem konventionellen dynamischen MOS- RAM der gespeicherte Ladungsbetrag der Speicherzelle durch das Addieren der Kapazität C _J des Übertragungszonenkapazitätskondensators20, der durch das unterhalb des diffundierten n-Typ- Gebietes 4 gebildeten diffundierten p⁺-Typ-Gebietes 3 erhöht wird, zu der Kapazität C _O des MOS-Kondensators 19 erhöht. Zusätzlich kann die Ausdehnung des Verarmungsschichtgebietes zwischen dem p-Typ-Siliziumsubstrat 1 und dem diffundierten n-Typ-Sourcegebiet 9 b durch das diffundierte p⁺-Gebiet 3 so verhindert werden, daß die weichen Fehler der Speicherzellenart, die erzeugt werden aufgrund des Ansammelns von durch α- Teilchen erzeugte Ladungen aus dem Verarmungsschichtgebiet in das diffundierte n-Typ-Gebiet 4 und in das diffundierte n-Typ- Sourcegebiet 9 b verringert werden.

Da zusätzlich der gespeicherte Ladungsbetrag der Speicherzelle durch das Produkt aus dem Potential an dem Speicherpunkt der Speicherzelle (in Fig. 2 das Potential des diffundierten n- Typ-Sourcegebietes 9 b) und aus der Speicherzellenkapazität dargestellt werden kann, wird der gespeicherte Ladungsbetrag der Speicherzelle durch Anheben des Potentiales des Speicherpunktes verringert.

In einem konventionellen dynamischen MOS-RAM, wie er oben beschrieben wurde, hat das Verdünnen der dünnen Kondensator- Gateoxidschicht 5 zum Erhöhen des gespeicherten Ladungsbetrages der Speicherzelle in der verringerten Größe eine Grenze im Hinblick auf ihre Zuverlässigkeit. Obwohl die oben beschriebene Struktur die weichen Fehler der Speicherzellenart verringern kann, ist die Verringerung der weichen Fehler der Bit-Leitungsart nicht ausreichend. In der oben beschriebenen Struktur erstreckt sich wahrscheinlich das Verarmungsschichtgebiet zwischen dem p-Typ-Siliziumsubstrat 1 und dem diffundierten n-Typ-Draingebiet 9 a, so daß die durch α-Teilchen erzeugte Ladung aus diesem Verarmungsschichtgebiet in das diffundierte n-Typ-Draingebiet 9 a gesammelt wird, womit weiche Fehler der Bit-Leitungsart verursacht werden.

Es ist daher Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung vorzusehen, die in der Lage ist, die weichen Fehler der Bit-Leitungsart zu verringern.

Diese Aufgabe wird gelöst durch die erfindungsgemäße Halbleiterspeichereinrichtung, bei der ein erstes Halbleitergebiet eines zweiten Leitungstypes, das mit der Bit-Leitung zu verbinden ist, auf einem Halbleitersubstrat von einem ersten Leitungstyp gebildet ist, und ein zweites Halbleitergebiet von dem zweiten Leitungstyp ebenfalls auf dem Halbleitersubstrat des ersten Leitungstypes gebildet ist, und zwar in einem vorgeschriebenen Abstand von dem ersten Halbleitergebiet. Das zweite Halbleitergebiet weist in seinem Bereich ein Ladungsspeichergebiet zum Speichern von Information auf. Zusätzlich ist ein drittes Halbleitergebiet des ersten Leitungstypes mit einer höheren Störstellendichte als die des Halbleitersubstrates auf dem Halbleitersubstrat so gebildet, daß es in Kontakt ist mit dem ersten Halbleitergebiet vom zweiten Leitungstyp, jedoch nicht in dem Kanalgebiet des Transistors, und ein viertes Halbleitergebiet vom ersten Leitungsttyp mit einer höheren Störstellendichte als das Halbleitersubstrat ist ebenfalls auf dem Halbleitersubstrat so gebildet, daß es in Kontakt mit dem zweiten Halbleitergebiet ist, jedoch nicht in dem Kanalgebiet des Transistors.

Daher kann erfindungsgemäß die Ladung, die durch die α-Teilchen erzeugt wird und von dem Verarmungsschichtgebiet zu dem Bit-Leitungsgebiet gesammelt wird, erniedrigt werden, ohne daß die Schwellwertspannung des Übertragungsgatetransistors geändert wird, dadurch werden die weichen Fehler der Bit- Leitungsart verringert.

In einer bevorzugten Ausführungsform der Erfindung ist die Störstellendichte des dritten und vierten Halbleitergebietes vom ersten Leitungstyp im Bereich von 10¹⁶ bis 10¹⁸/cm³ ausgewählt.

In einer weiter bevorzugten Ausführungsform der Erfindung ist ein fünftes Halbleitergebiet vom zweiten Leitungstyp des mit der Bit-Leitung verbundenen Leseverstärkerbereiches auf dem Halbleitersubstrat gebildet, und ein sechstes Halbleitergebiet vom ersten Leitungstyp mit einer höheren Störstellendichte als das Halbleitersubstrat ist ebenfalls auf dem Halbleitersubstrat so gebildet, daß es in Kontakt mit dem fünften Halbleitergebiet ist, jedoch nicht in dem Kanalbereich des Transistors. Die Störstellendichte des sechsten Halbleitergebietes ist von 10¹⁶ bis 10¹⁸/cm³ ausgewählt.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Diagramm, das das Verhältnis zwischen der Speichertaktzeit und dem Verhältnis der weichen Fehler in einer konventionellen Halbleiterspeichereinrichtung zeigt;

Fig. 2 eine Querschnittsansicht der Struktur eines konventionellen dynamischen MOS-RAM;

Fig. 3 das Ersatzschaltbild der in Fig. 2 gezeigten Einrichtung;

Fig. 4A bis 4E das Herstellungsverfahren des in Fig. 2 gezeigten dynamischen MOS-RAM;

Fig. 5 eine Querschnittsansicht der Struktur einer Ausführungsform der Erfindung; und

Fig. 6 ein Ersatzschaltbild der in Fig. 5 gezeigten Einrichtung.

Fig. 5 zeigt eine Querschnittsansicht der Struktur einer Halbleiterspeichereinrichtung nach einer erfindungsgemäßen Ausführungsform. Die Struktur dieser Ausführungsform unterscheidet sich von der oben erwähnten Struktur der Fig. 2 in den folgenden Punkten. Es ist nämlich ein diffundiertes p⁺-Typ-Gebiet 16 a, welches das dritte Halbleitergebiet mit der höheren Störstellendichte als das p-Typ-Siliziumsubstrat 1 ist, auf dem p-Typ-Siliziumsubstrat 1 in solcher Weise gebildet, daß es in Kontakt mit dem diffundierten n-Typ-Draingebiet 9 a ist, jedoch nicht in dem Kanalbereich des N-Kanal-MOS-Transistors 18, der ein Übertragungs-Gatetransistor ist. Zusätzlich ist ein diffundiertes p⁺-Typ-Gebiet 16 b, welches das vierte Halbleitergebiet mit höherer Störstellendichte als das p-Typ-Siliziumsubstrat 1 ist, auf dem p-Typ-Siliziumsubstrat 1 in solcher Weise gebildet, daß es in Kontakt mit dem diffundierten n-Typ- Gebiet 4 und einem diffundierten n-Typ-Sourcegebiet 9 b ist, jedoch nicht in dem Kanalbereich des n-Kanal-MOS-Transistors 18, der ein Übertragungs-Gatetransistor ist.

Die Übergangszone des diffundierten p⁺-Typ-Gebietes 16 b, des diffundierten n-Typ-Gebietes 4 und des diffundierten n-Typ- Sourcegebietes 9 b bildet einen Übergangszonenkapazitätskondensator mit einer Kapazität C _J ′, und dieser Übergangszonenkapazitätskondensator und ein MOS-Kondensator bilden eine Speicherzelle. Zusätzlich ist ein diffundiertes p⁺-Typ-Gebiet 16 c, welches das sechste Halbleitergebiet mit einer höheren Störstellendichte als das p⁺-Typ-Siliziumsubstrat darstellt, auf dem Substrat gebildet, und ein diffundiertes n-Typ-Draingebiet 14 a, welches das fünfte Halbleitergebiet ist, ist auf dem diffundierten p⁺-Typ-Gebiet 16 c gebildet. Ein diffundiertes n-Typ-Sourcegebiet 14 b ist auf dem p-Typ-Siliziumsubstrat 1 in einem Abstand von dem diffundierten n-Typ-Draingebiet 14 a gebildet.

Eine dünne Gateoxidschicht 21 ist auf dem p-Typ-Siliziumsubstrat 1 zwischen dem diffundierten n-Typ-Draingebiet 14 a und dem diffundierten n-Typ-Sourcegebiet 14 b gebildet, und eine Gate-Elektrode 13 einer Polysiliziumschicht ist auf dieser Gateoxidschicht 21 gebildet. Das p-Typ-Siliziumsubstrat 1, die dünne Gateoxidschicht 21, die Gate-Elektrode 13, das diffundierte n-Typ-Draingebiet 14 a und das diffundierte n-Typ- Sourcegebiet 14 b bilden einen n-Kanal-MOS-Transistor 22 des Leseverstärkerbereiches. Das diffundierte p⁺-Typ-Gebiet 16 c ist in solcher Weise ausgebildet, daß es nicht in das Kanalgebiet des n-Kanal-MOS-Transistors 22 geht. Die Störstellendichte der diffundierten p⁺-Typ-Gebiete 16 a, 16 b und 16 c ist bevorzugt in dem Bereich von 10¹⁶ bis 10¹⁸/cm³. Eine dünne Siliziumoxidschicht 10 ist zum Bedecken der Gate-Elektrode 13 gebildet, und eine Metallverdrahtung 12 aus Al, die die Bit- Leitung darstellt, ist auf dieser dünnen Siliziumoxidschicht 10 gebildet. Eine Öffnung 15 ist in der dünnen Siliziumoxidschicht 10 vorgesehen, und das diffundierte n-Typ-Draingebiet 14 a ist mit der Metallverdrahtung 12 aus Al durch diese Öffnung 15 verbunden.

Fig. 6 zeigt ein Ersatzschaltbild von Fig. 5. In Fig. 6 ist gezeigt, daß der n-Kanal-MOS-Transistor 18 sein Gate mit der Wortleitung WL verbunden hat, sein Drain mit der Bit-Leitung BL verbunden hat, und seine Source mit einer Elektrode des MOS-Kondensators 19 der Kapazität C _O und mit einer Elektrode des Übergangszonenkapazitätskondensators 24 der Kapazität C _J ′ verbunden hat, und die Kapazität der Speicherzelle ist zusammengesetzt aus der Parallelkapazität der Kapazität C _O und der Kapazität C _J ′. Der n-Kanal-MOS-Transistor 22 in dem Leseverstärkerbereich hat sein Drain mit der Bit-Leitung BL und seine Source mit der Source eines (nicht in Fig. 5 abgebildeten) n-Kanal-MOS-Transistors 23 in dem Leseverstärkerbereich verbunden.

Das Verfahren zur Herstellung der Halbleiterspeichereinrichtung wird im folgenden mit Bezugnahme auf die Fig. 4A bis 4E beschrieben. Wie in Fig. 4B gezeigt ist, ist ein dickes Oxidfilmgebiet 2 auf dem p-Typ-Halbleitersubstrat 1 gebildet, und dann werden die diffundierten p⁺-Typ-Gebiete 16 a, 16 b und 16 c, die in Fig. 5 gezeigt sind, gleichzeitig auf dem p⁺-Typ- Halbleitersubstrat 1 durch Diffusion oder Ionenimplantation einer Maske gebildet, und danach wird ein diffundiertes n-Typ- Gebiet 4 auf dem diffundierten p⁺-Typ-Gebiet 16 b gebildet. Dann wird eine dünne Gateoxidschicht 5 eines MOS-Kondensators auf dem diffundierten n-Typ-Gebiet 4 und eine Elektrode 6 eines MOS-Kondensators einer ersten Polysiliziumschicht auf der dünnen Gateoxidschicht 5 gebildet. Dann werden dünne Gateoxidschichten 7 und 21 auf dem p-Typ-Halbleitersubstrat 1 gebildet. Dann werden Gate-Elektroden 8 und 13 einer zweiten Polysiliziumschicht auf den entsprechenden Gateoxidschichten 7 und 21 gebildet. Dann wird ein diffundiertes n-Typ-Draingebiet 9 a auf dem diffundierten p⁺-Typ-Gebiet 16 a gebildet, das diffundierte n-Typ-Sourcegebiet 9 b wird auf dem diffundierten p⁺-Typ-Gebiet 16 b gebildet, das diffundierte n-Typ-Draingebiet 14 a wird auf dem diffundierten p⁺-Typ-Gebiet 16 c gebildet, das diffundierte n-Typ-Sourcegebiet 14 b wird auf dem p-Typ- Halbleitersubstrat 1 gebildet, und dann wird eine dünne Siliziumoxidschicht 10 zum Bedecken der gesamten Einrichtung gebildet. Dann werden Öffnungen 11 und 15 auf der dünnen Siliziumoxidschicht 10 gebildet, und danach wird eine Metallverdrahtung 12 aus Al zum Bedecken der gesamten Einrichtung gebildet.

Somit werden diffundierte p⁺-Typ-Gebiete 16 a, 16 b und 16 c unter dem betreffenden diffundierten n-Typ-Draingebiet 9 a, dem diffundierten n-Typ-Sourcegebiet 9 b und dem diffundierten n-Typ-Draingebiet 14 a so gebildet, daß die Verarmungsschicht zwischen dem p-Typ-Siliziumsubstrat 1 und dem diffundierten n-Typ-Draingebiet 9 a, dem diffundierten n-Typ-Sourcegebiet 9 b und dem diffundierten n-Typ-Draingebiet 14 a sich wahrscheinlich nicht in die Seite des p-Typ-Siliziumsubstrates 1 erstreckt.

Wie oben bei den durch α-Teilchen erzeugten Ladungen beschrieben wurde, werden solche in dem Verarmungsschichtgebiet in das Bit-Leitungsgebiet (hier die diffundierten n-Typ-Draingebiete 9 a und 14 a) gesammelt und verursachen weiche Fehler der Bit-Leitungsart, während solche nicht aus dem Verarmungsschichtgebiet keine weichen Fehler der Bit-Leitungsart verursachen, mit Ausnahme jener, die das Verarmungsschichtgebiet durch Diffusion erreicht haben und in dem Bit-Leitungsgebiet gesammelt werden. Daher nimmt durch Unterdrücken der Ausdehnung des Verarmungsschichtgebietes durch die diffundierten p⁺-Typ-Gebiete 16 a und 16 c, wie es in dieser Ausführungsform der Fall ist, die Zahl der durch α-Teilchen erzeugten Ladungen, die in den diffundierten n-Typ-Draingebieten 9 a und 14 a gesammelt werden, die das Bit-Leitungsgebiet darstellen sollen, ab, und dadurch wird das Auftreten der weichen Fehler der Bit-Leitungsart verhindert. Zusätzlich entsteht aufgrund der Unterschiede in der Störstellendichte eine Potentialbarriere gegen Elektronen zwischen dem p-Typ-Siliziumsubstrat 1 und den diffundierten p⁺-Typ-Gebieten 16 a, 16 b und 16 c, so daß die durch die α-Teilchen erzeugten Ladungen nicht leicht in dem Bit-Leitungsgebiet oder in der Speicherzelle gesammelt werden können. Weiterhin werden die Schwellwertspannungen der Transistoren nicht beeinflußt, da die diffundierten p⁺-Typ-Gebiete 16 a, 16 b und 16 c mit einer Maske in solcher Weise gebildet werden, daß sie nicht in die Kanalgebiete der Übertragungsgatetransistoren und des Transistors in dem Leseverstärkerbereich gehen.

Claims

1. Halbleiterspeichereinrichtung vom Eintransistor-Einkondensatortyp mit:
einer Bit-Leitung (12),
einem Halbleitersubstrat (1) von einem ersten Leitungstyp, einem ersten Halbleitergebiet (9 a) von einem zweiten Leitungstyp, welches auf dem Halbleitersubstrat (1) gebildet und mit der Bit-Leitung (12) verbunden ist,
und einem zweiten Halbleitergebiet (9 b) vom zweiten Leitungstyp, welches auf dem Halbleitersubstrat (1) in einem vorgeschriebenen Abstand von dem ersten Halbleitergebiet (9 a) vom zweiten Leitungstyp gebildet ist und in einem Bereich desselben ein Ladungsspeichergebiet zum Speichern von Information aufweist, gekennzeichnet durch:
ein drittes Halbleitergebiet (16 a) vom ersten Leitungstyp mit einer Störstellendichte höher als die des Halbleitersubstrates (1), welches auf dem Halbleitersubstrat (1) in solcher Weise gebildet ist, daß es in Kontakt mit dem ersten Halbleitergebiet (9 a) vom zweiten Leitungstyp steht, aber nicht in dem Kanalgebiet des Transistors,
und ein viertes Halbleitergebiet (16 b) vom ersten Leistungstyp mit einer Störstellendichte höher als die des Halbleitersubstrates (1), welches auf dem Halbleitersubstrat (1) in solcher Weise gebildet ist, daß es in Kontakt mit dem zweiten Halbleitergebiet (9 b) vom zweiten Leitungstyp steht, aber nicht in dem Kanalgebiet des Transistors.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Störstellendichte des dritten Halbleitergebietes (16 a) vom ersten Leitungstyp und des vierten Halbleitergebietes (16 b) vom ersten Leitungstyp 10¹⁶ bis 10¹⁸/cm³ beträgt.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch:
ein fünftes Halbleitergebiet (14 a) vom zweiten Leitungstyp, welches auf dem Halbleitersubstrat (1) gebildet und mit der Bit-Leitung (12) verbunden ist zum Darstellen eines Leseverstärkerbereiches,
und ein sechstes Halbleitergebiet (16 c) vom ersten Leitungstyp mit einer Störstellendichte höher als die des Halbleitersubstrates (1) welches auf dem Halbleitersubstrat (1) auf solche Weise gebildet ist, daß es in Kontakt mit dem fünften Halbleitergebiet (14 a) vom zweiten Leitungstyp steht, aber nicht im Kanalgebiet des Transistors.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Störstellendichte des sechsten Halbleitergebietes (16 c) vom ersten Leitungstyp 10¹⁶ bis 10¹⁸/cm³ beträgt.