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DE3530773A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

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DE3530773A1
DE3530773A1 DE19853530773 DE3530773A DE3530773A1 DE 3530773 A1 DE3530773 A1 DE 3530773A1 DE 19853530773 DE19853530773 DE 19853530773 DE 3530773 A DE3530773 A DE 3530773A DE 3530773 A1 DE3530773 A1 DE 3530773A1
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Germany
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groove
semiconductor device
dipl
crystal plane
side wall
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DE19853530773
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Masaaki Tokio/Tokyo Kinugawa
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Toshiba Corp
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Description

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PATENT-UND RECHTSANWÄLTE
PATENTANWÄLTE WERNER EITLE, DIPL.-INQ. · KLAUS HOFFMANN, DR., DIPL1-INe. ■ WERNER LEHN, DIPL1-INe.
KLAUS FÜCHSLE, DIPL.-ING. · BERND HANSEN, DR., DIPL.-CHEM. · HANS-A. BRAUNS, DR., DIPL.-CHEM. · KLAUS GORQ, DIPL.-ING. KARL KOHLMANN, DIPL.-ING. · HELGA KOLB, DR., DIPL.-CHEM. · BERNHARD VON FISCHERN, DIPL.-ING.
RECHTSANWALT ALEXANDER NETTE
- 4 - 42 510 q/gt
KABUSHIKI KAISHA TOSHIBA Kawasaki-shi / JAPAN
Halbleitervorrichtung und Verfahren zu zu ihrer Herstellung
Die Erfindung betrifft Verbesserungen einer Halbleitervorrichtung, insbesondere eine Halbleitervorrichtung, in der eine Nut, die in einem Halbleitersubstrat ausgebildet ist und Seitenwandoberflächen aufweist, die senkrecht zur Grundoberfläche des Substrates sind, verwendet wird für eine Elementenisolationsregion, für ein Kondensatorelement usw., und ebenso ein Verfahren zu ihrer Herstellung.
Um die Integrationsdichte der integrierten Halbleiterschaltungsvorrichtung zu verbessern, ist es Praxis, ein Halbleitersubstrat mit einer Nut auszubilden, welche Nutwände aufweist, die senkrecht zur Grundfläche des Substrates sind, wobei die Nutoberfläche mit einem Isolationsfilm überdeckt wird und wobei diese Region zur Elemententrennung oder als Kondensatorelement oder ähnliches verwendet wird. Die Nut mit den zur Grundoberfläche des Substrates senkrechten Wänden wird wie oben erwähnt durch anisotropes Ätzen, d.h. RIE (reaktives Ionenätzen) gebildet.
Fig. 1 zeigt ein Beispiel der Anwendung dieses Verfahrens
POSTFACH 8104 SO ■ AFiABELLASTRASSE 4/VIII ■ 80OO MÜNCHEN 81 TELEFON: CO893 9110 86-89 ■ TELEX: 529619 CPATHEJ · TELEFAX: 089/918356 CGR 11 + 110 · TELETEX: 89 7241 CPATHE}
für die Trennung einer Muldenregion in einem CMOS von einer Substratregion. In bezug auf die Figur bezeichnet das Bezugszeichen 1 ein η-Typ Siliziumsubstrat, in dem eine p-Typ Muldenregion (p-Typ-Mulde) eine Nut, die die p-Typ Mulde 2 umgibt, gebildet wird und ein Siliziumoxidfilm 3 wird in der Nut ausgebildet. Ein n-Kanal MOS Transistor 4 wird in der p-Typ Nut 2 ausgebildet. Außerdem wird ein p-Kanal MOS Transistor 4 in der n-Typ Substratregion ausgebildet. Durch Isolieren der p-Typ Mulde 2 und der η-Typ Substratregion 1 voneinander durch die Isolationsschicht 3 ist es möglich, den Betrieb eines lateralen parasitären bipolaren Transistors zu unterdrücken, der zwischen der p-Typ Mulde 2 und der η-Typ Substratregion gegenwärtig ist, um so das Phänomen des "Einklinkens" (latch up) zu verhindern. Es ist somit möglich, den Abstand zwischen dem p-Typ Kanal MOS Transistor 4 und dem η-Typ Kanal MOS Transistor 5 zu verringern, um die Integrationsdichte zu verbessern.
Fig. 2 zeigt ein Beispiel der Anwendung des Nutbildungsverfahrens, welches zuvor er wähnt..wurde, für ein DRAM Speicherze1lenkondensatorelement. Mit Bezug auf die Figur bezeichnet das Bezugszeichen 11 ein p-Ty Siliziumsubstrat. Ein Feldoxidfilm 12 wird durch einen selektiven Oxidationsprozess auf der Oberfläche des Siliziumsubstrates 11 ausgebildet, welches eine umgebene Speicherzellenregion isoliert. Eine Nut, welche rechtwinkliges Querschnxttsprofil aufweist, wird durch den RIE Prozess in der Speicherzellenregion gebildet. Eine Elektrode 14, welche aus einer polykristallinen Siliziumschicht besteht, wird über der Nutoberfläche mittels eines thermischen Oxidfilmes 13 gebildet. Eine η-Typ Störstellenregion 15 wird durch Dotieren des Siliziumsubstrates 11
mit einer η-Typ Verunreinigung bzw. Störstelle von der Wandoberfläche der Nut gebildet. Ein DRAM Kondensatorelement wird durch die η-Typ Störstellenregion 15 gebildet, weiter durch den thermischen Oxidfilm 13 und die polykristalline Siliziumelektrode 14. Das Bezugszeichen 16 bezeichnet einen Übertragungstransistor der DRAM Speicherzelle, wobei die Senkenregion des Übertragungs*- transistors an die η-Typ Störstellenregion 15 des Kondensatorelementes angrenzt. Durch Bildung des Kondensatorelementes durch Verwendung der Nutwandoberfläche der Nut ist es möglich, die Elementenfläche zu verringern, welche ausschließlich durch das Kondensatorelement eingenommen wird, um somit die Integrationsdichte zu erhö'-hen.
Das Verfahren für die Verbesserung der Integrationsdichte durch Verwendung einer Nut mit Wänden senkrecht zur Grundoberfläche des Substrates, wie oben beschrieben, findet außerdem intensive Anwendung für Widerstandselemente und die gewöhnliche Elementenisolation.
Wie in Fig. 3 gezeigt, wird ein Siliziumsubstrat 21, welches für die Herstellung einer Halbleitervorrichtung verwendet wird, wafer-ähnlich (im folgenden als Siliziumwafer bezeichnet), dessen Hauptoberfläche durch die Kristallebene 100 der Ebenenorientierung gebildet ist. Der Siliziumwafer weist eine Orientierungsflachseite 22 der kristallinen Ebene 110 auf, die senkrecht zur Hauptoberfläche ist. Bei der Herstellung einer Halbleitervorrichtung gemäß den Fig. 1 und 2 wird die Nut 23, die für ein Kondensatorelement oder eine Isolationsregion verwendet wird, die sich in einer Richtung parallel zur oder senkrecht zur Orientierungsflachseite erstreckt, verwendet.
Dies wird so gemacht, weil die zugehörigen Schaltungsmuster durch Computerverarbeitung gebildet werden. Es ist ziemlich schwierig, sich mit Linien zu befassen, die weder parallel noch senkrecht zur Orientierungsflachseite sind, und zwar als Computerdaten.
Mit der Nut 23, welche sich in einer Richtung parallel oder senkrecht zur Orientierungsflachseite 22 erstreckt, werden sämtliche Nutwandoberflächen, die senkrecht zur Hauptoberfläche des Siliziumwafers 21 sind, durch die kristalline Ebene 110 dargestellt bzw. aufgebaut, während die Nutbodenoberfläche, welche parallel zur Grund*- oberflache ist, durch die Kristallebene 100 gebildet bzw. dargestellt ist.
Die Tatsache, daß die freigelegten Oberflächen der Nut, welche für die Bildung eines Kondensatorelementes oder einer Elementenisolationsregion verwendet werden, durch die Kristallebene 100 am Boden und durch die Kristallebene 110 an den Seiten senkrecht zum Boden gebildet bzw. dargestellt werden, bringt Probleme.
Das erste Problem besteht darin, daß in dem Falle eines CMOS die Möglichkeit der Entriegelung (latch up) aufgrund des Leckstromes mit zunehmender Integrationsdichte erhöht wird, trotz der Gegenwart der nutähnlichen isolierenden Isolationsregion.
Ein zweites Problem besteht darin, daß bei einem Kondensatorelement einer DRAM Speicherzelle wie oben erwähnt die Durchbruchsspannung des Bereiches, wo die Nut gebildet ist, mit zunehmender Integrationsdichte verschlechtert wird.
Die Erfindung dient zur Beseitigung dieser Nachteile und hat die Aufgabe, eine Halbleitervorrichtung der eingangs genannten Art zu schaffen, in der eine Nut mit Seitenwänden senkrecht zur Grundoberfläche eines SiIiziumsubstrates, für ein Kondensatorelement oder eine Elementenisolation oder ähnliches verwendet wird, um die Integrationsdichte zu erhöhen, und die die Probleme des Leckstromes oder der Verschlechterung der Durchbruchsspannung aufgrund der unterschiedlichen Kristallebenen der Bodenoberfläche und Seitenflächen lösen kann sowie ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung.
Gemäß der Erfindung ist eine Halbleitervorrichtung vorgesehen, die ein Halbleitersubstrat umfaßt mit einer Haupt- oder Grundoberfläche, die durch die Kristallebene 100 gebildet oder festgelegt ist, die mit einer Nut versehen ist, welche Seitenwandoberflächen enthält, die senkrecht zur Grundoberfläche sind. Desweiteren ist ein isolierender Film vorgesehen, welcher die Oberflächen der Nut..über deckt. Auch ist ein Kondensator element oder ein Widerstandselement mit hohem Widerstandswert oder eine Elementenisolationsregion vorhanden, welche in der Region der Nut ausgebildet ist, wobei mindestens eine der Seitenwandoberflächen der Nut durch die Kristallebene 100 gebildet bzw. festgelegt ist.
Gemäß der Erfindung ist auch ein Verfahren zur Herstellung einer Halbleitervorrichtung vorhanden, welche die Schritte der Bildung eines Halbleiterwafer umfaßt mit einer Grundoberfläche, die durch die Kristallebene 100 gebildet ist und eine Orientierungsflachseite enthält, die durch die Kristallebene 100 gebildet ist, die Bildung
einer Nut mit Seitenwandoberflachen, welche senkrecht zur Grundoberfläche sind, Bildung eines isolierenden Filmes zum Überdecken der Oberflächen der Nut und Bildung eines Kondensatorelementes oder eines Widerstandselementes mit hohem Widerstandswert oder einer Elementenisolationsregion in der Region der Nut, wobei der nutbildende Schritt so ausgeführt wird, daß mindestens eine der Seitenwandoberflachen der Nut durch die Kristallebene 100 gebildet ist, welche sich in einer Richtung mit einem Winkel von 45° in bezug auf die Richtung der Orientierungsflachseite erstreckt.
Im folgenden werden die Figuren beschrieben. Es zeigen
Fig. 1 einen Querschnitt eines zum Stand der Technik
zählenden CMOS, mit einer Nut senkrecht zur Haupt- oder Grundoberfläche eines Substrates,
Fig. 2 eine Querschnittsansicht eines bekannten DRAM Kondensatorelementes, mit einer Nut senkrecht
zur Haupt- oder Grundoberfläche eines Substrates,
Fig. 3 eine perspektivische Ansicht eines Wafers zur Erklärung der Bildung einer Nut in einer be
kannten Halbleitervorrichtung,
Fig. 4 eine Ansicht zum Erklären der Ebenenorientierung der Seitenwände einer Nut in einer bekannten Halbleitervorrichtung,
Fig. 5 und 6 Schnittansichten eines Halbleiterelementes zur Erklärung der dem bekannten Halbleiterelement innewohnenden Probleme,
Fig. 7 eine Draufsicht eines Wafers zur Erklärung der Bildung einer Nut in einer Halbleitervorrichtung nach der Erfindung,
Fig. 8 eine Ansicht zum Erklären der Ebenenorientierung der Seitenwände der Nut der Halbleitervorrichtung nach der Erfindung, und
Fig. 9A bis 9D Schnittansichten, welche aufeinanderfolgende Schritte der Herstellung einer
Halbleitervorrichtung nach der Erfindung veranschaulichen .
Untersuchungen in bezug auf den Grund für das erste Problern, welches oben erwähnt wurde, ergaben, daß das Problem von der Tatsache herrührt, daß die charakteristische positive Ladung an dem Schnittstellensilizium und isolierenden Film (d.h. SiO2-FiIm) mit der Ebene 110 eher erzeugt wird, als: .mit der Ebene 100. Dies wird nun in Verbindung mit einem CMOS wie in Fig. 1 gezeigt diskutiert. Wie in Fig. 5 dargestellt, neigt bei der Erzeugung einer großen Menge der positiven festen Ladung, wie bereits erwähnt, an der Schnittstelle zwischen dem Siliziumoxidfilm 3 und der p-Typ Mulde 2 eine Inversionsschicht dazu, in der p-Typ Mulde 2 gebildet zu werden, wie dies durch eine sogenannte Phantomlinie gezeigt ist, und zwar aufgrund der Speicherung von Elektronen. Folglich fließt ein Leckstrom durch die Inversionsschicht, wie durch einen Pfeil gezeigt, der eine Entriegelung (latch up) bewirken kann.
Ein ähnlicher Leckstrom tritt auch im Falle einer gewöhnlichen MOS-Typ Halbleitervorrichtung auf, bei der
ein p-Typ Substrat verwendet wird, wenn die Elementenisolation ausgeführt wird unter Verwendung der oben erwähnten Nut.
Als Ergebnis der Untersuchungen, welche in Verbindung mit dem Grund für das zweite Problem ausgeführt wurden, wurde herausgefunden, daß das Problem von der Tatsache herrührt, daß die Geschwindigkeit der thermischen Oxidation der Siliziumsubstratoberfläche größer bei der Ebene 110 ist als bei der Ebene 100. Dies wird in Verbindung mit einem Kondensator element wie in. Fig.. 6 dargestellt erklärt, welches das gleiche ist wie in Fig. 2, gezeigt. Mit der Änderung der Oxidationsgeschwindigkeit bei unterschiedlichen Kristallorientierungen ist der thermische Oxidfilm 13, welcher die Nutoberflächen abdeckt, längs des Bodens dünn und dick längs der Seitenwände der Nut. Aufgrund dieses Mangels an Einheitlichkeit der Filmdicke wird die Durchbruchsspannung in Bereichen dargestellt durch die Kreise X verschlechtert. Wenn die Durchbruchsspannung des Bodenbereiches erhöht werden soll, muß oder sollte die Dicke des Films längs der Seitenwände beträchtlich erhöht werden, um die Kapazität des Elementes zu erhöhen.
Dem ersten und zweiten Problem der zuvor beschriebenen Art wurden bisher keine wesentliche Beachtung beigemessen.
Dies lag daran, daß diese Probleme keinen wesentlichen Einfluß bewirkt haben, Die Integrationsdichte war nicht so hoch. Außerdem war der Vorteil oder Nutzen in der Massenherstellung nicht erforderlich.
Bei der Halbleitervorrichtung nach der Erfindung werden
die Bodenoberfläche und mindestens eine der Seitenoberflächen der Nut durch die Kristallebene 100 festgelegt, so daß die positive feste Ladung, welche an der Schnittstelle mit dem isolierenden Film gebildet wird, welcher zum Abdecken der Oberflächen der Nut gebildet wurde, verringert, verglichen mit dem Stand der Technik. Es ist so möglich, den Leckstrom durch die Inversionsschicht zu unterdrücken. Außerdem ist die Oxidationsgeschwindigkeit vollständig einheitlich über den Oberflächen der Nut. Es ist möglich, die Verschlechterung der Kapazität und die Durchbruchsspannung aufgrund des Mangels der Einheitlichkeit der Dicke im isolierenden Film sogar dort, wo ein kapazitives Element oder ein Widerstandselement mit hohem Widerstandswert gebildet wird, mit dem isolierenden FiIm7 welcher als thermischer Oxidfilm verwendet wird, zu verhüten bzw. zu beweitigen.
Außerdem kann mit dem Herstellungsverfahren nach der Erfindung die gewünschte Halbleitervorrichtung erhalten werden, und zwar unter Verwendung des gleichen Prozesses und des gleichen Halbleiterwafers, wie beim Stand der Technik,-.nur mit der Ausnahme, daß die Richtung der Nut geändert wird. In dem Falle, wenn eine Maske zur Bildung des Nutmusters vorbereitet wird, muß eine Linie im Winkel von 45° geschaffen werden. Es ist möglich, ein 45°-Muster durch Computerbearbeitung hervorzurufen bzw. zu erzeugen, obwohl es einige Schwierigkeiten in der Datenverarbeitung geben kann.
Außerdem kann die erfindungsgemäße Halbleitervorrichtung nicht nur durch das erfindungsgemäße Verfahren, sondern durch den bekannten Prozeß geschaffen werden, wenn ein zu verwendender Halbleiterwafer eine Orientierungsfläche oder
Flachseite aufweist, welche durch die Kristallebene 100 gebildet ist.
Es wird nun ein Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung angewendet für ein Kondensatorelement und ein Verfahren zur Herstellung dieses Elementes beschrieben, und zwar mit Bezug auf die Figuren 7, 8 und 9A bis 9D.
Im Ausführungsbeispiel für die Herstellung wird ein konventionelles p-Typ Siliziumsubstrat 21 verwendet, dessen Hauptoberfläche durch die Kristallebene 100 gebildet ist und welches eine Orientierungsfläche oder Flachseite 22 aufweist, welche durch die Kristallebene 110 gebildet ist.
Ein Feldoxidfilm wird selektiv auf der Oberfläche des p-Typ Siliziumsubstrates 21 gebildet. Sodann wird eine Nut 23' durch selektives RIE gebildet unter Verwendung eines Widerstandsmusters zur Bildung, eines Kondensatorelementes in einer Elementenregion. In diesem Zeitpunkt wird, wie in Fig. 7 gezeigt, die Nut 23' gebildet, so daß sie eine rechtwinklige Ebenenform aufweist und sich in einer Richtung in einem Winkel von 45° in bezug auf die Orientierungsfläche 22 erstreckt. Die. Seitenwände der Nut 23', welche rechtwinklig zur Grundfläche des Substrates sind, werden sämtlich durch die Kristallebene 10O7 wie in Fig. 8 gezeigt, gebildet bzw. festgelegt. Die Bodenoberfläche der Nut 23', die parallel zur Hauptoberfläche des Substrates ist, wird natürlich durch die Kristallebene 100 festgelegt und gebildet. Somit werden alle Nutwände, welche die Nut 23' bilden, durch die Kristallebene 100 festgelegt. Die Nut 23' in Fig. 7 ist nur für den Zweck gezeigt, um die Richtung zu veranschaulichen und ist hinsichtlich der Form und Größe von der tatsächlichen Größe stark abweichend.
Fig. 9A zeigt eine Querschnittsansicht einer Elementenregion mit einer Nut 23', welche für ein Kondensatorelement gebildet ist.
Sodann wird ein PSG Film (phosphordotierter Silizium-
oxidfilm) 25 mit einer Filmdicke von ungefähr 3000 A durch einen CVD Prozeß über die gesamte Fläche, wie in Fig. 9 gezeigt, aufgebracht. Das System wird dann bei 1000° C für 10 Minuten wärmebehandelt bzw. getempert, wodurch Phosphor thermisch vom PSG Film 25 in das Siliziumsubstrat diffundiert, um <
sionsregion 26 zu bilden.
substrat diffundiert, um eine η -Typ Störstellendiffu-
Darauffolgend wird der PSG Film 25 abgetrennt und die Oberfläche des Siliziumsubstrates thermisch oxidiert, um einen thermischen Oxidfilm 27 zu bilden, welcher eine Dicke von
ungefähr 100A aufweist. Sodann wird eine polykristalline
Siliziumschicht 28 mit einer Dicke von ungefähr 350 A durch einen CVD Prozeß aufgebracht. Sodann wird Phosphor für 30 Minuten diffundiert und eine polykristalliene Siliziumschicht 29 erneut über die gesamte Oberfläche abgelagert, um die Nut 23' zu füllen, wodurch eine Struktur gemäß Fig. 9C erhalten wird.
Danach werden die nicht benötigten Bereiche des thermischen Oxidfilmes 27 und der polykristallinen Siliziumschichten 2 8 und 2 9 entfernt, wodurch ein Kondensatorelement gemäß Fig. 9D gebildet wird, welches eine η -Typ ■ Störstellendiffusionsregion 26 und eine polykristalline Siliziumschicht 28 als Elektroden und den thermischen Oxidfilm 27 als Dielektrikum aufweist.
Im obigen Kondensatorelement des erfindungsgemäßen Ausfüh-
rungsbeispiels sind die Oberflächen der Nut 23' sämtlich in der Kristallebene 10O7 so daß der thermische Oxidfilm 27 eine einheitliche Dicke aufweist. Es ist so möglich, das Problem der Verschlechterung der Durchbruchsspannung aufgrund des Mangels der Einheitlichkeit des Oxidfilmes zu lösen, um ausgezeichnete Charakteristiken zu erhalten.
Während das vorgenannte erfindungsgemäße Ausführungsbeispiel ein Kondensatorelement aufweist, ist es verständlich, daß dann, wenn die Erfindung angewendet wird auf die Isolierung einer Mulde in einem CMOS oder auf die Isolation eines Elementes, es möglich ISt7 die Wirkung der Unterdrückung des Leckstromes aufgrund der fixierten Ladung, die an der Schnittstelle mit dem isolierenden Film erzeugt wird, zu unterdrücken.
Während außerdem beim obigen Ausführungsbeispiel die Bodenoberfläche der Nut parallel zur Grundoberfläche des Halbleiterwafers ist, bedeutet dies in keiner Weise eine Einschränkung. Die Nut kann auch einen Boden mit einem V-förmigen Profil aufweisen.
Wie im vorhergehenden beschrieben wurde, wird eine Nut mit Seitenwänden senkrecht zur Grundoberfläche eines Siliziumsubstrates für ein Kondensatorelement oder für eine Elementenisolation oder ähnliches verwendet, um die Integrationsdichte zu erhöhen. Es ist auch möglich, die Probleme des Leckstromes oder der Verschlechterung der Durchbruchsspannung aufgrund der unterschiedlichen Kristallebenen der Bodenoberfläche und der Seitenoberflächen der Nut zu lösen.

Claims (1)

  1. PATENT- UND RECHTSANWÄLTE
    PATENTANWÄLTE WERNER EITLE, DIPL.-INQ. · KLAUS HOFFMANN, DR., DIPL.-ING. · WERNER LEHN, DIPL.-ING.
    KLAUS FCJCHSLE, DIPL.-INQ. · BERND HANSEN, DR., DIPL.-CHEM. · HANS-A. BRAUNS, DR., DIPL.-CHEM. . KLAUS GORG1 DIPL.-ING. KARL KOHLMANN, DlPL.-ΙΝβ. · HELGA KOLB, DR., DIPL.-CHEM. · BERNHARD VON FISCHERN, DIPL.-ING.
    RECHTSANWALT ALEXANDER NETTE
    - / - 42 510 q/gt
    KABSUHIKI KAISHA TOSHIBA Kawasaki-shi / JAPAN
    Halbleitervorrichtung und Verfahren zu ihrer Herstellung
    PATENTANSPRÜCHE :
    Halbleitervorrichtung mit einem Halbleitersubstrat mit einer Grundoberfläche, gebildet durch die Kristallebene (100), die mit einer Nut versehen ist, welche Seitenwandoberflächen aufweist, die senkrecht zur Grundoberfläche sind, mit einem isolierenden Film, der die Oberflächen der Nut überdeckt und mit einem Kondensatorelement oder einem Widerstandselement mit hohem Widerstand oder einer EIementenisolationsregion, die in der Region der Nut gebildet ist,
    dadurch gekennzeichnet , daß mindestens eine der Seitenwandoberflachen der Nut durch die Kristallebene (100) gebildet oder festgelegt ist.
    15
    2, Halbleitervorrichtung nach Anspruch 1,
    dadurch gekennzeichnet , daß alle Seitenwandoberflachen der Nut durch die Kristallebene (100) bestimmt bzw. gebildet sind.
    POSTFACH 8104 20 . ARABELLASTRASSE 4/VIII · 8000 MÜNCHEN 81 TELEFON: COS9/) 911086-89 · TELEX: 529619 CPATHEJ · TELEFAX: 089/918356 CGR Il + HO · TELETEX: B97241 CPATHEJ
    3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Bodenoberfläche der Nut durch die Kristallebene (100) gebildet ist.
    4. Halbleitervorrichtung nach Anspruch 17 dadurch gekennzeichnet, daß die Halbleitervorrichtung ein MOS Transistor ist.
    5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Halbleitervorrichtung ein CMOS Transistor ist.
    6. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten der Bildung eines Halbleiterwafer s mit einer Grundoberfläche, festgelegt und gebildet durch die Kristallebene (100) und einer Orientierungsflachseite, gebildet durch die Kristallebene (110), wobei eine Nut gebildet wird mit Seitenwandoberflächen, die senkrecht zur Grundoberfläche sind, ein isolierender Film gebildet wird, welcher die Oberflächen der Nut überdeckt und ein Kondensatorelement oder ein Widerstandselement mit hohem Widerstandswert oder eine Elementenisolationsregion in der Region der Nut gebildet wird, dadurch gekennzeichnet , daß der Schritt für die Bildung der Nut so ausgeführt wird, daß mindestens eine der Seitenwandoberflachen der Nut durch die Kristallebene (100) festgelegt und gebildet wird, welche sich in einer Richtung unter einem Winkel von 45° in bezug auf die Richtung der Orientierungsflachseite erstreckt.
    7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 6,
    dadurch gekennzeichnet , daß alle Seitenwandoberflächen der Nut durch die Kristallebene (100) gebildet werden, die sich in einer Richtung unter einem Winkel von 45° in bezug auf die Richtung der Orientierungsflachseite erstreckt.
DE19853530773 1984-08-28 1985-08-28 Halbleitervorrichtung und verfahren zu ihrer herstellung Granted DE3530773A1 (de)

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