DE3438369A1

DE3438369A1 - Digitales nachrichtenuebertragungssystem

Info

Publication number: DE3438369A1
Application number: DE19843438369
Authority: DE
Inventors: Karl-Heinz Dr.-Ing. 7150 Backnang Annecke
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1984-10-19
Filing date: 1984-10-19
Publication date: 1986-04-24

Description

Digitales Nachrichtenüb'ertragungssystem
Die Erfindung betrifft ein digitales Nachrichtenübertragungssystem gemäß Oberbegriff des Patentanspruchs 1.
Durch die deutsche Offenlegungsschrift DE 30 38 360 ist eine Schaltungsanordnung zur Identifizierung eines Synchronisierwortes in einem Digitalsignal- übertragungssystem bekannt geworden, welches der Gattung des Systems der eingangs genannten Art entspricht.
Die Aufgaben einer Synchronworterkennungsschaltung sind 1. das Erkennen des Auftretens einer Bitfolge, die das Muster des Synchronwortes enthält, 2. das Prüfen durch Vergleich mit vorher und nachher erkannten Synchronworten, ob dieses Synchronwort vorgetäuscht wurde oder ob es tatsächlich den Rahmenanfang kennzeichnet.
Erst bei Lösung beider Aufgaben wird gewährleistet, daß der seriell ankommende Bitstrom korrekt aufgeteilt wird in Einzelbitströme und diese an die richtigen Adressen weitergeleitet werden. Die Aufgabe 1 kann mit Hilfe eines Schieberegisters und einer Decodierlogik oder wie in der genannten Offenlegungsschrift beschrieben gelöst werden. Die Aufgabe nach 2.
wird als Synchronprozedur bezeichnet und im allgemeinen dadurch gelöst, daß überprüft wird, ob ein einmal dedektiertes Synchronwort nach jedem Rahmen wiederkehrt. Eine solche Synchronprozedur ist beispielsweise in der CCITT-Empfehlung G.922 beschrieben. Auch die genannte Offenlegungsschrift enthält die Beschreibung einer Synchronprozedur.
Die bekannten Synchronprozeduren sind jedoch nur bedingt funktionsfähig. Durch die zeitliche Ausblendung mit einem Fenster signal p werden zwar alle nicht im Rahmenzyklus aufeinanderfolgenden vorgetäuschten Synchronworte ausgeblendet, jedoch bewirken Bit fehler bei der Anordnung nach der genannten Offenlegungsschrift, welche zeitlich mit dem Fenstersignal p zusammentreffen, in der Speichermatrix MM, daß der Decodierer ein falsches Decodiersignal d aktiviert, was wiederum eine Umschaltung der Ansteuerung der Wechselmatrix MS und damit eine falsche Verteilung der Datenbits mindestens während der Dauer eines Rahmens bewirkt.
Der Erfindung lag deshalb die Aufgabe zugrunde, ein System der eingangs genannten Art anzugeben, das es ermöglicht, auch bei Bitfehlern im empfangenen Datensignal die Einzel-Bitströme den richtigen Empfängern zukommen zu lassen.
Die Lösung dieser Aufgabe erfolgt mit den im Patentanspruch 1 gekennzeichneten Merkmalen.
Das erfindungsgemäße System weist die Vorteile auf, daß Bitfehler, die mit dem Fenstersignal p zeitlich zusammentreffen, keine falsche Umschaltung der Wechselmatrix bewirken können, so daß die Bitströme nach wie vor den richtigen Empfänger erreichen. Der hierfür erforderliche zusätzliche Aufwand ist äußerst gering.
Es folgt nun die Beschreibung der Erfindung anhand der Figuren.
Die Figur 1 zeigt ein Druckschaltbild des erfindungsgemäßen Empfangssystems. In Figur 2 ist ein Ausführungsbeispiel für den Matrixspeicher MM dargestellt. In Figur 3 sind die logischen Verknüpfungen des Decodierers DC gezeichnet.
Die Figur 4 zeigt ein Ausführungsbeispiel für die Wechselmatrix MS, und in Figur 5 schließlich ist ein Ausführungsbeispiel für die Blockierungseinrichtung BL und für den Decodierspeicher SP dargestellt.
Im Blockschaltbild der Figur 1 gelangt der serielle Datenstrom DK in ein Schieberegister RS der Länge n, welches mit dem aus dem Datensignal gewonnenen Takt CK getaktet wird. Mittels eines Teilers Cn wird der Takt CK auf CK/n geteilt. Mit diesem geteilten Takt wird der Schieberegisterinhalt DK1 bis DKn parallel in einen Matrixspeicher MM ausgelesen, welcher im allgemeinen aus n Schieberegisterketten der Länge m + n besteht. Mit Hilfe einer besonderen Decodierschaltung gemäß Figur 3 läßt sich jedoch eine Registerstufe einsparen, nämlich die letzte Stufe der ersten Registerkette, so daß der Matrixspeicher insgesamt nur m + n - 1 Stufen umfaßt. Dem Matrixspeicher nachgeschaltet ist ein Decodierer DC, durch welchen das im Speicher vorliegende Bitmuster mit der Bitkonfiguration des Synchronisierzeichens verglichen wird. Der Decodierer DC liefert Decodiersignale d an eine Speichereinrichtung SP sowie an eine Blockadeeinrichtung BL. Durch die Speichereinrichtung SP wird mittels Steuersignale e eine Wechselmatrix MS angesteuert, durch welche die in den Registerendstufen des Matrixspeichers MM einlaufenden Bits in die richtigen Kanäle K1 bis Kn geleitet werden. Des weiteren ist eine Synchronprozedurschaltung SR vorgesehen, deren Aufgabe es ist, die Rahmenbits zu zählen und ein Fenstersignal p zu erzeugen, dessen Fensterbreite in Abhängigkeit davon, ob Synchronismus erkannt ist oder nicht, schmal oder breit gesteuert wird.
Die Erfindung geht dabei davon aus, daß es neben der durch das Fenster signal p bewirkten zeitlichen Blockierung der Decodierer-Ausgangssignale d eine weitere Blockierung, nämlich eine gegenseitige räumliche Blockierung dieser Signale d erforderlich ist. Mit Hilfe des Fenstersignals p und der vom Speicher SP abgegebenen Steuersignale e wird in der Blockierschaltung BL während einer laufenden Synchronisationsprozedur mit dem Eintreffen des Fenstersignals p nur jeweils dasjenige Decodiersignal d als Ausgangssignal s zur Synchronauswertung in der Synchronprozedurschaltung SR durchgeschaltet, das die Synchronisationsprozedur durch einen aktiven Zustand gestartet hat. In Speicher SP werden deshalb beim Start einer Synchronisationsprozedur jeweils die Zustände der Decodiererausgangssignale d gespeichert. Eine Synchronisationsprozedur wird dann abgebrochen, wenn die Synchronauswertung SR Asynchronität erkannt hat. In diesem Fall wird das zeitliche Fenstersignal p dauernd geöffnet.
Die räumliche Blockierung der Decodiersignale d wird aufgehoben, beispielsweise durch Löschen des Speichers SP mit dem Signal r, das am Ausgang der Synchronprozedurschaltung SR ansteht.
Die Ansteuerung der Wechselmatrix MS erfolgt in einer Ausgestaltung nach Figur 1 über einen Codierer CD, durch welchen das Ausgangssignal e des Speichers SP umcodiert wird.
Die Figuren 2 bis 5 zeigen Ausgestaltungen und einen detaillierten Aufbau der Einzelschaltungen des Matrixspeichers MM in Figur 2, des Decodierers DC in Figur 3, der Wechselmatrix MS in Figur 4 und schließlich der Blockierung BL und des Speichers SP in Figur 5 jeweils für n=4 und m=12.
Entsprechend wird in Figur 2 der ankommende serielle Takt CK in einem Zählerteiler CN durch 4 geteilt und dem Matrixspeicher MM zugeführt. Letzterer enthält 4 + 12 - 1 = 15 Schieberegisterstufen. Gespeist wird der Matrixspeicher von den Parallelausgängen des Eingangsschieberegisters RS, in dem der serielle Empfangs-Datenstrom DK parallel gewandelt wird. Vom Eingang des seriellen Datenstroms hergesehen sind die an die Parallelausgänge des Eingangsregisters RS angeschlossenen ersten drei Register 41 bis 44, 31 bis 34 und 21 bis 24 jeweils 4 Bit lang, während die letzte Registerstufe 11 bis 13 nur 3 Bit lang ist. Im Beispiel der Figur 2 ist das Synchronisationswort 111110100000 derart in den Matrixspeicher MM eingespeichert, daß jeweils nur die ersten drei Stufen der Schieberegister gefüllt sind. Für diesen Fall gibt der Decodierer DC,- der gemäß den Konjunktionen nach Figur 3 arbeitet, ein Decodiersignal d4 = 1 ab. Die Konjunktionen zur Erkennung des Synchronisationswortes in den 4 möglichen Bitkonfigurationen in Matrixspeicher MM lauten: d4 = 11, 12, 13, 21, 22, 23, 31, 32, 33, 41, 42, 43, d3 = 11, 12, 13, 21, 22, 23, 31, 32, 33, 42, 43, 44, d2 = 11, 12, 13, 2-t, 22, 23, 32, 33, 34, 42, 43, 44, dl = 11, 12, 13, 22, 23, 24, 32, 33, 34, 42, 43, 44.
In Figur 4 ist eine Realisierung der Wechselmatrix MS mit 4 Multiplexern dargestellt, wobei die beiden Adressiersignale fl, f2 für diese 4 Multiplexer MTl bis MT4 durch einen nicht dargestellten Codierer CD aus den Steuersignalen el bis e4 des Speichers SP in binärcodierter Form geliefert werden. An den Trichtereingängen der Multiplexer MT1 bis MT4 werden im Falle d4=l die Speicherzellen 13, 23, 33 bzw. 43 aus dem Matrixspeicher in die Kanäle ml bis m4 durchgeschaltet. Für den Fall dl=1 werden nach ml bis m4 durchgeschaltet 24, 34, 44 bzw. 13. Für den Fall d2=l werden in die Kanäle ml bis m4 durchgeschaltet 34, 44, 13 bzw. 23.
Für d3=1 werden in die Kanäle ml bis m4 durchgeschaltet 44, 13, 23 bzw. 33.
In Figur 5 sind eine Synchronprozedurschaltung FR, eine Blockierschaltung BL und ein Speicher SP bestehend aus 4 Flipflops erkennbar. In den Speicher SP wird der Decodierzustand, d.h. eines der Decodiersignale dl bis d4 ist aktiv, abgespeichert. Dies geschieht zu Beginn einer Synchronisationsperiode, wobei die Blockierschaltung BL ein Synchronsignal s erzeugt, das als Taktsignal für den Speicher SP und als Startsignal für die Synchronprozedurschaltung SR dient.
Der im Speicher SP eingespeicherte Decodierzustand dient im folgenden für die entsprechende Ansteuerung der Wechselmatrix und zur Bildung eines Blockadesignals durch Konjunktion mit den aktuellen Decodierzuständen dl bis d4 in Zusammenarbeit mit einem Fenstersignal p. Dabei wird im Zeitschlitz des Fenstersignals p lediglich dasjenige Decodiersignal d mittels eines Ausgangssignals s an die Synchronprozedurschaltung SR zur weiteren Verarbeitung durchgeschaltet, welches die Synchronisationsprozedur gestartet hatte. Erst bei Abruch einer Synchronisationsprozedur werden alle Signale d zur Weiterverarbeitung zur Synchronprozedurschaltung SR durchgeschaltet, indem das Fenster des Signals p ganz geöffnet ist. Hierbei wird die räumliche Blockierung der Signale d aufgehoben, indem der Speicher SP mittels eines Signals r durch die Synchronprozedurschaltung SR gelöscht wird.
In Figur 6 sind in anschaulicher Weise die vier möglichen Bitverteilungen für das Synchronisationswort in dem Matrixspeicher MM dargestellt.

Claims

Patentansprüche Digitales Nachrichtenübertragungssystem, bei dem n Bitströme gleicher Bitrate auf der Sende seite mittels eines Breitbandmultiplexers im Zeitmultiplex zusammengefaßt, übertragen und auf der Empfangsseite mittels Breitbanddemultiplexer wieder getrennt werden, wobei auf der Empfang seite ein Schieberegister der Länge n Bit vorgesehen ist, in welchem der serielle Datenstrom umgewandelt wird in n Bitströme, welche jeweils in eine Schieberegisterkette eingeleitet werden, und wobei ein Zähler mit der Zählkapazität n vorgesehen ist, welcher den aus dem seriellen Datenstrom gewonnenen Takt CK durch n auf CK/n teilt, wobei dieser geteilte Takt CK/n als Schiebetakt für die Schieberregisterketten des Speichers verwendet wird,.und wobei die Speicherregisterketten so lang gewählt sind, daß ein mit dem seriellen Datenstrom übertragenes Synchchronisationswort der Länge m Bit im Speicher Platz findet, wobei ein von dem Speicher gesteuerter Decodierer DC vorgesehen ist, welcher bei Erkennung der Bitkonfiguration des Synchronisationswortes einen der Schieberegisterkettenausgänge aktiviert, und wobei eine von den Schieberegisterketten des Speichers gespeiste und vom Decodierer gesteuerte Wechselmatrix vorgesehen ist, welche an n Ausgängen die in dem Speicher gespeicherten Bits abgibt, dadurch gekennzeichnet, daß ein Speicher (SP) vorgesehen ist, in dem diejenige Bitkonfiguration des Ausgangssignals (d) des Decodierers (DC) gespeichert wird, bei der eine Synchronisationsprozedur gestartet wurde, daß eine Blockierungsschaltung (BL) und eine Synchronauswerteschaltung (SR) vorgesehen sind, daß durch den Speicher (SP) ein Ausgangssignal (e) zur Steuerung der Wechselmatrix (MS) und der Blockierungsschaltung (BL) gegeben wird, daß durch die Synchronauswerteschaltung (SR) ein Fenstersignal (p) erzeugt wird, bei dessen Eintreffen während einer laufenden Synchronisationsprozedur in der Blockierung (BL) unter Mithilfe des Ausgangssignals (e) des Speichers (SP) nur dasjenige Signal (d) zur Weiterverarbeitung an die Synchronauswerteschaltung (SR) durchgeschaltet wird, welches die Synchronisationsprozedur gestartet hat, und daß bei Abbruch einer Synchronisationsprozedur das Fenstersignal (p) soweit geöffnet ist, daß das Decodierer-Ausgangssignal (d) zur Weiterverarbeitung zur Synchronauswertung (SR) durchgeschaltet wird (Figur 1).
2. System nach Anspruch 1, dadurch gekennzeichnet, daß bei Abbruch einer Synchronisationsprozedur der Speicher (SP) mittels eines Signals (r) von der Synchronisationsauswertung (SR) gelöscht wird.
3. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen Speicher (SP) und Wechselmatrix (MS) ein Codierer (CD) eingefügt ist, welcher das Ausgangssignal (e) des Speichers (SP) umcodiert.