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DE3444741A1 - Schutzschaltungsanordnung fuer eine halbleitervorrichtung - Google Patents

Schutzschaltungsanordnung fuer eine halbleitervorrichtung

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Publication number
DE3444741A1
DE3444741A1 DE19843444741 DE3444741A DE3444741A1 DE 3444741 A1 DE3444741 A1 DE 3444741A1 DE 19843444741 DE19843444741 DE 19843444741 DE 3444741 A DE3444741 A DE 3444741A DE 3444741 A1 DE3444741 A1 DE 3444741A1
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DE
Germany
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semiconductor
semiconductor device
region
diffused
trough region
Prior art date
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Withdrawn
Application number
DE19843444741
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English (en)
Inventor
Jun-ichi Tokio/Tokyo Koike
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Withdrawn legal-status Critical Current

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  • Semiconductor Integrated Circuits (AREA)

Description

344Λ741
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Schutzschaltung/ beispielsweise einer Gate-Schutzschaltung, und insbesondere eine Halbleitervorrichtung mit verringertem Flächenbedarf für einen in einer derartigen Schutzschaltung verwendeten Eingangswiderstand.
In vielen integrierten Halbleiterschaltungen ist in der Nähe des Eingabebereichs, insbesondere in der Nähe eines Eingabe-Anschlußbereichs (Bondefläche) , eine Gate-Schutzsch'altung vorgesehen, um die internen Schaltungselemente vor zu hohen, von externen Einheiten kommenden Eingangssignalen zu schützen. Fig. 1 zeigt den grundlegenden Aufbau einer derartigen Schaltung, wobei die Gate-Schutzschaltung 1 aus einem Eingangswiderstand 2 und einer Clamp-Diode 3 besteht und zwischen einem Eingabe-Anschlußbereich 4 und einem internen Schaltkreis 5 mit den zu schützenden Bauelementen eingefügt ist.
In einer derartigen Gate-Schutzschaltung ist der Eingangswiderstand oftmals aus einer diffundierten Halbleiterschicht (Halbleiterbereich) aufgebaut, die man durch Dotieren der Hauptoberfläche eines Halbleitersubstrats mit Fremdstoffen erhält. Alternativ kann der Eingangswiderstand auch aus einer polykristallinen Siliziumschicht aufgebaut sein, die auf der Hauptoberfläche des Halbleitersubstrats gebildet ist. Fig. 2 zeigt den ersten Fall, in dem zum Aufbau des Widerstands die Hauptoberfläche eines Halbleitersubstrats 6 mit Fremdstoffen dotiert ist, um zwischen Feldoxidfilmen 7 eine flache diffundierte Halbleiterschicht 8 zu bilden. Nach Fig. 2 ist mit dem einen Ende der Halbleiterschicht 8 ein Eingabe-Anschlußbereich 9 aus einer Aluminiumschicht und mit dem anderen Ende der Halbleiterschicht 8 eine Leiterbahn 10 der internen Schaltkreisanordnung verbunden. Fig. 3 zeigt den zweiten oben angesprochenen Fall, in dem zum Aufbau des
34U741
Widerstands eine polykristalline Siliziumschicht 13 (mit hohem Widerstand, aber geringer Fremdstoff-Konzentration) durch ein CVD-Verfahren oder ähnliches auf einem Feldoxidfilm 12 eines Halbleitersubstrats 11 gebildet ist. Nach Fig. 3 ist über einen Isolierfilm 16 mit dem einen Ende der polykristallinen Siliziumschicht 13 ein Eingabebereich 14 und mit ihrem anderen Ende eine Leiterbahn 15 der internen Schaltungsanordnung (z.B. 5 nach Fig. 1) verbunden (vgl. "Nikkei Electronics", 31. Januar 1983, S. 138 ff.).
Nach den oben beschriebenen beiden Aufbaumöglichkeiten liegen der Eingangswiderstand und der Eingabe-Anschlußbereich voneinander getrennt auf der Hauptoberfläche des Halbleitersubstrats, so daß sich die durch die Gate-Schutzschaltung belegte Fläche erhöht, wodurch die Erzielung eines hohen Integrationsgrades erschwert wird. Weiterhin wurden bei mit hoher Geschwindigkeit arbeitenden Halbleiter-Baugruppen die Widerstandswerte "der Halbleiterschicht 8 und der polykristallinen Siliziumschicht 13 durch eine Silizidtechnik bei gleichbleibender Zahl der Herstellungsschritte verringert. Um für die Halbleiterschicht und die polykristalline Siliziumschicht einen vorgegebenen Widerstandswert zu erzielen, ist es deshalb erforderlich, deren Flächen zu erhöhen, wodurch der Aufbau der Baugruppe in hochintegrierter Form weiter erschwert wird.
Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Halbleitervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise verringert werden.
Eine spezielle Aufgabe der Erfindung liegt darin, eine HaIbleitervorrichtung mit gesteigertem Integrationsgrad zu schaffen und dazu die für eine Gate-Schutzschaltung und einen Anschlußbereich erforderlichen Flächen zu verringern.
■*■ ο ■■
Die Lösung dieser Aufgaben erfolgt erfindungsgemäß durch eine Halbleitervorrichtung, in der der Eingangswiderstand einer Gate-Schutzschaltung aus einer diffundierten Halbleiterschicht aufgebaut, und ein Eingabe-Anschlußbereich über dieser diffundierten Halbleiterschicht gebildet ist, so daß der Eingangswiderstand und der Anschlußbereich dreidimensional angeordnet sind. Dadurch wird die gesamte belegte Fläche verringert und der Aufbau einer Halbleitervorrichtung mit hohem Integrationsgrad ermöglicht.
Die genannten und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der Beschreibung bevorzugter Ausführungsbeispiele deutlich, die unter Bezugnahme auf die anliegenden Zeichnungen erfolgt. In den Zeichnungen zeigen
Fig. 1 die Anordnung einer Gate-Schutzschaltung; Fig. 2
und 3 Schnittansichten von herkömmlich aufgebauten Widerständen für eine Gate-Schutzschaltung;
Fig. 4 eine Draufsicht auf wesentliche Bereiche einer Ausführungsform der vorliegenden Erfindung; Fig. 5 eine Schnittansicht entlang der Linie X-X in Fig. 4; Fig. 6A
bis 6F Schnittansichten zur Verdeutlichung der Herstellungsschritte des in den Fig. 4 und 5 dargestellten Ausführungsbeispiels; und
Fig. 7 eine Schnittansicht eines weiteren Ausführungsbeispiels der Erfindung.
In den Fig. 4 und 5 ist ein Ausführungsbeispiel der Erfindung dargestellt, wobei Fig. 4 eine Draufsicht und Fig. 5 eine Schnittansicht entlang der Linie X-X in Fig. 4 zeigt. Danach ist in einem Bereich der Oberfläche eines η-dotierten Siliziumsubstrats 20, das als Dotierstoff beispielsweise Phosphor-Ionen enthält, in einer länglichen Form eine beispielsweise mit Bor-Ionen p-dotierte Halbleiter-Diffusionsschicht 21 aus-
gebildet. Die Halbleiterschicht 21 hat eine Tiefe zwischen 0,5 und 10 μπι und einen Schicht-Widerstand von 1 bis 50 kfi/D. In einem getrennten Substratbereich ist ein Halbleiterbereich 21A als ein p-dotierter Trog ausgebildet, in dem, wie später beschrieben, ein NMOS-Transistor QN eines CMOS-Schaltkreises gebildet wird. Die Tiefen- und Schicht-Widerstandswerte des Trogbereichs 21A stimmen in etwa mit denen der Diffusionsschicht 21 überein.
Auf der Oberseite der Halbleiterschicht 21 ist ein Oxidfilm mit einer Dicke zwischen 0,5 und 2,0 μπι ausgebildet, der als ein Feldoxidfilm 22 dient. In diesem Oxidfilm 22 sind an jedem Ende der Halbleiterschicht 21 gepaarte Kontaktbereiche 23, 24 gebildet. Darüberhinaus ist es möglich, unter dem Oxidfilm 22 eine als Kanalstopper dienende p-dotierte Halbleiterschicht 25 oder η-dotierte Halbleiterschicht 26 und unter den Kontaktbereichen 23, 24 hoch p-dotierte Halbleiterschichten
20 -3
27, 28 (1 χ 10 cm ) mit einer Tiefe von etwa 0,35 μιη auszubilden. Die mit einer Dicke von etwa 1 μιη über der Halbleiterschicht 21 gebildete Halbleiterschicht 25, die mit etwa
16 —3
5 χ 10 cm eine höhere Dotierstoff-Konzentration als der Bereich 21 aufweist, dient auch als ein Teil des Eingangswiderstands, so daß der Wert dieses Widerstands durch die Bereiche 21 und 25 festgelegt ist. Es ist anzumerken, daß die Schichten 25 und 26 nicht zwingend erforderlich sind, zur Erzielung der optimalen Leistung jedoch nützlich sein können. Darüberhinaus sind ein SiO3-FiIm 29 als eine Zwischen-Isolierschicht und darin in den Kontaktbereichen 23, 24 Kontaktöffnungen ausgebildet.
Ein aus einer Gate-Elektrode 30 und etwa 0,35 μιη tiefen, p-
20 —3
dotierten Halbleiterschichten 31 (1 χ 10 cm ) bestehender PMOS-Transistor QP ist in einem Oberflächenbereich des Siliziumsubstrats 20, ein aus einer Gate-Elektrode 32 und n-do-
20 —3 tierten Halbleiterschichten 33 (1 χ 10 cm ) bestehender NMOS-Transistor QN ist in dem Halbleiter-Trogbereich 21A
-Ίο- 3U4741
ausgebildet. Diese Transistoren QP und QN sind ein Teil des zu schützenden, internen MOS-Schaltkreises.
Zur Verbindung der Transistoren QP, QN sind über dem SiO3-FiIm 29 Aluminiumschichten 34, 35 und 36 ausgebildet. Mit den hoch dotierten Halbleiterschichten 27, 28 sind über Kontaktöffnungen Aluminiumschichten 37, 38 verbunden. Dabei stellt die Aluminiumschicht 37 eine Verbindung zum internen Schaltkreis (z.B. dem CMOS-Schaltkreis) her, während die in annähernd quadratischer Form auf dem Oxidfilm 22, d.h. über der Halbleiterschicht 21 gebildete Aluminiumschicht 38 als ein Eingabe-Anschlußbereich dient.
Im folgenden werden unter Bezugnahme auf die Fig. 6A bis 6F die Herstellungsschritte für diese Halbleitervorrichtung beschrieben.
Zuerst wird die Hauptoberfläche eines η-dotierten Siliziumsubstrats 20 vollständig oxidiert, um, wie in Fig. 6A gezeigt, einen Oxidfilm 40 zu bilden. Anschließend wird dieser Oscidfilm 40, wie in Fig\ 6B gezeigt, mittels einer fotolithografischen Technik mit Fenstern 41 versehen. Unter Verwendung des Oxidfilms als einer Maske werden Bor-Ionen implantiert und durch eine Hochtemperatur-Behandlung eindiffundiert, um die p-dotierten Halbleiter-Diffusionsschichten 21 und 21A zu bilden, wie in Fig. 6C gezeigt. Der Oxidfilm 40 wird anschließend durch einen Ätzvorgang entfernt.
über der gesamten sich ergebenden Oberfläche wird, wie in Fig. 6D gezeigt, ein SiO3-FiIm 42 und darauf ein Si3Ng-FiIm 43 mit einer gewünschten Struktur ausgebildet. Diese Anordnung mit dem Si3N3-FiIm 43 wird anschließend selektiv oxidiert, um als Feldoxidfilme 22 dienende, dicke Oxidfilme herzustellen (vgl. Fig. 6E). Sollen auch die als Kanalstopper oder als Teil des Eingangswiderstands dienenden Bereiche 25 bzw. 26 hergestellt werden, können folgende (nicht
gezeigte) Verfahrensschritte durchgeführt werden: Nach dem in Fig. 6D gezeigten Schritt werden erste und zweite Ionen-Implantationsprozesse durch den SiO^-Film 42 hindurch ausgeführt, wobei der Si_N.-Film 43 und zwei (nicht gezeigte) Fotoresistfilme als Masken dienen. Einer der Fotoresistfilme deckt die Oberfläche des η-dotierten Substrats für die Implantation der p-Dotierstoffe ab, die zum Aufbau des Bereiches 25 verwendet werden, der andere Fotoresistfilm deckt die Oberfläche des p-dotierten Troges für die Implantation der n-Dotierstoffe ab, die zum Aufbau des Bereichs 26 verwendet werden. Im Verfahrensschritt nach Fig. 6E können anschließend die Kanalstopper 25 und 26 und der Feldoxidfilm 22 gleichzeitig mit einem herkömmlichen Wärmebehandlungsverfahren hergestellt werden.
Anschließend werden der NMOS-Transistor QN und der PMOS-Transistor QP, gleichzeitig mit den Halbleiterschichten 31 des PMOS-Transistors QP die hoch dotierten Schichten 27, 28 und zusammen mit den Aluminium-Kontaktschichten 34, 35, 36 die Leiterbahnschicht 37 und der Anschlußbereich 38 gebildet und miteinander verbunden. Damit ist die in Fig. 6F und in Fig. 4 gezeigte Halbleitervorrichtung fertiggestellt. In Fig. 6F sind dieselben Bezugszeichen verwendet wie in Fig. 4.
Bei der derart aufgebauten Halbleitervorrichtung ist der Eingabe-Anschlußbereich 38 auf der Halbleiterschicht 21 ausgebildet, die als ein Eingangswiderstand dient. Damit kann die Gesamtfläche des Anschlußbereichs 38 und der Halbleiterschicht 21 um den Betrag verringert werden, in dem sich die beiden Bereiche überlagern, wodurch eine wirkungsvolle Integration der Vorrichtung möglich ist. Der Anschlußbereich 38 ist flach auf dem Feldoxidfilm 22 ausgebildet, so daß ein einwandfreies Bonden durchgeführt werden kann.
Im folgenden sind einige Vorteile der dargestellten Ausführungsform beschrieben:
(1) Der Eingangswiderstand einer Gate-Schutzschaltung ist aus einer mittels Diffusion dotierten Halbleiterschicht aufgebaut. Auf diesem Eingangswiderstand ist der Anschlußbereich ausgebildet. Damit kann die gesamte Layout-Fläche stärker verringert werden/ als wenn der Eingangswiderstand und der Anschlußbereich getrennt angeordnet sind. Die Halbleitervorrichtung kann daher in extrem hoch integrierter Form ausgeführt werden.
(2) Der Anschlußbereich ist auf einem dicken Feldoxidfilm auf der dotierten Halbleiter-Diffusionsschicht ausgebildet, so daß der Anschlußbereich eben ist, wodurch ein gutes Bonden für einen Draht oder ähnliches ermöglicht wird.
(3) Die Bildung der diffusionsdotierten Halbleiterschicht und des Anschlußbereichs kann unter Anwendung der Standardschritte für die Herstellung von MOS-Transistoren erfolgen, womit eine Komplizierung des Herstellungsprozesses vermieden und eine einfache Herstellung ermöglicht wird.
Im vorhergehenden wurde die Erfindung im einzelnen unter Bezugnahme auf ein erstes Ausführungsbeispiel beschrieben. Sie ist jedoch in keiner Weise auf dieses Ausführungsbeispiel beschränkt, sondern kann im Rahmen des ihr zugrunde liegenden Erfindungsgedankens vielfältig modifiziert werden. Beispielsweise kann die Vorrichtung einen Aufbau aufweisen, in dem ein η-dotierter Trog in einem p-dotierten Siliziumsubstrat ausgebildet ist. Die Halbleitervorrichtung kann auch einen SOS (Silizium auf Saphir)- oder einen SOI (Silizium auf Isolierfilm) -Aufbau haben. Neben Bor- und Phosphor-Ionen können beliebige Elemente der Gruppen III oder V des Periodensystems als Dotierstoffe verwendet werden, wie z.B. Arsen- oder Antimon-Ionen. Darüberhinaus kann eine elektrisch leitfähige Schicht aus einem Metall mit einem hohen Schmelzpunkt, wie z.B. Platin, Molybdän oder ähnliches, oder aus einem Silizid
— IJ —
eines dieser Metalle auf der diffundierten Halbleiterschicht, die einen Source- oder Drain-Bereich eines MOS-Transistors darstellt, oder auf der Oberfläche (obere Oberfläche) der polykristallinen Siliziumschicht vorgesehen werden, die als eine Gate-Elektrode dient, um den Widerstand dieser Bereiche zu verringern. In diesem Fall ist es mit vorliegender Erfindung möglich, einen Eingangs-Schutzwiderstand mit einem gewünschten Widerstandswert innerhalb einer kleinen Fläche auszubilden.
In Fig. 7 ist eine alternative Ausführungsform der Erfindung gezeigt, in der Platin-Silizidschichten 50, die auf den Widerstands-Kontaktschichten 27, 28 gebildet sind, Platin-Silizidschichten 52, die auf den Source- und Drain-Bereichen 31 des Transistors QP gebildet sind, und Platin-Silizidschichten 54 Verwendung finden, die auf den Source- und Drain-Bereichen 33 des Transistors QN gebildet sind. Übereinstimmende Elemente sind in Fig» 7 und in Fig. 5 mit denselben Bezugsziffern gekennzeichnet. Die Silizidschichten 50, 52 und 54 mit einem Schicht-Widerstand von 4Ω/Π und einer Dicke von 50 nm können nach einem Selbstjustierungsverfahren hergestellt werden, wie es beispielsweise auf den Seiten 164 und 165 des Artikels "An Optimally Designed Process for Submicrometer MOSFET's" von T. Shibata et al. im IEEE Journal of Solidstate Circuits, Band SC-17, Nr. 2, April 1982, Seiten 161-165, dargestellt ist. Wie in diesem Artikel ausgeführt, erlaubt eine derartige Silizidtechnik vorteilhaft die Verringerung des Widerstands der Source- und Drain-Bereiche, so daß flach diffundierte Source- und Drain-Bereiche verwendet werden können, ohne deren Widerstand so weit zu erhöhen, daß die Leistung des Schaltkreises verschlechtert wird. Neben Pt können auch verschiedene andere Metalle, wie z.B. Mo, W, Ta oder Ti, für die Silizidbildung verwendet werden.
In der Struktur nach Fig. 7 ist das Silizid nur an den gezeigten Stellen abgeschieden, ohne den Widerstand 21 zu über-
ziehen. Das verhindert die unerwünschte Reduzierung des Widerstandswertes des Widerstands 21 durch das Silizid (wodurch eine entsprechende Erhöhung der Fläche des Widerstands bedingt würde). Gleichzeitig wird jedoch der Wert des Wider-Stands der Source- und Drain-Bereiche sowie der Widerstandskontakte verringert, um die Geschwindigkeit zu maxixnieren.
Ein weiteres wesentliches Merkmal der Anordnung nach Fig. 7 ist die Ausbildung eines SiO2-FiImS 56 über den Gate-Elektroden der jeweiligen Widerstände QP und QN, der als ein seitlieher Wall für den Silizidschritt dient. Dieser SiO2 -FiIm kann entsprechend Fig. 2 des Artikels "Fabrication of High-Performance LDDFET's With Oxide Sidewall-Spacer Technology" von J. Tsang et al. (IEEE Transactions on Electronic Devices, Band ED-29, Nr. 4, April 1982, Seiten 590-596) hergestellt werden. Es ist anzumerken, daß das Silizid auch über der Gate-Elektrode ausgebildet werden kann, indem der SiO2-FiIm geätzt wird, um vor der Silizidbildung die Gate-Elektrode freizulegen.
Die vorhergehende Beschreibung bezog sich auf Fälle, in denen die Erfindung auf eine Halbleitervorrichtung mit einem CMOS-Schaltkreis als dem zu schützenden internen Schaltkreis Anwendung findet. Die Erfindung ist jedoch nicht darauf beschränkt, sondern kann auch auf andere Halbleitervorrichtungen mit unterschiedlichen internen Schaltkreisanordnungen An-Wendung finden.
Die oben beschriebenen Anordnungen sind Anwendungsbeispiele zur Verdeutlichung des Erfindungsprinzips. Für den Fachmann ist jedoch auf Grundlage des Erfindungsgedankens der Entwurf vielfältiger anderer Anordnungen ohne weiteres möglich.
Ah/bi
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Claims (15)

paten.takwa^te . - -.-·.:.;. STREHL SCHÜBEL-HOFF' S'CHULZ 34 447 4 WIDENMAYERSTRASSE 17. D-8000 MÜNCHEN 22 HITACHI, LTD. DEA-26925 7. Dezember 1984 Schutzschaltungsanordnung für eine Halbleitervorrichtung
1. Halbleitervorrichtung mit einer Schutzschaltung (2, 3), die zwischen einem Eingabe-Anschlußbereich (4; 38) und internen Schaltungselementen (5) eingefügt ist, dadurch gekennz eichnet, daß ein Eingangswiderstand (2) der Schutzschaltung aus einem in einem Halbleitersubstrat (20) eines ersten Leitfähigkeitstyps ausgebildeten, diffundierten Halbleiter-Trogbereich (21) eines zweiten Leitfähigkeitstyps aufgebaut ist, und
daß der Eingabe-Anschlußbereich (38) über dem diffundierten Halbleiter-Trogbereich (21) angeordnet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der diffundierte Halbleiter-Trogbereich (21) zwischen
0,5 und 10 μΐη tief ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß über dem diffundierten Halbleiter-Trogbereich (21) ein Feldoxidfilm (22) gebildet ist.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Feldoxidfilm (22) zwischen 0,5 und 2,0 μπι dick ist.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Eingabe-Anschlußbereich (38) einen auf dem Feldoxidfilm (22) ausgebildeten Metallfilm aufweist.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die internen Schaltungselemente (5) einen im Halbleitersubstrat (20) gebildeten MOS-Schaltkreis mit MOS-Transistoren aufweisen.
7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der MOS-Schaltkreis einen CMOS-Schaltkreis mit einem NMOS-Transistor (QN) und einem PMOS-Transistor (QP) aufweist, deren Gate-Elektroden (30, 32) mit dem Eingangswi-
derstand (21) gekoppelt sind.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß einer der PMOS- oder NMOS-Transistoren (QN, QP) in einem zweiten diffundierten Halbleiter-Trogbereich (21A) des zweiten Leitfähigkeitstyps gebildet ist, der gleichzeitig mit dem ersten diffundierten Halbleiter-Trogbereich (21) gebildet wird.
9. Halbleitervorrichtung nach einem der Ansprüche 6 bis 8,
dadurch gekennzeichnet, daß die Source- und Drain-Bereiche (31, 33) der MOS-Transistoren mit einer Silizidschicht (52, 54) bedeckt sind.
10. Halbleitervorrichtung nach einem der Ansprüche 6 bis 9,
gekennzeichnet durch einen ersten Bereich (27) hoher Dotierstoff-Konzentration vom zweiten Leitfähigkeitstyp, der in dem diffundierten Halbleiter-Trogbereich (21) gebildet ist, um den Eingabe-Anschlußbereich (38) mit dem diffundierten Halbleiter-Trogbereich (21) zu koppeln, und einen zweiten Bereich (28) mit einer hohen Dotierstoff-Konzentration, der in einem anderen Teil des diffundierten Halbleiter-Trogbereichs (21) gebildet
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ist, um die Gate-Anschlüsse (30, 32) der MOS-Transistoren (QN, QP) mit dem diffundierten Halbleiter-Trogbereich (21) zu koppeln.
11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die ersten und zweiten Bereiche hoher Dotierstoff-Konzentration (27, 28) mit einem Silizidfilm (50) bedeckt sind.
12. Halbleitervorrichtung nach Anspruch 9 oder 11, ο dadurch gekennzeichnet, daß die Silizidfilme (50; 52, 54) in Selbstjustierung mit dem Eeldoxidfilm (22) über dem diffundierten Halbleiter-Trogbereich (21) und/oder einem Feldoxidfilm gebildet sind, der jeden der MOS-Transistoren (QN, QP) umgibt.
13. Halbleitervorrichtung nach Anspruch 9» 11 oder 12, dadurch gekennzeichnet, daß die Silizidfilme (50; 52, 54) gleichzeitig auf den Source- und Drain-Bereichen (31, 33) der MOS-Transistoren und/oder auf den ersten und zweiten Bereichen hoher Dotierstoff-Konzentration (27, 28) gebildet werden.
14. Halbleitervorrichtung nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet,
daß der Eingangswiderstand (2) weiterhin einen Halbleiterbereich (25) des zweiten Leitfähigkeitstyps aufweist, der in der Oberfläche des diffundierten Halbleiter-Trogbereichs (21) zwischen diesem Bereich und dem Feldoxidfilm (22) gebildet ist, wobei die Dotierstoff-Konzentration dieses Halbleiterbereichs (25) größer als die des diffundierten Halbleiter-Trogbereichs (21) ist.
15. Halbleitervorrichtung nach einem der Ansprüche 6 bis 14,
gekennzeichnet durch Kanalstopperbereiche (26) , die im Halbleitersubstrat (20) angrenzend an die Source- und Drain-Bereiche (31, 33) eines jeden der MOS-Transistoren (QN, QP) gebildet sind und die einen Leitfähigkeitstyp entgegengesetzt dem der angrenzenden Source- und Drain-Bereiche aufweisen.
1 6. Halbleitervorrichtung nach Anspruch 14 und 15 , dadurch gekennzeichnet, daß die Kanalstopperbereiche (26) gleichzeitig mit dem in der Oberfläche des diffundierten Halbleiter-Trogbereichs (21) gebildeten Halbleiterbereich (25) des zweiten Leitfähigkeitstyps ausgebildet werden.
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