DE3341339C2 - Befehlsfolgegenerator - Google Patents

Description

Die Erfindung bezieht sich auf einen Befehlsfolgegenerator nach dem Oberbegriff des Patentanspruchs 1.

Zur Erzeugung einer Befehlsfolge von Binärzahlen wird die gesamte Befehlsfolge in einem Speicher gespeichert und der Speicher mit einem Zähler so adressiert, daß jede Zahl nacheinander ausgelesen wird. Die Befehlsfolge kann dann auf einfache Weise geändert werden, indem lediglich der Speicher neu programmiert wird. Dies ist in Hinblick auf den Speicher sehr aufwendig, insbesondere bei langen Befehlsfolgen.

Eine andere Möglichkeit besteht darin, einen Binärzähler zu verwenden, dessen Ausgänge mit einem Satz von Multiplexern verbunden sind, die so geschaltet sind, daß eine spezielle Permutation der Ausgangsbits erzeugt wird. Dies macht eine größere Anzahl von Multiplexern erforderlich und ist somit sehr aufwendig. Ferner ist hierbei die Länge der Befehlsfolgen nicht variabel, sondern auf die Länge des Zyklus des Zählers beschränkt.

Aus der Firmenschrift der Advanced Micro Devices, John Mick, Jim Brick "Microprogramming Handbook", 1976, Seiten 1/1-1/4 ist ein Mikroprozessor mit einer herkömmlichen Folgeschaltung bekannt, bei der eine Serie von Mikroinstruktionen im Mikroprogrammspeicher gespeichert werden. Nach der Ausführung einer Mikroinstruktion wird die nächste Adresse auf zwei verschiedene Arten erzeugt. Im einen Fall entsteht die Adresse so, daß die Adresse der laufenden Mikroinstruktion schrittweise weitergeschaltet wird, im anderen Fall wird eine Zweigadresse, d. h. die Adresse der nächsten Mikroinstruktion, explizit zusammen mit der laufenden Mikroinstruktion im Mikroprogrammspeicher gespeichert.

Ein derartiger Mikroprozessor gibt zwar die Möglichkeit, einen Pipeline-Betrieb und eine bedingte Verzweigung zu erzielen, sie stützt sich aber nur auf die beiden vorerwähnten Methoden zur Erzeugung von Adressen. Entweder schaltet das Mikroprogrammzählerregister die laufende Adresse weiter, die als der frühere Ausgang des Zählerregisters erzeugt worden sein kann oder alternativ ein Zweigadresseneingang in den Inkrementor über die Adresse MUX gewesen sein kann, oder aber die Zweigadresse wird alternativ von dem Speicher zurückgeholt.

Aufgabe der Erfindung ist es, einen Befehlsfolgegenerator der gattungsgemäßen Art so weiterzubilden, daß eine große Vielzahl von unterschiedlichen Binärfolgen erzeugt werden kann, ohne daß ein großer Speicher erforderlich wird.

Gemäß der Erfindung wird dies mit den Merkmalen des Kennzeichens des Anspruches 1 erreicht. Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Mit dem erfindungsgemäßen Befehlsfolgegenerator wird eine komplexe Folge von nicht aufeinanderfolgenden Adressen erzeugt. Da die Adressen nicht aufeinanderfolgend sind, wäre es bei Verwendung einer Schaltung nach der vorgenannten Vorveröffentlichung notwendig, eine große Anzahl von Speicherplätzen für explizite Zweigadressen zu benutzen. Mit vorliegender Erfindung ist es nicht mehr erforderlich, daß ein großer Bereich des Speichers Zweigadressen speichert, da ein Folgegenerator eingesetzt wird, der zusätzlich zu einem Zählerregister einen Prioritätscodierer und einen eine Anzahl von Steuerwörtern speichernden Speicher verwendet. Damit wird eine komplexe Folge von Binärzahlen erzeugt, die zum Adressieren des Mikroprogrammspeichers in einer gewünschten Folge verwendet werden können. Dies geschieht, ohne daß die Adressen der Folge explizit mit den Mikroinstruktionen gespeichert werden.

Entscheidend für vorliegende Erfindung ist somit die Verwendung eines Prioritätscodierers, der einen Code mit einer Bitlänge erzeugt, die kleiner ist als die Länge des Zählers und die das Codewort zum Adressieren von im Speicher gespeicherten Steuerwörtern verwendet. Auf diese Weise kann die Folgeschaltung eine große Vielzahl von unterschiedlichen Binärfolgen erzeugen, ohne daß ein großer Speicher erforderlich wird.

Wenn der Zähler seine Zählbefehlsfolge durchläuft, werden Steuerwörter aus der Speichervorrichtung ausgewählt und verwendet, um die Inhalte des Ausgangsregisters zu modifizieren, wodurch das Ausgangsregister eine Befehlsfolge von Werten durchläuft. Diese Befehlsfolge kann auf einfache Weise dadurch verändert werden, daß die Inhalte der Speichervorrichtung geändert werden.

Zweckmäßigerweise ist die Speichervorrichtung ein Speicher mit direktem Zugriff (RAM). Üblicherweise enthält der Speicher die gleiche Anzahl von Speicherplätzen, wie Bitpositionen im Zähler vorhanden sind, und üblicherweise enthalten das Ausgangsregister und jedes Steuerwort ebenfalls die gleiche Anzahl von Bits.

Die Vorrichtung zur Modifizierung der Inhalte des Ausgangsregisters besitzt vorzugsweise einen Addierer, der so ausgelegt ist, daß das ausgewählte Steuerwort den Inhalten des Ausgangsregisters hinzuaddiert wird. Der Addierer kann ein normaler Binäraddierer mit Übertrag zwischen seinen Stufen sein. Er kann andererseits auch jedes Paar von Bits unabhängig ohne Übertrag addieren, wobei er dann aus einem Satz von Exklusiv-ODER-Gattern besteht, und zwar jeweils ein Gatter für jedes Bit im Ausgangsregister.

Bei einer Ausführungsform der Erfindung kann der Zähler ein Zählwertregister, das den laufenden Zählwert hält, eine weitere Speichervorrichtung, die eine Vielzahl von Zählzuwachsanteilen hält und die ferner durch den Code so adressiert wird, daß sie eines der Zählzuwachsanteile auswählt, und eine Vorrichtung, die das ausgewählte Zählzuwachsanteil dem laufenden Zählwert im Zählregister hinzuaddiert, aufweisen. Diese Ausführungsform der Erfindung ist besonders flexibel, um Befehlsfolgen sich ändernder Längen zu erzeugen.

Eine spezielle Anwendung eines Befehlsfolgegenerators nach der Erfindung besteht darin, eine Befehlsfolge von Adressen zum Adressieren eines Datenpuffers zu erzeugen, um Datenausdrücke in verschiedenen unterschiedlichen Befehlsfolgen zu lesen oder zu schreiben. Dies kann beispielsweise dafür verwendet werden, Daten im Übergang zwischen unterschiedlichen Teilen einer Datenverarbeitungsanlage neu zu organisieren.

Nachstehend werden zwei Ausführungsformen der Erfindung in Verbindung mit der Zeichnung erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer Doppel-Pufferanordnung zum Reorganisieren von Daten,

Fig. 2 ein Blockschaltbild eines Befehlsfolgegenerators nach der Erfindung und

Fig. 3 ein Blockschaltbild einer weiteren Ausführungsform eines Befehlsfolgegenerators nach der Erfindung.

Fig. 1 zeigt eine Doppelpufferanordnung, die verwendet werden kann, um Daten beim Übergang zwischen zwei Teilen einer Datenverarbeitungsanlage zu reorganisieren.

Die Anordnung weist zwei Speicher mit direktem Zugriff (RAMs) 10, 11 mit Schaltern 12, 13 auf, die ermöglichen, daß Daten in einen der beiden RAM eingeschrieben und aus dem anderen RAM ausgelesen werden. Zwei Befehlsfolgegeneratoren 14, 15 sind mit den Adresseneingängen der RAMs mit Hilfe von Schaltern 16, 17 verbunden. Die Schalter 16, 17 sind so eingestellt, daß ein Generator 14 den RAM adressiert, in den gerade eingeschrieben wird, während der andere Generator 15 den RAM adressiert, der gerade ausgelesen wird.

Der Generator 14 ist ein normaler Binärzähler, der die Standard-Binärzählbefehlsfolge erzeugt, während der Generator 15 ein variabler Befehlsfolgegenerator nach der Erfindung ist. Andererseits können beide Generatoren 14, 15 varible Generatoren nach der Erfindung sein, oder aber der Generator 14 kann ein variabler und der Generator 15 ein Standard-Zähler sein. Durch entsprechendes Programmieren des Generators 15 zur Erzielung unterschiedlicher Befehlsfolgen von Adressen kann die Pufferanordnung so ausgelegt werden, daß sie verschiedene Reorganisationen der Daten vornimmt. Beispielsweise kann sie eine Matrix von Daten in einer Reihen-Hauptfolge aufnehmen und sie in einer Spalten-Hauptfolge auslesen.

Fig. 2 zeigt eine mögliche Ausführungsform eines variablen Befehlsfolgegenerators. Die gewünschte Folge von Binärzahlen wird in einem 4-Bit-Ausgangsregister 20 erzeugt. Dieses Register kann zu Anfang auf den Null-Zustand (0000) durch ein Rücksetzsignal RST rückgesetzt werden.

Der Befehlsfolgegenerator weist ferner einen 4-Bit-Binärzähler 21 auf, der durch ein Taktsignal CLK weitergeschaltet wird. Der Zähler 21 kann zu Beginn auf den Null-Zustand mit Hilfe des Rücksetzsignales RST rückgesetzt werden und zählt dann über die normale Binärfolge hoch bis zum maximalenm Wert 1111 (entspricht dezimal der 15).

Der Ausgang des Zählers 21 wird einem Prioritätscodierer 22 zugeführt, der einen Zwei-Bit-Code im Bereich 0-3 erzeugt, welcher die Position der Null niedrigster Bedeutung im Zähler anzeigt, und zwar nach folgender Tabelle

Zähler
Code
***0
0
**01	1
*011	2
0111	3

wobei * bedeutet, daß dieses Bit entweder 0 oder 1 sein kann. Der Codierer 22 besitzt ferner eine weitere Ausgangsleitung 23, die ein Signal ENDE erzeugt, wenn der Zähler seinen maximalen Wert 1111 erreicht, und dieses Signal wird verwendet, um das Ende der Befehlsfolge anzuzeigen.

Prioritätscodierer sind in der Computertechnik an sich bekannt, so daß es sich erübrigt, den Codierer 22 im einzelnen zu beschreiben.

Der Folgegenerator weist ferner einen RAM 24 mit vier Wortspeicherplätzen auf, deren jeder ein Vier-Bit-Steuerwort hält. Der RAM 24 wird durch den Code aus dem Codierer 22 so adressiert, daß eines der vier Steuerwörter ausgewählt wird. Das ausgewählte Steuerwort wird mit dem laufenden Inhalt des Ausgangsregisters 20 über einen Satz von vier Exklusiv-ODER-Gattern 25 kombiniert, und das Resultat wird dann in das Register 20 beim nächsten Taktimpuls CLK zurückgegattert. Diese Exklusiv-ODER-Operation bewirkt, daß jedes Bit im Register 20 invertiert wird, das einem "1" Bit im Steuerwort entspricht.

Hieraus ergibt sich, daß dann, wenn der Zähler 21 durch seine Zähl-Befehlsfolge durchschaltet, verschiedene Steuerwörter aus dem RAM 24 ausgewählt werden. Die ausgewählten Wörter werden verwendet, um die Inhalte des Ausgangsregisters 20 mit Hilfe der Exklusiv-ODER-Gatter 25 zu modifizieren, was bewirkt, daß das Ausgangsregister eine Folge von Werten durchläuft. Diese Folge hängt von dem Inhalt des RAM 24 ab und kann somit durch erneutes Programmieren des RAM modifiziert werden.

Als ein Beispiel für die Arbeitsweise des Befehlsfolgegenerators kann der RAM 24 wie folgt programmiert werden:

Adresse
Inhalte
0
0100
1	0110
2	1110
3	1111

Zu Beginn werden der Zähler 21 und das Ausgangsregister 20 beide mit Hilfe des Rücksetzsignales RST auf Null gesetzt. Der Inhalt des Zählers (0000) wird codiert, damit der Code 0 erzeugt wird. Dieser Code adressiert den ersten Speicherplatz des RAM 24, damit das Steuerwerk 0100 ausgelesen wird. Dieses Steuerwort wird dann mit dem Inhalt des Ausgangsregisters (0000) kombiniert und das Resultat (0100) wird dann in das Register 20 beim nächsten Taktimpuls zurückgegattert. Gleichzeitig wird der Zähler 21 auf 0001 weitergeschaltet. Dies wird nunmehr codiert, um den neuen Codewert 1 zu erzeugen, der den zweiten Speicherplatz des RAM 24 adressiert, damit das Steuerwort 0110 ausgelesen wird. Dieses Steuerwort wird dann mit dem laufenden Inhalt des Ausgangsregisters (0100) kombiniert, und das Resultat (0010) wird in das Ausgangsregister beim nächsten Taktimpuls zurückgegattert.

Dieser Vorgang wird bei jedem nachfolgenden Taktimpuls wiederholt, bis der Zähler 21 den maximalen Zählwert 1111 erreicht hat; im Anschluß daran wird das Ende des Befehlsfolgesignales ENDE erzeugt. Die Folge von Zuständen des Zählers 21, des Ausgangsregisters 20 und des Codierers 22 ist in folgender Tabelle zusammengefaßt.

Unterschiedliche Ausgangsbefehlsfolgen können durch Änderung der Inhalte des RAM 24 erzielt werden. Insbesondere läßt sich zeigen, daß eine Permutation der Inhalte der Spalten des RAM 24 die entsprechende Permutation der Bits des Ausgangsregisters erzeugt. Wenn beispielsweise die Inhalte der ersten und letzten Spalten des RAM vertauscht werden, hat dies die Vertauschung des ersten und letzten Bits eines jeden Zustandes des Ausgangsregisters zur Folge. Andere Bitmuster, die keine Permutationen des obigen Musters sind, können jedoch ebenfalls verwendet werden. Wenn beispielsweise der RAM mit einem diagonalen Muster von Einsen programmiert wird, ist die sich daraus ergebende Befehlsfolge im Ausgangsregister die bekannte Gray-Code-Befehlsfolge.

Obgleich der Befehlsfolgegenerator in Fig. 2 einen Ausgang mit vier Bits erzeugt, kann auch ein Befehlsfolgegenerator nach der Erfindung zur Erzeugung einer gewünschten Wortlänge erstellt werden. Beispielsweise kann das Ausgangsregister ein 16-Bit-Register, und der Zähler ein 16-Bit-Zähler sein. Der RAM hätte dann 16 Wortspeicherplätze, deren jedes ein 16-Bit-Steuerwort enthält.

Eine weitere mögliche Modifizierung des Generators nach Fig. 2 besteht darin, den Satz von Exklusiv-ODER-Gattern 25 durch einen herkömmlichen Binäraddierer mit Übertrag zwischen den Stufen zu ersetzen. In diesem Falle würde jedes Steuerwort im RAM einen Zuwachswert zur Weiterschaltung der Inhalte des Ausgangsregisters darstellen.

Bei obigem Beispiel betrug die Länge der Befehlslfolge sechszehn Zustände, d. h., daß sie gleich der Anzahl von Zuständen des Zählers 21 ist. Es ist jedoch möglich, kürzere Befehlsfolgen dadurch zu erzeugen, daß die Inhalte des Zählers (und evtl. auch der Ausgangsregister) auf einen Wert voreingestellt werden, der von Null abweicht. Wenn der Zähler beispielsweise auf den Wert 0111 (dezimale 7) voreingestellt wurde, beträgt die Befehlsfolgenlänge 16-7=9.

Fig. 3 zeigt eine weitere Ausführungsform der Erfindung. Bei dieser Ausführungsform führen das Ausgangsregister 20, der Prioritätscodierer 22 und der RAM 24 die gleichen Funktionen wie die gleichbezifferten Ausdrücke in Fig. 2 aus. In diesem Fall jedoch wird der Satz von Exklusiv-ODER-Gattern 25 durch einen herkömmlichen Binäraddierer 30 mit Übertrag zwischen seinen Stufen ersetzt. In diesem Fall wird auch der Zähler 21 durch ein Zählregister 31, einen Addierer 32 und einen weiteren RAM 33 ersetzt, der Zuwachswerte für den Zählregister 31 hält.

Der Ausgang des Registers 31 wird dem Prioritäts-Codierer 22 zugeführt, und der resultierende Code wird dem Prioritäts-Codierer 22 zugeführt, und der resultierende Code wird dem Adresseneingang des RAM 33 wie auch dem RAM 24 aufgegeben. Der Zuwachswert, der aus dem RAM 33 ausgelesen wird, wird den laufenden Inhalten des Zählregisters 31 über den Addierer 32 hinzugefügt, und das Resultat wird beim nächsten Taktimpuls CLK in das Zählregister 31 zurückgegattert.

Für die Zwecke des nachfolgenden Beispiels für die Arbeitsweise der Anordnung nach Fig. 3 sei angenommen, daß die Register 20, 31 beide eine Breite von fünf Bits haben, und daß die RAMs 24, 33 beide fünf Wortspeicherplätze mit jeweils fünf Bits besitzen. Bei anderen Ausführungsformen der Erfindung können natürlich andere Wortlängen verwendet werden.

Die folgende Tabelle gibt eine Möglichkeit an, wie die RAMs 24 , 33 programmiert sein können.

Es wird angenommen, daß das Ausgangsregister zu Beginn auf Null gesetzt ist, und daß das Zählregister zu Beginn mit dem Wert 011 01 gefüllt ist. Die resultierende Befehlsfolge von Zuständen des Zählregisters 31, des Codierers 22 und des Ausgangsregisters ist wie folgt:

Hieraus ergibt sich, daß das Zählregister 31 effektiv in einen Teil mit drei Bits und einen Teil mit zwei Bits unterteilt ist. Der Teil mit zwei Bits schaltet wiederholt zyklisch durch die Folge 01, 10, 11 und wirkt damit als ein durch drei dividierender Zähler. Der Teil mit drei Bits wird jedes Mal dann, wenn der Teil mit zwei Bits erneut zyklisch schaltet, von 11 zurück auf 01 erhöht und zählt durch die fünfstufige Befehlsfolge 011, 100, 101, 110, 111.

Der Zuwachswert zum Weiterschalten des Teiles mit zwei Bits durch seine Befehlsfolge wird aus den ersten beiden Speicherplätzen des RAM 33 erhalten, von denen jeder den Wert 000 01 enthält. Die letzten drei Speicherplätze des RAM 33 enthalten den Zuwachswert 000 10, der dazu dient, den Teil mit zwei Bits von 11 auf 01 am Ende des dreistufigen Zyklus weiterzuschalten, und der auch dazu dient, den Teil mit drei Bits um Eins zu erhöhen.

Der RAM 24 wirkt in der gleichen Weise wie in Fig. 2, um eine Permutation zu erzielen, wie vorstehend beschrieben.

Zusammenfassend ergibt sich, daß das Resultat des Programmierens der RAMs 24, 33 effektiv darin besteht, einen durch fünf teilenden Zähler zu erzielen, der durch den Überlauf aus einem durch drei teilenden Zähler angetrieben wird. Dies wäre beispielsweise zweckmäßig für das Adressieren einer 5×3 Matrix von Datenausdrücken.

Die RAMs 24, 33 können auf unterschiedlichste Weise programmiert werden, um verschiedene Zählbefehlsfolgen in dem Zählregister 31 und verschiedene Ausgangsbefehlsfolgen in dem Ausgangsregister 20 zu erzielen. Insbesondere kann durch entsprechendes Programmieren des RAM 33 und Wählen eines entsprechenden Anfangswertes für die Inhalte des Zählregisters das Zählregister effektiv in verschiedene Kombinationen von Zählern aufgeteilt werden.

Claims (4)

1. Befehlsfolgegenerator zur Erzeugung einer Folge von Binärzahlen, mit einem Speicher (24), der eine Vielzahl von Steuerworten enthält, einem getakteten Zähler (21; 31-33) und einem getakteten Ausgangsregister (20), an dessen Ausgang die Binärzahlen entnehmbar sind, gekennzeichnet durch

• a) einen Prioritätscodierer (22), der mit einem Ausgang des Zählers (21; 31-33) verbunden und so ausgelegt ist, daß er aus dem Zählerinhalt einen Code erzeugt, dessen Bitbreite kleiner ist als die Bitbreite des Zählers, und wobei der erzeugte Code der Position des ersten Bits mit einer bestimmten Wertigkeit (z. B. "0") im momentanen Zählerinhalt entspricht,
• b) eine Adressierung des Speichers (24) durch den Code und
• c) eine logische Schaltung (25; 30), der an einem ersten Eingang die Steuerworte aus dem Speicher (24) und an einem zweiten Eingang die Binärzahl vom Ausgangsregister (20) zugeführt werden, und die eine Modifikation des momentanen Steuerwortes in Abhängigkeit von der vorhergehenden Binärzahl vornimmt und dem Eingang des Ausgangsregisters (20) zuführt.

2. Befehlsfolgegenerator nach Anspruch 1, dadurch gekennzeichnet, daß die logische Schaltung aus einem Addierer (30) besteht.

3. Befehlsfolgegenerator nach Anspruch 1, dadurch gekennzeichnet, daß die logische Schaltung aus Exklusiv-ODER-Gattern (25) besteht.

4. Befehlsfolgegenerator nach Anspruch 1-3, dadurch gekennzeichnet, daß der Zähler aufweist:

• a) ein Zählregister (31) zum Halten eines laufenden Zählwertes,
• b) einen weiteren Speicher (33), der eine Vielzahl von Zählzuwachsschritten hält, und der von dem Code so adressiert ist, daß er einen der Zählzuwachsschritte auswählt, und
• c) eine weitere logische Schaltung (32), die den ausgewählten Zählzuwachsschritt dem laufenden Wert im Zählregister (31) hinzuaddiert.