DE1549446A1 - Digitalrechner - Google Patents

Description

Dr.-Ing. \v.i::ci n LciGhol

DipHin. W-.::ij Lluhöl

6 Pic:u:...~η α. M, 1

Parksiiaße 13

P 15 49 446.9 " 12. Dezember 1909

ReK/Lö - 5401

General Electric Company, Schenectady N.T. U.S.A.

s = s

Digitalrechner

Die Erfindung betrifft einen Digitalrechner mit einem ersten Register, in"dem mehrere bistabile Schaltglieder kurzzeitig das Befehlswort eines vom Digitalrechner auszuführendes Befehls- speichert, mit einer Decodiervorrichtung, die auf eine,vorbestimmte Konfiguration eines kurzzeitig in dem ersten Register gespeicherten Befehlswortes anspricht und ein Steuersignal erzeugt, mit einem zweiten, einem dritten und einem vierten Register, die alle mehrere bistabile Schaltglieder enthalten, denen aufeinanderfolgende .Stellenwertigkeiten zugeordnet sind und die miteinander verbunden sind, so daß ihr Inhalt synchron vom Steuersignal verschoben wird, und mit einem Volladdierer·

Mit Hilfe dieses Rechners sollen Teilwortlängenberechnungen und Prüfungen innerhalb vorbestimmter Felder von Vollängeninformationswörtern durchgeführt werden.

Realzeit- oder Echtzeitrechner müssen sofort auf das Auftreten eines Ereignisses und während dessen Dauer eingreifen, um unerwünschte durch das Ereignis ausgelöste Polgen zu vermeiden. Außerdem muß ein. Echtzeitrechner in der Lage sein, viele Punktionen anscheinend gleichzeitig durchzuführen. Die zu verarbeitenden Daten werden von vielen Ereignissen oder Nebenprozessen abgeleitet, von denen einige ständig, einige periodisch und andere zufällig auftreten.

. _v 109808/158 A

Ein Digitalrechner ist von Natur aus im Hinblick auf di«3 Befehlsebene eine Vorrichtung, die nur einen Prograaraschritt nach dem anderen ausführen kann. Daher kann ein Digitalrechner nur wegen seiner außerordentlich hohen Rechengeschwindigkeit erfolgreich zur Steuerung und/oder Überwachung von Echtzeit-Prozessen verwendet werden. Damit ein Digitalrechner den Anforderungen des gesteuerten oder überwachten Prozesses folgen kann, muß den einzelnen Anforderungen eine Priorität zugeordnet werden. Das gleichzeitige Auftreten bestimmter Kombinationen von Ereignissen kann dann eine zeitweilige lieuzuordnung der Prioritäten erforderlich machen. Infolgedessen unterscheiden sich Echtzeitprogramme wesentlich von Nicht-Echtzeitprogrammen.

Das Programm eines Echtzeitrechners wird somit praktisch zu einem System von Programmen» welche die einzelnen Prozeßfunktionen in einer vorgegebenen Reihenfolge, dem Prioritätsschema, steuern und/oder überwachen. Diese Programme laufen derart nach einem "Exekutiv-Steuerprogramm" ab, daß sie sich gegenseitig in Abhängigkeit von den sich ändernden Prozessen untrerbrechen. Diesem scheinbaren' Durcheinander, das sich durch das Ineinandergreifen so vieler Programme ergibt, muß jedoch eine Ordnung zugrunde liegen. Das Exekutiv-Steuerprogramm muß deshalb in der Lage sein, zahlreiche organisatorische Punktionen auszuüben. In der Tat erweisen sich die bis zu einem gewissen Grade bei allen Rechnerprogrammen erforderlichen organisatorischen Punktionen bei einem Echtzeitrechnerprogramm als besonders wichtig. * '

Daher müssen bei der Wahl von Echtzeitreehnerndie besonderen Anforderungen an Echtzeitprogramme beachtet werden,

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in denen sich diese von denjenigen Programmen unterscheiden, die für Nicht-Echtzeitrechner eratel.lt werden. Gleichseitig kann eich eine Verbesserung des Echtzeitbetriebs als sehr nützlich für einen Nicht-Echtzeitbetrieb erweisen, wenn die Verbesserung in einer Erhöhung der Rechengeschwindigkeit und/oder Steigerung des Leietungswirkungsgradee besteht.

Häufig sollen im Verlaufe eines Funktionsprogrammes nur ausgewählte Teile eines Informationswortes rechnerisch bearbeitet oder anderweitig geändert oder auf "Standard¹¹-Wortteile geprüft werden, um Abweichungen von dem Standard festzustellen. Außerdec soll häufig an mehreren Teilwörtern, die ein Informationswort bilden, die gleiche Operation gleichzeitig ausgeführt werden. Wenn das Informationewort als Ganzes behandelt werden und die Teilwörter oder "Felder" ständig veränderbar von außen aus dem Informationswort festgelegt werden können, können ebensoviele ähnliche Änderungen, arithmetische Funktionen oder Prüfungen durch die Ausführung eines einzigen Befehls durchgeführt werden, wie Felder in einem Informationswort untergebracht werden können. Dadurch ergibt sich eine beträchtliche Verringerung der Gesamtbearbeitungszeit.

Ss ist daher, eine Aufgabe der Erfindung, einen Rechner zu schaffen, mit dessen Hilfe es möglich ist, ständig veränderbare Teilwortfeldfunktionen auszuführen.

Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, da2 der Rechner eine auf das Steuersignal und einer, ersten Zustand eines bistabilen Endstellen-Schaltglieaes des cvei-"Cen Registers zun Durchschalten der durch der» Cuutar.d deo bistabilen Sndstellen-Schaltgliedes des dritter. Registers zu einen; ersten Eingang des Volladdierers ansprechende

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-A-

Vorrichtung, eine auf das Steuersignal und einen zweiten Zustand des bistabilen Endstellen-Schaltgliedes des zweiten Registers zum Durchschalten der durch den Zustand des bistabilen Schaltgliedes der niedrigsten Stelle des vierten Registers zu einem zweiten Eingang des Volladdierers ansprechende Vorrichtung und ein auf das Steuersignal ansprechendes Schaltwerk enthält, das die AusgangesignaIe des Volladdierers der Reihe nach (seriell) in das bistabile Schaltglied der höchsten Stelle dee dritten oder des vierten Registers «schiebt.

D.h. gemäß der Erfindung wird eine Anlage geschaffen, die auf Signale anspricht, welche aus "Feld"-Befehlswörtern decodiert wurden, die ihrerseits einen Operandenadressteil haben, der den Speicherplatz eines Vollängeninformationswortes im Hauptspeicher bestimmt, das vorbestimmte Felder enthält, die arithmetisch verarbeitet werden oder auf entsprechende Felder eines Informationswortes geprüft werden können, das im Hauptakkumulatorregister enthalten ist, Die Felder werden durch die Konfiguration eines Steuerwortes bestimmt, das kurzzeitig in einem sekundären Akkumulatorregister gespeichert ist, dessen Inhalt synchron mit dem des Hauptakkumulatorregisters und dem eines dritten Registers, in dem das aufgerufene gespeicherte Informationswort gespeichert war, seriell verschoben wird.

Die Steuerung übernehmen die decodierten Signale und das Ausgangssignal (bzw. der Zustand) desjenigen Flipflop im sekundären Akkumulatorregister, das die Ziffer der niedrigstwertigen Binärstelle speichert, und zwar für jede serielle Verschiebung, um die Information aus der niedrigsten Bitstelle des Kauptakkumulatorregisters und aus dea dritten Register eines Volladdierers, der mit einem Übertrag-Flipflop versehen ist, in geeigneter Weioe zu verknüpfen.

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BAD ORIGiNAi

_ 5 —

Die speziell wählbare, arithmetische Punktion oder Prüffeldfunktion, die während der Ausführung eines Feld-Befehls durchgeführt wird, wird von einem Operationsteil des Befehlswortes bestimmt, aus dem durch Decodierung diejenigen Signale abgeleitet werden, die zur Ausführung des Befehls erforderlich sind, Die sechs durch die Ausführung der Feld-Befehle ausgeübten Punktionen, die durch die Operationsteile bestimmt werden, sind

• *

1) die Übertragung vorbestimrater Felder aus dem aufgerufenen gespeicherten Informationswort in die entsprechenden Felder des Hauptakkumulatorregisters,

2) die Speicherung vorbestimmter Felder des Informationswortes, das im .Hauptakkumulatorregister enthalten ist, in die entsprechenden Felder des aufgerufenen gespeicherten Informationswortes,

3) die Addition vorbestimmter Felder des aufgerufenen gespeicherten Informationswortes zu entsprechenden Feldern des Informationswortes im Hauptakkumulatorregister,

4) die Subtraktion vorbestimmter Felder des aufgerufenen gespeicherten Informationswortes von entsprechenden Feldern des Informationswortes im Hauptakkumulatorregister,

5) die Prüfung vorbestimmter Felder des Informationswortes im Hauptakkumulatorregister auf entsprechende Felder des aufgerufenen gespeicherten Informationswortes, um festzustellen, ob ein oder mehrere Felder des Hauptakkumulatorregisters eine niedrigere Zahl als die entsprechenden Felder des gespeicherten Informationswortes enthalten, und

6) die Überprüfung vorbestimmten Felder-des Informationsv/ortes im Hauptakkumulatorregister"auf-entsprechende Felder des aufgerufenen gespeicherten Informationswortes, um festzustellen,ob alle vorbestimmten Felder der vorhergehenden gleich den entsprechenden Feldern der späteren sind.

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15 4 9 Λ Α

Ein Prüf-Flipflop wird während der Ausführung der Prüf-Funktionen gesetzt, wenn die Prüf-Bedingungen erfüllt Wenn die Prüf-Bedingungen nicht erfüllt sind, ist das Prüf-Plipflop gelöscht. Der Zustand des Prüf-Piipflop kann anschließend durch Ausführung eines speziell für diesen Zweck vorgesehenen Befehls geprüft werden.

In den Zeichnungen ist Pig. 1 ein Blockschaltbild der größeren Logikschaltungen des Rechen- und Steuerwerks nach Fig. 10. das vorbestimaite Signale abgibt,

Fig. 2 ein Zeit- oder Taktdiagramm zur Erläuterung der Wirkungsweise der erfindungsgemäßen Anlage bei einer Ausführung eines.LDF-Befehls, *

Fig. 3 ein Zeitdiagramm zur Erläuterung der Wirkungsweise der erfindungsgemäßen Anlage bei der Ausführung eines STF-Befehls,

Fig. 4 ein Zeitdiagramm zur Erläuterung der Wirkungsweise der Anlage bei der Ausführung eines AFA-Befehls,

Fig. 5 ein Zeitdiagramm zur Erläuterung der Wirkungsweise der Anlage bei der Ausführung eines SFA-Befehls,

Fig. 6 ein Zeitdiagramm zur Erläuterung der Wirkungsweise der erfindungsgemäßen Anlage bei der Ausführung eines TFL-Befehls, · ■

Fig. 7 ein Zeitdiagrama zur Erläutenng der Wirkungsweise der erfindungsgemäßen Anlage bei der Ausführung·eines TPE-Befehls,' ' "" ' '

BAD ORIG'NAL

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Pig. 8 ein Schaltwerk aus Schältgliedern, die Steuersignale zur Ausführung der Befehle LDP, STP, APE, SPA, TPL und TPE liefern,

Pig. 9 aas Blockschaltbild eines Schaltwerks aus Schait«- gliedern, die für kritische Bitcanipulationen und Prüfungen und arithmetische Operationen bei der Ausführung . der Befehle LDP, STF, APA, SPA, TPL und TPS sorgen, und

Pig. 10 das Blockschaltbild des Rechen- und Steuerwerks, das in des erfindungsgenäßen Digitalrechner verwendet wird.

In dieses Zusammenhang wird auf den bekannten Stand der Technik hingewiesen, wie er aus den Buch "Digital Computer Design Fundamentals", KcGraw-Hill Publishing Company, Inc. 1962, von Yaohan CHU und aus dem Buch "Digital Computer Primer", McGraw-Kill Book Coiepany, Inc. 1959» von E. K, McCorojick hervorgeht.

In Pig. 1 ist ein vereinfachtes Blockschaltbild des Rechen- und Steuerwerks 1 sov/ie der im Hauptspeicher 2 befindlichen Register dargestellt, mit denen das Rechen- und Steuerwerk direkt Inforsationen austauscht. Das Blockschaltbild zeigt die funktionelle Beziehung zwischen des einzelnen Registern, eines Paralleladdierwerlc und drei in Serßnbetrieb arbeitenden Volladdierern. Die Informationen werden zwischen den Registern und den übrigen Elementen des Rechen- und Steuerwerks 1 über die in Pig. 1 gezeigten Verbindungsleitungen p&rallel und/ oder in Serie in Pora binärer Ziffern von eines Register oder eines Element einen anderen Register oder eines anderen SIesent übertragen. In folgenden werde nur die Wirkungsweise und die Punktionen der Grundregister und die üblichen Inforsationswege beschrieben, wobei is Verlauf der Beschreibung immer mehr in Einzelheiten gegangen wird.

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Das Paralleladdierwerk 20 besteht aus einem 24-Bit-Paralleladdierer mit gleichzeitiger (vorausschauender) Übertrag-Weiterleitung zwischen jeder Gruppe von vier Bits, .die je nachdem wie es erforderlich ist, durchgesehaltet oder gesperrt werden können. Eine ausführlichere Beschreibung eines derartigen Paralleladdierers ist auf den Seiten 390 und 391 des Buches "Digital Computer Design Fundamentals" von Yaohan CHU "beschrieben. Alle Rechenvorgänge im Parallelbetrieb innerhalb des Rechen- und Steuerwerks 1 werden in dem Paralleladdierwerk 20 ausgeführt. Zusätzlich dient das Paralleladdierwerk 20 als Zwischenstation für einen Großteil der parallelübertragenen Daten zwischen anderen Registern des Rechen- und Steuerwerkes 1.

Das A-Register 21 ist ein 24-Bit-Akkumulatorregister für arithmetische Rechenoperationen und Bit-Manipulationen. Es ist in der Lage,. zusätzlich zu dem normalerweise parallel erfolgenden Informationsaustausch mit dem Paralleladdierwerk zwanzig serielle Rechts- oder Linksverschiebungen auszuführen. Das A-Register 21 ist außerdem in der Lage, Informationen mit dem Q-Register 22, dem "F"-Volladdierer 27 und dem "If-Volladdierer 29 auszutauschen. Das Q-Register 22 ist in Form eines 24-Bit-Hilfsakkumulators aufgebaut, der in Verbindung mit dem A-Register 21 zur Durchführung von Rechenoperationen mit doppelter Genauigkeit verwendet wird. Zusätzlich kann der Inhalt des Q-Registers 22 auch zur Kennzeichnung von Rechenfeldern des A-Registers 21 und/oder 3-Registers 25 während der Ausführung eines Feldbefehls verwendet werden, von dem nur die vorbestimmten Felder (Gruppen von einem oder mehreren Bits) des Informationswortes beeinflußt werden. Das Q-Register ist ebenfalls in der Lage, Rechtsoder Linksverschiebungen vorzunehmen und die normale Parallelübertragung von Informationen zum Paralleladdierwerk 20 und zurück auszuführen und kann ferner Informationen mit dem F-Volladdierer 27 austauschen.

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BAD

Das I-Register (Instruction Register) "besteht aus einem 25-Bit-Register, in dem das zu einem bestimmten Zeitpunkt auszuführende Befehlswort steht. Die beiden Bits A und B werden zwischen die Bitstelle 13 und die Bitstelle 14 eines aus 24 Bitstellen bestehenden Befehlswortes eingeschoben, wenn sich dieses im I-Register 23 befindet, und dadurch wird ein sechzehn Bit umfassendes Operandenfeld für die erweiterte Speicheradressierung geschaffen. Die im allgemeinen in das I-Register 23 übertragene oder aus diesem geholte Information wird normalerweise parallel verschoben, obwohl auch Teile des Inhalts des I-Registers 23 unter bestimmten Bedingungen in Serie verschoben werden können. Das I-Begister 23 ist. ferner in der lage, Informationen mit dem Paralleladdierwerk 20, dem P-Register 24, dem "I"-Volladdierer 28, dem Speicher-Adressenregister 32 und dem Speicher-Datenregister auszutauschen. ...

Das P-Register 24 (Programm Location Register) ist ein · 16-Bit-Register und bestimmt normalerweise die Adresse des Speicherplatzes im Hauptspeicher 2, aus dem der nächste auszuführende Befehl abzurufen ist. Alle Informationen werden nur parallel in das und aus dem P-Register 24 gesetzt bzw. geholt. Das P-Register 24 ist in der Lage, Informationen mit dem Paralleladdierwerk 20, dem I-Register 23, dem H-Register 26 und dem Hauptspeicher-Adressenregister 32 auszutauschen.

Das B-Register 25 ist ein 24-Bit-Zwischenspeicherregister mit parallelem Eingang (parallel-entry buffer register) und liegt zwischen dem Hauptspeicher 2 und den datenverarbeitenden Registern des Rechen- und Steuerwerks 1. Alle in die Speicherplätze des Hauptspeichers 2 übertragenen und aus diesen geholten Informationen werden über dieses Register und das Hauptspeicher-Datenregister 33 geleitet. Während des

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,,Betriebs kann die Information im B-Register 25 aufgrund bestimmter Befehle nach rechts verschoben werden, wobei die Befehle bewirken, daß das B-Register 25 sowohl zur funktionellen Datenverarbeitung als auch als Zwischenspeicherregister verwendet wird. Zwischen dem B-Register 25 und dem Paralleladdierwerk 20 wird die Information parallel übertragen. Das B-Register 25 ist auch in der Lage, mit dem "P"-Volladdierer 27, dem "Γ'-Volladdie-

'rer 28 und dem "ii"-Volladdierer 29 Informationen auszutauschen.

Das H-Register 26 (Holding Register) ist als 1o-3it-Register aufgebaut und wird grundsätzlich als Xurzzeit- · Informationsspeicher während der Ausführung bestimmter Befehle JTür die erweiterte Arbeitsweise verwendet. Dieses Register ist in der Lage, vom Paralleladdierwerk 20 Daten parallel zu empfangen und parallel ins Paralleladdierwerk 20, ins P-Register 24 und ins Hauptspeicher-Adressenregister 32 zu übertragen.

Der "]?"-Yolladdierer 27 dient dazu, in vorbestimmten Feldern, die durch das Q-Register 22 während der Ausführung der Feld-Befehle vorgeschrieben v/erden, rechnerische und logische Manipulationen auszuführen und ist ferner für weitere Funktionen in der Rechenanlage verwendbar.

Der ⁿI^M-Volladdierer 28 wird dazu benutzt, aus der in Listensteuerwörtern enthaltenen Information die relative Lage von Posten zu errechnen, die während der Ausführung von Listenbefehlen an eine im Hauptspeicher 2 gespeicherte Liste angehängt oder aus dieser entfernt werden sollen.

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Der "X"-Volladdierer 29 wird zur Durchführung arithmetischer und logischer Operationen des A-Registers 21 und sur Xeueinsteilung eines zweiten und dritten Teils der ListensteuerwÖrter während der Ausführung von Listenbefehlen verwendet.

¹ Der J-Zähler 30 ist als 5-Bit-Zähler aufgebaut und steuert während der Ausführung einer Anzahl von Befehlen, die eine Zählung in der einen oder anderen ?ora bzw. nach unterschiedlichen Bedingungen erfordern, die Manipulation der Informationen und gewisse Taktvorgänge.

Ein Eingabe/Ausgabe-Wähler 31 bewirkt den Informationsaustausch zwischen dem Rechen- und Steuerwerk und einem Eingabe/Ausgabe-Zwischenspeicher 7, dem Eingabe/Ausgabe-Zwischenspeicher 9 für das Prozeßsignal und dem Programmierpult 6. Mit Hilfe des Eingabe/Ausgab e-V/ähl er s wird aus mehreren 24-Bit-Infor-Dationskanalen während der Ausführung bestimmter Befehle ein Kanal ausgesucht. Alle von den Eingabe/Ausgabe-Einrichtungen abgegebenen Daten werden über den Eingabe/Ausgabe-Wähler 31 des Paralleladdierwerks 20 zur Weiterverteilung innerhalb des Rechen- und Steuerwerks 1 geleitet.

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Das Speicher-AdresBenregister 32 ist ein 16- Bit-Register und ein Teil des Hauptspeichers 2. Es empfängt jedoch ein aus sechzehn Bits bestehendes verstümmeltes Wort unmittelbar aus den Registern P, I und H des Rechen- und Steuerwerks 1, wobei dieses Wort die Speicheradresse des nächsten gespeicherten 24-Bit-Wortes bezeichnet, das aus dem Hauptspeicher 2 über das Speicher-Datenregister 33 in das Rechen- und Steuerwerk 1 übertragen werden soll.

Dae Speicher-Datenregister· 33 ist ebenfalls Teil des Hauptspeichers 2. Es ist als 24-Btt-Register aufgebaut, in dem jedes gerade aus einem Speicherplatz geholte Wort in Abhängigkeit von einer bestimmten Adresse festgehalten wird, die in dem Hauptspeicher-Adressenregister 32 und einer vom Rechen- und Steuerwerk 1 abgegebenen Speicheranfrage abhängt. Das Hauptspeicher-Datenregister 33 steht mit dem B-Register 25 und dem I-Register 23 des Rechen- und Steuerwerks in Informationsaustausch.

Wenn die Codierung in der Oktalschreibweise erfolgt, wird an die Zahl eine tiefgestellte 8 angehängt. Im Falle einer Dezimalschreibweise wird hinter der Zahl eine tiefgestellte 10 angebracht. Zur Vereinfachung der Beschreibung werden eich wiederholenden Begriffen willkürlich zu deren Kennzeichnung Buchstabenkombinationen zugeordnet.

Takt- und Reihenfolgesteuerung

Um die Operationen im Rechenwerk 1 in der richtigen Reihenfolge ablaufen zu lassen, bildet eine Reihenfolgesteuerlogik fünf sich gegenseitig ausschließende Reihenfolgeßteuerzustände, die durch fünf Reihenfolgesteuerflipflops PISCpI PIS002, PISC03, PISC04 und PISC05 bestimmt werden.

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Der Reihenfolgesteuerzustand 1, d.h. wenn das Flipflop PISC01 gesetzt ist, bestimmt den Lesezyklus für alle Befehle. Während des Lesezyklus werden die im Hauptspeicher 2 gespeicherten Befehle ins Rechenwerk 1 übertragen und ins I-Register 23 weitergeleitet. Außerdem wird die im P-Register 24 gespeicherte Zahl gewöhnlich während des Reihenfolgesteuerzustands 1 erhöht, so daß andere Informationen zwischen den Registern übertragen werden können. Der vom Flipflop FISC02 bestimmte Reihenfolgesteuerzustand 2 wird zur Modifikation von Indexbits der Wörter verwendet. Diese Befehlsfolge wird an dieser Stelle nicht weiter beschrieben.

Der Reihenfolgesteuerzustand 3 (Plipflop PISCC^ gesetzt) wird zur Ausführung weiterer Bitmanipulationen für eine Anzahl von Befehlen unter bestimmten Bedingungen vor der weiteren Ausführung verwendet. Die Zeitdauer des Reihen-r folgeSteuerzustande 3 wird von den Forderungen der einzelnen Befehle bestimmt.. .

Der Reihenfolgesteuerzustand 4 (KLipflop FISCO# gesetzt) bestimmt den Endausführungszustand für, die meisten Befehle. Der Reihenfolgesteuerzustand 4 schließt sich an die Reihenfolgesteuerzustände 1, 2 oder 3 in Abhängigkeit von dem ausgeführten Befehl an.. Wie der Reihenfolgesteuerzustand 3, so kann auch der Reihenfolgesteuerzustand 4 in Abhängigkeit von den einzelnen Befehlen zeitlich volängert werden.

Der Reihenfolgesteuerzustand 5 (Flipflop PISCO5 gesetzt) bestimmt eine zur Ausführung weiterer Punktionen, die zur Vervollständigung der Ausführung einiger spezieller Befehle erforderlich sind, notwendige Zeitspanne.

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Die für optimalen Betrieb in jedem Reihenfolgesteuerzustand und zur Gewährleistung zeitlicher Änderungen von einen Reihenfolgesteuerzustand zu einem anderen erforderlichen ' Taktsteuersignai werden von einem herkömmlichen (nicht gezeigten) Reihenfolgetaktzähler in Verbindung mit Taktsignalen, 2CKA, die von einem herkömmlichen (nicht gezeigten) Taktgeber geliefert werden, erzeugt.

Ein (nicht gezeigter) Verzögerungszeitzähler, der vom . Reihenfolgezähl#er gesteuert wird und fünf Plipflops PIiPAFP, P1TB?p; P1TDPF und F12SFP enthält, ist ebenfalls vorgesehen. Er wird zur Bildung spezieller Steuersignale während der Ausführung von Befehlen, die eine Verlängerung der normalen Dauer der Reihenfolgesteuerzustände 3 und/oder 4 erfordern, verwendet.

Eine ausführliche Erläuterung der Reihenfolgesteuerung

ist in der Patentschrift (Patentanmeldung G51 7H

IXc/42m3, angemeldet am 22. November 1967) enthalten.

Um Verwechslungen durch wiederholte Verwendung des Wortes "Steuerung" zu vermeiden, werden im folgenden die Bezeichnungen der Signale durch vier Buchstaben abgekürzt* So-wird z.B. das Taktsignal mit TCKA. bezeichnet. Ih der Schreibweise der Booleschen Algebra bedeutet dann das Signal TCKA die "logische¹¹ Inversion oder Negation von TCKA, was durch einen Querstrich über der Abkürzung angedeutet wird. Wenn TCKA "1" 1st, muß ϊϋκΤ "0" sein, und wenn TCKA " dann muß TCKA "1" sein. Die Bedingungen, die erfüllt sein müssen, damit ein bestimmtes Signal "1" ist, lassen sich in Form einer Booleschen Gleichung oder Schaltfunktion (vergl. DIN 44 3QO) darstellen. Aus der Booleschen Gleichung oder Schaltfunktion für den 1-Zustaid

BAD

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eines Signals -ergibt sich dann für den Fachmann ohne weiteres der gerätetechnische Aufbau eines Schaltwerks oder Schaltnetzes aus sog. "logischen" Schaltgliedern (auch Schaltkreise genannt), z.B. UjSD-GIi ed er η, ODER-Gliedern, Speichergliedern und NICHS-Gliedern, mit dessen Hilfe dieses Signal gebildet werden kann.

Bei der vorliegenden Anlage sind sechs völlig unabhängige Volloperandenwöruer vorgesehen, um einen vollständigen Bereich veränderbarer Feldrechenfunktionen zu erzielen. Die Konfiguration der Felder wird stets durch den Inhalt des Q-Registers 22 bestimmt, das zuvor mit dem geeigneten Bestimmungswort .in irgendeiner herkömmlichen oder geeigneten V/eise geladen wurde.

Sin ^llLade-?eld"-3efehl wird willkürlich mit Ίΰ/? und der Operationsoode mit 23c bezeichnet. In Abhängigkeit vom LDF-Befehl werden ausgewählte Bits des Inforcationswortee, das in einem Hauptspeicher-Speicherplatz (z.3. mit<fer . ' Adresse Z) gespeichert ist, der vom Operandenadressteil des LDP-3efehlswortes vorgeschrieben wird, in der entsprechenden Bitstelle des A-Registers 21 angeordnet. Pur jede Bitstelle des Q-Registos 22, die eine "1" enthält, wird die entsprechende Bitstelle des in dem Hauptspeicher-Speicherplatz Z gespeicherten Informationswortes in der entsprechenden Bitstelle des A-Registers 21 gespeichert. Für jede Bitstelle des Q-Registers 22, die "0" ist, wird die entsprechende Bitstelle im A-Re^. st er 21 nicht geändert.

Das folgende 3eispiel zeigt den Einfluß der Ausführung etes LDP-Befehls auf das A-Register 21. Der Einfachheit halber sind 5-Bit-Hegister dargestellt.

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Inhalt von Z . . 00111

früherer Inhalt von A 10100

Inhalt von Q' 01110

Neuer Inhalt von A 10110

Ein "speichere Peld"-Befehl ist willkürlich mit STP und der Operationscodeteil mit 13g bezeichnet. In Abhängigkeit vom STP-Befehl werden ausgewählte Bits eines Infcreations-Wortes, das kurzzeitig Im-A-Register 21 gespeichert war, in die entsprechenden Bitstellen eines Hauptspeicher-Bitspeicherplatzes Z gebracht, der von dem Operandenadressteil des STF-Befehlswortes bestimmt wird. Pur jedes Bit des Q-Registers 22, das eine "1" iet, wird das entsprechende Bit des Informationswortes, das kurzzeitig im A-Regieter 21 gespeichert war, in die entsprechende Bitstelle des Hauptspeicher-Speicherplatzes Z gebracht. Pur 3eäe Bitstelle des Q-Registers 22, die eine "O" ist, bleibt die entsprechende Bitstelle des Hauptspeicher-Speicherplatzes Z unverändert.

Das folgende Befiel zeigt den Einfluß der Ausführung eines STP-Befehls auf den Hauptspeicher-Speicherplatz Z. Der Einfachheit halber sind 5-Bit-Regieter dargestellt.

Früherer Inhalt von Z 00111

Inhalt von A 10100

Inhalt von Q · 01110

neuer Inhalt von Z 00101

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Ein Befehl "addiere PeId zu A" ist willkürlich mit APA und der Operationscode mit 03_Q "bezeichnet. In Abhängigkeit ve¹-"·. APA-Befehl werden ausgewählte Bits eines Informationswortes, das in demjenigen Hauptspeicher-Speicherplatz gespeichert ist, der durch den Operandenadressteil des APA-Befehlswortes bestimmt wird, zu den entsprechenden Bits des Inhalts eines A-Registers 2<t hinzuaddiert. Pur -jede Bitstelle des Q-Registers 22, die eiie "1" darstellt, werden die entsprechenden Bits des Informationswortes im Hauptspeicher-Speicherplatz Z und die entsprechenden Bits des Inhalts des A-Registers 21 summiert und das Ergebnis im A-Register 21 gespeichert. Die bei der Addition entstehenden Überträge werden ^!in die nächstfolgende Bitstelle weitergeleitet, und zwar nur dann, wenn die nächstfolgende Bitstelle des. Q-Registers 22 eine "1" enthält. Pur jede Bitstelle des Q-Registers 22, die eine ¹¹O" ist, bleibt das entsprechende Bit des A-Registers 21 unverändert.

Das folgende Beispiel veranschaulicht den Einfluß der Ausführung eines APA-Befehls auf das A-Register 21. Der Einfachheit halber sind 5-Bit-Register dargestellt.

inhalt von Z 00111 ·

Prüherer Inhalt von A 10100 . "

Inhalt von Q 01110

Heuer Inhalt von A . 11010 ·

Ein Befehl "subtrahiere PeId von A" ist willkürlich mit SM und der Operationscode mit 22« bezeichnet. In Abhängigkeit vom SPA-Befehl werden ausgewählte Pelder eines Informations-wortes, das in demjenigen Hauptspeicher-Speicherplatz Z ^: gespeichert ist, der vom Operandengdressteil des SPA-Befehls-, Wortes bestimmt wird, von den entsprechenden Pelderncdes

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A-Registers 21 subtrahiert· Pur jede Bitstelle des Q-Itegistere 22, die eine "1" ist, wird das entsprechende Bit des im Hauptspeicher-Speicherplatz Z gespeicherten Informa^ionsv/orxeG vom entsprechenden Bit des A-Registers 21 subtrahiert- und das Ergebnis ins A-Register 21 gesetzt. Die sich bei der Subtraktion ergebenden Überträge werden nur dann zur nächstfolgenden Bitstelle weitergeleitet, wenn die nächstfolgende Bitsteile des Q-Hegisters 22 eine "1" ist. Pur jede Bitstelle des Q-Registers 22, die eine ¹¹O" enthält, bleibt das entsprechende Bit des A-Registers 21 unverändert. Das folgende Beispiel zeigt den. Einfluß der Ausführung des SFA-Befehls auf das A-Register 21. Der Einfachheit halber sind 5-Bit-Register gezeigt.

Inhalt von Z 00111 Zweierkomplement von Z

in den aufgerufenen Bits " 01010

Früherer Inhalt von A 10100

Inhalt von Q 01110

Neuer Inhalt von A 11110

Man sieht, daß die Subtraktion der vorbestimmten Bits durch Addition des Zweier-Kompleaents derjenigen Binärzahl, die in den vorgeschriebenen Bits oder vorbestimmten Bits des Haupt- ■ Speicher-Speicherplatzes Z gespeichert ist, zu den vorgeschriebenen Bits des ursprünglichen Inhalts des A-Registers 21 bewirkt wird. Dieses Verfahren der binären Subtraktion und seine Anwendung bei der Erfindung wird noch im einzelnen erläutert.

Ein Befehl »prüfe ob Seid kleiner» ist willkürlich mit TPL (lest Pield Less) und der Operationscode mit 12_Q

BAD ORIGINAL

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beaeichnot. 3eiia IPL-Befehl werden ausgewählte Peider des Α-Registers 21» die durch "Einsen" im Q-Register 22 bestimmt werden, mit entsprechenden Peldern eines Informationsworteö verglichen, das in denjenigen Hauptspeicher-Speicherplatz Z gespeichert ist, der von des Operandenadressteil dee TPL-Befehiswortes vorgeschrieben fet. Wenn irgendein vorbestimmtes PoId des A-Eegisters 21 nicht kleiner als das entsprechende PeId im InforcatiotEWort ist, das in den Hauptspeicher-Speicherplatz Z gespeiäert ist,wird ein Prüf-Plipflop gelöscht und anschlie3end auf diesen Zustand durch Ausführung eines geeigneten, eigens fur dfesen Zweck vorgesehenen Befehls geprüft.

Sin Befehl "prüfe ob PeId gleich" ist willkürlich mit ?P3 und der Operaüionscode mit 02_ß bezeichnet. Beim Auftreten des TPZ-Befehls werden ausgewählte Felder des A-Registers 21, die durch "Binsen" in Q-Regieter 22 bestimmt werden, mit entsprechenden Peldern eines Informationswortes verglichen, das in demjenigen Hauptspeicher-Speicherplatz Z gespeichert taz, der durch den Operandenadressteil des TPE-Befehlswortes vorgeschrieben ist. Mezm. alle festgelegten Pelder im A-Kegister 21 gleich den entsprechenden Peldern im IniOrmationswort sind, das im Hauptspeicher-Speicherplatz Z gespeichert ist, bleibt das PrUf-Piipflop besetzt und kann anschließend durch Ausführung eines geeigneten, eigens für diesen Zweck vorgesehenen Befehls auf diesen Zustand geprüft werden.

Y/enn irgendeiner der sechs Peldbefehle zur Ausführung ins Rechenwerk 1 gerufen wird, läuft ein normaler Heihenfolgesteuerzustand 1 ab. Deshalb enthält das I-Hegister 23 am Ende des Reihenfolgesteuerzustands 1 bei einem Peld-3efehl das ausgelesene Peld-Befehlswort, während

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das H-Register mn Operandenadressteil des Befehlswortes enthält und das P-Register 24 in normaler Weise erhöht (incremented) wird. Es sei unter Bezugnahme auf die zitierte ausführliche Beschreibung eines normalen Reihenfolgesteuerzustands daran erinnert, daß der Befehlswortoperationscodeteil von der Rückflanke des IDOC-Signals ins I-Register 23 durchgeschaltet wird, wo er dann 8ur Befehlsdecodierung sur Verfügung steht. Immer wenn irgendein PeId-Befehlswort decodiert wird, wird das DPLD-Signal «1» .und steuer.t eine Anzahl von Operationen, die Äir alle Feld-Befehle gleich sind.

Aus den Zeitdiagrammen der SIg. 2 bis 7 und dem Logikschalfbild nach Pig. 8 ersieht man, daß der Verzögerungszeitaähler etwa zu Beginn eines jeden Reihenfolgesteuer-'. "*** zustande durch, die Hückflanlce des TTOB-SignaIe gelöscht wird, die durch Verknüpfung.,der Signale ICKA und MOE in einem UND-Glied G5Ö0 u»d dadurch, daß das Ausgangssignal des UND-Gliedes G500 Über ein 200-Nanosekunden-Vereö«ening«glied geleitet wird, gebildet wird.

Ein UHIWJliid §501 na oh ?ig. 8 wird nur dann durchgeichaltet, wenn der Yerzögerüngszeitzähler auf die Zahl ik»«hee*iUat irfc, -Ai »tine Eingange«i«nale durch die

| :^Jl%^i%^B,0fJ^_;V^ fifBPP und der der |i^fio||fIiDOK?, lh TDI¹P und

gebildet waden. Bis diese Bedingung erfüllt igt, ist das Auegangssignal des UND-Gliedes G501 eine "0". Das Ausgtngseignal des UHD-^liedes G501 wird durch ein NICHT-Glied 1502 negiert, so daß dem einen Eingang eines weitere» UKD-Giiedes $503 ein 1-Signal augeführt wird, an dessen anderen Eingingen die Tektsignale TCKA

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< Ml 4

• ■ ...

-21-

-und TT4E anstehen. Das Ausgangssignal TDCI von G5O3 wird zum Hochzählen des Verzögerungszeitzählers verwendet. Da G501 durchgeschaltet wird, wenn der Zählerstand des Verzögerungszeitzählers 3Oq erreicht, wird G5O3 über das NICHT-Glied 1502 gesperrt, wenn diese Zahl erreicht ist, um eine weitere Erhöhung des Zählerstandes des Verzögerungszeitzählers zu verhindern.

Das Ausgangssignal des UUD-Gliedes G501 wird ebenfalls über ein weiteres MTCHT-Glied 1504 negiert, das einen Eingang eines UUD-Gliedes G5O5 ansteuert, dessen übrigen Eingängen noch die Taktsignale TGKA, SC4A und TT4 und das decodierte Signal DPjLD zugeführt werden.,Das Ausgangssignal PSRP des ■ UISID-Gliedes 505 ist mithin eine Polge von 30_Q (24-jq) Impulsen, die in Koinzidenz mit dem Taktsignal TGKA in der .Zeit TTPE des Reihenfolgesteuerzustands 4 der P₈Id-Befehle auftreten. ... · . ' '

Aus Pig. 9 ersieht man, daß· das SignaI-PSRE einem . · Eingang der UND-Glieder G510 und G511, die mit dem B-Register vobunden sind, der UID-Glieder G512uid G512, die mit dem A-Register 21 verbunden sind, und der UKD-Glieder G5H und G515, die mit dem Q-Register 22 .: verbunden sind, zugeführt wird. STach Pig* 9 wird das Signal PSRP ebenfalls symbolisch den übrigen Stufen dieser Register zugeführt, um anzudeuten, daß Zwischenstufen-UND-Glieder (die nicht gezeigt sind), durchgeschaltet v/erden, um ein normales serielles Rechtsverschieben zu gestatten, solange wie die Impulsfolge PSRP auftritt.

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Anhand des Zeit- oder Saktdiagramias nach ?ig. 2 und des Schaltbildes nach ]?ig· 9 wird nun die Ausführung eines LD3?-Befehls besehrieben. Wenn sich der I»D]?-3efehlswort-Operationscodeteil im L-Register 23 befindet, ist sowohl das DLDP-Signal als auch, das D?Iö)-Signal "1". Iq Anschluß an einen normalen !Reihenfolge st euer zustand 1 und unter der Annahme, daß der LDF-Befehl nicht indexmodifiziert ist, beginnt der Heihenfolgesteuerzustand 4. Während des gesamten Reihenfolgesteuerzustands 4 wird der Hauptspeicher aus dem I-Register 23 adressiert, weil das MAMI-Signal "1" ist. Vlewi das ia aufgerufenen Hauptspeicher-Speicherplatz gespeicherte Wort im Hauptspeicher-Datenregisterplatz 30 zur Verfügung steht, wird es vom BDOB-Signal ins B-Register 25. durchgeschaltet.

Das HiDJP-Signal wird einem Eingang eines ODER-Gliedes G519 zugeführt, so daß, wenn der I»D:i?-3efehi decodiert ist, G519 durchgeschaltet und sein Ausgangssignal einem Eingang eines v/eiteren uliD-Gliedes G52O zugeführt wird. Dem anderen Eingang von G520 wird das Ausgangssignai des "!"-Ausgangs eines die Bitstelle 00 speichernden Plipflop im Q-Hegisxer zugeführt. Kithin wird das U2\iD-Glied G52O, iisaer wenn der Inhalt des Q-Registers 22 während des Eeihenfolgesteuerzustands 4- bei der Ausführung eines LDP-Befehls nach, rechts verschoben wird, durchgeschaltet oder gesperrt, je nachdem, ob das QOO-Plipflop auf "1" oder ¹¹O" steht. Das Ausgangssignal von G520 bildet das eine Eingangssignal einus ODER-Gliedes G522, so daß das Ausgangssignal von G522 unmittelbar den Zustand des QOO-Plipflop während der

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Ausführung des LDF-Befehls wiedergibt. Bas Ausgangssignal von G522 wird einem Eingang eines UND-Gliedes G512 zugeführt, das seinerseits den B-Eingang des ¹¹P"-Volladäierers 27 ansteuert.

Das DLDP-Signal wird ebenfalls einen Eingang eines weiteren ODER-Gliedes G539 zugeführt. Wenn das DLDF-Signal "1" ist, scheltet das "1"-Ausgangssignal von G539 den einen Eingang eines UIQ-Gliedee G54O durch. Des anderen Eingang von G54O wird das Ausgangesignal αes "1"-Ausgangs des die Bitstelle OO speichernden Plipflop im B-Register 25 zugeführt, so daß das Aus« gangssignal von G54O unmittelbar den Zustand des 00-flipflop für Jede Verschiebung während der Ausführung des LDP-Befehls wiedergibt· Das Auagangseignal von G£40 bildet das eine Eingangssignal eines ODER-Gliedes G541, und das Ausgangssignal von G541, dae unmittelbar dem Ausgangssignal von G540 bei'dem LDP-Befehl entspricht, steuert den übrigen Eingang dee HAHD-Gliedea $517 an· Wenn also Aas liAND-Glied 65t7 voll durchg«steuert ist (wenn QOO und BOO beim LDP-Befehl auf ^<[ 1" stehen) und sein Ausgangseignal "O" wird,%drd der B-Eingang ^ It

Das Ausgangseignal von G519 «ehaltet ferner einen Eingang eines anderen tJID-Gliedes G528 durch, wenn άββ DLDP-Sigml •1« ist* ^* i»Ä·^ iingang des tnp-aiiedes G528 wird ^ vom "O"-Ausgang des die Bitstelle OO speichernden Flipflop im Q-Re gist er 22 angesteuert. Bas Ausganges ignal von G528 wird dem einen Eingang eines ODER-Gliedes G53O zugeführt. Kithin ist das Ausgangssignal des ODER-Gliedes G53O bei der Ausführung des LDF-Befehls die Negation des QOO-Plipflop-Zuatands,

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Daraus ergibt sich, daß das die Bitstelle OO speichernde Flipflop im Q-Register einen Kippvorgang bewirkt, durch den entweder das NAUD-Glied G516 und das MIvD-G-Ii ed G517 teilweise durchgeschaltet wird, so daß entweder der ¹¹1 "-Ausgang des die Bit st eile 00 speichernden Flipflop des A-Registers 21 oder des B-Registers 25 negiert (oder invertiert) und dem A- oder B-Eingang des ¹¹F"-Volladdierers 27 zugeführt wird.

Man sieht, daß das "F"-tJbertrag-Flipflop 27A immer von der Rückflanke des SCIA-Signals, das dem Löscheingang über das ODER-Glied G526 zugeführt wird, gelöscht wird. Da mit jedem FSRF-Impuls nur der A- oder der B-Eingang des "F"-Volladdierers 27, aber nicht beide, dunhgeschaltet v/erden, wenn das entsprechende Register in seiner niedrigsten Bitstelle eine "1" enthält, kann sich bei der Ausführung eines LDF-Befehls· kein Übertrag ergeben. Deshalb bleibt das "F"-Übertrag-Flipflop 27A während des Reihenfolgesteuerzustands 4 gelöscht, und die Ausgänge S und S des "F"-Volladdierers 27 geben den Zustand des die Ziffer der niedrigsten Bitstelle speichernden Flipflop des entsprechenden Registers in Abhängigkeit vom Zustand des QOO-Flipflop mit jedem FSRF-Impuls wieder.

Das DLDF-Signal wird ferner dem einen Eingang eines ODER-Gliedes G531 zugeführt, und das Ausgangs signal des ODER-Gliedes G531 bereitet zwei UBD-Glieder G533 und G532 während der Ausführung des LDF-Befehls jeweils an einem Eingang vor. Die anderen Eingänge des UND-Glieder G533 und G532 werden jeweils von den Ausgängen S und S des "F"-VoIlaädierers 27 angesteuert. Somit wird entweder G533 oder

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G532 in Abhängigkeit davon durchgesteuere, ob das niedrigste Bit des ausgewählten Registers "0" oder "1" ist. Die Ausgangssignale der UND-Glieder G532 und G533 steuern jeweils einen Eingang der ODER-Glieder G534 und G535 an, so daß die Ausgangssignale von G534 und G535 ebenfalls den Zustand des die niedrigste Bitstelle im ausgewählten Register speichernden Flipflop wiedergeben. Die Ausgangssxgnale von G-534 und G535 steuern jeweils einen Eingang der UKD-Glieder G513 und G512 an. Wie schon erwähnt, werden die übrigen Eingänge der UüTD-Glieder G512 und G513, die die Setz- und Löscheingänge des die Bitstelle 23 speichernden Flipflop im A-Register 21 ansteuern, vom FS-SF-Signa 1 durchgesteuert, so daß die gewünschte Information nach rechts ins A-Register 21 verschoben wird, in dem es nach dem letzten FSRF-Impuls in der richtigen Weise angeordnet ist. '

Wenn der Inhalt des Q-Registers 22 während der Ausführung des IDF-Befehls und aller anderen Feld-Befehle nach rechts verschoben wird, wird er gleichzeitig im Kreise verschoben, so daß der Inhalt des Q-Registers 22 nach·dem letzten FSRF-Impuls unverändert ist. Dies wird durch Zuführen der Ausgangssignale der »1»- und "0"-Ausgänge des QOO-Flipflop· zu einem Eingang von G514 bzw. G515 erreicht. Wie bereits erwähnt wurde, werden die übrigen Eingänge der UND-Glieder G514 und G515, die die Setz- und Löscheingänge des die Bitstelle 23 speichernden Flipflop im Q-Register 22-ansteuern, vom FSRF-Signal durchgesteuert, so daß die ursprüngliche Information nach rechts zurück ins Q-Register 22 geschoben wird, in dem es nach dem letzten FSRF-Impuls in richtiger Weise angeordnet ist.

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Wenn der Inhalt des 3-Registers 25 während der Ausführung des LDP-Befehls und aller übrigen Peid-3efehle nach rechts verschoben wird, werden die Au3gangssigra Ie der Ausgänge S und S des "P"-Volladdierers 27 jeweils einen Eingang der UND-Glieder G510 und G511 zugeführt. Wie bereits erwähnt, werden die übrigen Slns'änge der UüD-Glieder G510 und G511, die die Setz- und Löscheingänge des die Bitstelle 23 speichernden Plipflop. im B-Register 25 ansteuern, vom PSRP-Signal durchgeschaltet, so daß das^aHlm "P"-Volladdierer 27 geschobene Informationswort' stets nach rechts ins B-Register 25 geschoben wird, in dem es nach dem letzten PSRP-Impuls wieder in derselben Weise angeordnet ist.

Mit der Rückflanke des TLPS-SignaIs im ReihenfoIgesteuerzustand 4 bei der Ausführung des LDPr?Befehls wird, erneut der Reihenfolgesteuerzustand 1 eingeleitet, um das als nächstes auszuführende Befehlswort aus dem durch das P-Register 24- vorgeschriebenen Haupt speicher ^-Speicherplatz zu holen.

Anhand der Pig. 3 und 9 wird nun die Ausführung eines STP-Befehls erläutert. Wenn sich der STP-Befehlswort-Operationscodeteil im I-Register 23 befindet, wird sowohl das DSTP-Signal als auch das DPLD-Signal ¹M". !fach einem normalen ReihenfoIgesteuerzustand 1 und^: unter der Annahme, daß der STP-Befehl nicht indexmodifiziert ist, wird der Reihenfolgesteuerzustand 4 eingeleitet. Während des gesamten Reihenfolgesteuerzustande 4.wird, der Hauptspeicher aus dem I-Register .23 adressiert, weil das MAMI-Signal ^M1ⁿ ist,.

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Wenn da3 im vorgeschriebenen Hauptspeicher-Speicnerplatz gespeicherte Wort ia Hauptspeicher-Datenregister 33 zur Verfügung steht, wird es vom BDOB-Signal ins B-Register 25 durchgeschaltet.

Während der Ausführung eines S2P-Befehls beeinflußt aas die Bitsteile OO speichernde Plipflop im Q-Register 22 die Eingänge A und B des "P"-Volladdierers in umgekehrter V/eise wie bei dem LBP-Befehl. Das DSTP-Signal wird den einen Eingang eines ODER-Gliedes G536 zugeführt, so daß, wenn der SIP-Befehl deoodiert ist, G536 durchgeschaltet und sein Ausgangssignal einem "Eingang eines "JXD-Gliedes G529 zugeführt v/ird. Der andere Eingang des UifD-Gliedes : G529 wird voa '"I"-Ausgang des die Bitstelle 00 speichernden Plipflop im Q-Register 22 angesteuert. Jedesmal, wenn also der Inhalt des Q-3egisters 22 während des Heihenfolgesteuerzus"cands 4 der Ausführung eines SÜ?P-Befehls nach rechts verschoben wird, wird G529 durchgeschaltet oder gesperrt, ^e nach dem, ob die im QOO-Plipflop zwischengespeicherte Information "0" oder "1" ist. Das Ausgangs- .,, signal von G529 wird einem Einsang des ODER-Gliedes G130 zugeführt. Das Ausgangssignal von G53O gibt somit unmittelbar den Zustand des QOO-Plipflops während der Ausführung des S!??-3efehls wieder. V/ie bereits beim LD?-3efehl erwähnt wurde, steuert das Ausgangssignal von G53O die Verschiebung des Inhaltes des A-Registers 21 über das NAND-Glied G516 zum Α-Eingang des "j?^u-Vollaaaierers 20.

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Das DS2P-Signäi schaltet auch den Eingang des ander en UND-Glieds G521 durch. Dein anderen Eingang von G521 wird " das Ausgangesignal des "O"-Ausgangs des die Bitstelle OO speichernden 3¹Iipflop- im Q-Register 22 zugeführt. Deshalb wird immer dann, wenn der Inhalt des Q-Registers 22 während des Reihenfolgezustands 4 "bei der Ausführung eines STP-Befehls nach rechts verschoben wird, das UND-Glied 521 durchgeschaltet oder gesperrt, je nach dem, ob das QOO-Plipflop gesetzt ist oder nicht. Das Ausgangssignal von G521 wird dem einen Eingang des ODER-Gliedes G522 zugeführt. VMe bereits für den LDP-Befehl erwähnt wurde, steuert das Ausgangssignal von G522 die Verschiebung des Inhaltes des 3-Registers 520 über das ICAND-Glied G517 zum 3-Eingang des "^"-Volladdiers 27. Das ODER-Glied 539 wird vom DSSP-Signal durchgeschaltet, jedoch erfolge die Rechtsverschiebung des 3-Registerinhaltes zum angegebenen Eingang des "NAND-Glieds G517 in jeder anderen Hinsicht in derselben Yfeise wie beim LDP-Befehl.

Daraus ergibt sich, daß der Zustand des QOO-?lipflop einen Kippvorgang bewirbt, durch den entweder das NAIiD-Glied G516 oder das liAND-Glied G517 durchgeschaltet wird, so daß das Ausgangssignal des "1"-Ausgangs des die Bitstelle 00 speichernden Plipflop im A-Register 21 oder im 3-Register25 negiert (bzw. invertiert), und entweder dem A- oder 3-Eingang des P-Addierers 27 aufgedrückt wird.

Wie bereits bei der Beschreibung des LDP-Befehls erwähne wurde, wird das "?"-Übertrag-Plipflop 27A durch die Rückfianke des SCIA-Signals gelöscht, das über das ODER-Glied G526 zugeführt wird, so daß sich bei keinem der 24-_(G Verschiebungen während der Ausführung des STP-3efehls

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·· ein Übertrag ergeben kann, weil nur der Eingang A oder 3 des "F'-Volladdierers 27A, aber nicht beide durengesohaItet werden, wenn das richtige Register eiie "1" in seiner niedrigsten Bitstelle enthält.

Die Ausgangssignale der Ausgänge S und S des Volladdierers 27 werden in Serie zum B-Register 25 durchgeschaltet, wie dies für den LDP-Befehl beschrieben wurde. Das nach "dem 24. I¹SRP-Impuls im B-Register 25 enthaltene Wort stellt das auf den neuesten Stand gebrachte Informationswort dar, das in demjenigen Hauptspeicher-Speicherplatz abgespeichert werden solH^ der von dem Operandenadressteil des STi¹-Befehls vorgeschrieben bzw. bestimmt wird.

Wenn der Inhalt des A-Registers 21 während der Ausführung des STP-Befehls'nach rechts verschoben wird, v/ird er gleichzeitig im Kreise verschoben, so daß der Inhalt des A-Registers 21 nach dem letzten PSRF-Impuls unverändert ist. Das DSCP-Signal schaltet ein ODER-Glied G537 durch, und das "1 "-Ausgangssignal von G-537 sahaltet einen Eingang eines NAND-Gliedes G538 durch. Der andere Eingang des IiAKD-G-Iiedes 538 wird von dem "1"-Ausgang des die Bitstelle OO speichernden ]?lipflop im A-Register 21 angesteuert. Das Ausgangssignal des IiAND-G-I ie de s G538 wird dem Α-Eingang des N-Vo 11a ddierers 29 zugeführt, so daß die AusgangsSignaIe der Ausgänge S und S des "N"-Volladdierers 29 für jede Verschiebung den Zustand des AOO-fflipflop wiedergeben. Die Ausgangssignale der Ausgänge S und S des "N"-Volladdierers 29 werden jeweils einem Eingang äsv ODER-Glieder £535 und

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zugeführt, und, wie bereits für den LI)?-Befehl "beschrieben, steuern die Ausgan-gssignale von G535 una G-534 die Verschiebung der Information über die UITD-Olioder G5'. und G513 in das die Bitstelle 23 speichernde ?iipflop im A-Register 21.

Mit der Rückflanke des TLPS-Signals in Reihenfoigeateuerzustand 4 bei der Ausführung des ST?-3efehl3 wird der Reihenfolgesteuerzustand 5 eingeleitet, um das Kodifizierte Infornationswort, das während des Reihenfolgesteuerzustands 4 ins B-Register 25 geschoben wurde, in denjenigen Haupt-Speicher-Speicherplatz abzuspeichern, der durch den Operandenadressteil desjenigen S2?-Bfehlsv;orte3 vorgeschrieben wird, das zwischenzeitlich im !-Register 23 gespeichert war. Das MAMI-Signal bleibt während des gesamten Reihefolgesteuerzustands 5 eine "1", so daß der Hauptspeicher erneut vom I-Register 23 adressiert v/ird. Wie aus dem SO??-Taktdiagramm nach ?ig. 3 zu ersehen ist, wird das Signal DBDR während eines Teils der Zeit TOTS im Reihenfolgesteuerzustand 5 eine "1", um den Inhalt des 3-Registers 25 ins Hauptspeicher-Datenregister 33 zu schalten.

Mit der Rückflanke des TL?3-Signals im Reihenfolgesteueraustand 5 nach Ausführung eines ST?-3efehls wird der Reihenfolgesteuerzustand 1 erneut eingeleitet, um das als nächstes auszuführende Befehlswort aus demjenigen Hauptspeicherplatz zu holen, der durch das P-Register 24 vorgeschrieben wird.

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Anhand der Figuren 4 und 9 wird jetzt die Ausführung eines APA Befehls beschrieben. Wenn sich der AFA-Befehlswortoperationscodeteil im I-Regioter 23 befindet, ,/ird sowohl das DFLD-Signal als auch das DAFA-Signal "1". Nach einem normalen Heihenfolgesteuerzustand 1 und unter der Annahne, daß der AFA-Befehl nicht indexniodifiziert ist, beginnt erneut der Reihenfolgesteuerzustand 4. Während des gesamten Reihenfolgesteuerzustands 4 wird der Hauptspeicher vom !-Register 23 adressiert, weil das KAKI-Signal "1" ist. Wenn das im vorgeschriebenen Hauptspeicher-Speicherplatz gespeicherte Wort im Hauptspeicher-Datenregister 33 zur Verfügung steht, wird es vom BDOB-Signal ins B-Register 25 durchgeschaltet.

Das DAFA-Signal schaltet sowohl das ODER-Glied G519 als auch das ODER-Glied G560 durch, so daß entweder das UND-Glied G528 oder das UND-Glied G529 durchgeschaltet wird, wenn das ^-Register 27 bei der Ausführung des AFA-Befehls nach rechts vorschoben wird. Da das ODER-Glied G53O durch ein !¹I "-Ausgangssignal von entweder G528 oder Jij29 durchgeschaltet wird, wird das Ausgangssignal "1", um ständig einen Eingang des NAND-Gliedes G5"i6 vorzubereiten bzw. durchzuschalten. Wenn also der Inhalt; des A-Registers 21 nach rechts verschoben wird, wird das Ausgangssignal des V*"-Ausgangsdes AOO-Flipflops vom NAND-Glied G5T6 praktisch invertiert bzw. negiert und der. Α-Eingang des "F"-Yoiladdierers 27 zugeführt.

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Das DAFA-Signal schaltet das ODER-Glied G539 durch, so daß dieses das 1-Ausgangesignal des B-Registers 25 über das UND-Glied G540 durchschaltet. Das vom ODER-Glied G519 durchgelaasene DAPA-Signal schaltet das UND-Glied G52O durch, wenn QOO am 1-Ausgang ein 1-Signal abgibt. Dieses 1-Signal wird von G522 durchgelassen, um G517 durchzuschalten. WennQOO dagegen ein O-Signal abgibt, wird G517 nicht durchgeschaltet, weil die UND-Bedingung von G521 nicht erfüllt iet.

Wie bereits erwähnt wurde, wird das "F"-Ubertragflipflop 27A jedesmal von der Rückflanke des SC1A-Impulses gelöscht, der dem Löscheingang über das ODER-Glied G526 zugeführt wird. Man sieht jedoch, daß im Gegensatz zum Kippvorgang, der während der Ausführung der LDP- und STF-Befehle auftritt, beide Eingänge A und B des "F"-Volladdierers 27 gleichzeitig durchgeschaltet werden können und ein Übertrag auftreten kann. Wenn sich ein Übertrag ergibt, wird das Ausgangssignal des C-Ausgaags des P-Volladdierers 27 "1", um einen Eingang eines UND-Gliedes G52 4 durchzuschalten. Die anderen Eingangssignale von G524 sind das Schiebesignal PSRP und das Ausgangssignal des "!"-Ausgangs des die Bitsteile 00 speichernden Flipflop im Q-Register 22. Der C-Ausgang des "P"-Volladdierers 27 steuert einen Eingang eines anderen UND-Gliedes G525 an , dem auch das Signal PSRP und das Ausgangssignal des "1"-Ausgangs des Flipflop QOO zugeführt wird.

Die AusgangsSignaIe von G524 und G525 bilden jeweils Eingangssignale der ODER-Glieder G527 und G526. Das Ausgangssignal des ⁿ1"-Ausgangs des "P"-Übertragflipflop 27A bildet das eine Eingangssignal eines NAND-Gliedes G518, dem als zweites Eingangssignal das Ausgangssignal des "1"-Ausgangs des QOO-Plipflop zugeführt wird. Ein normaler Übertrag wird also weitergeleitet, wenn das QOO-Plipflop bei irgendeinem der PSRF-Irapulse gesetzt wird.

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Die Überträge müssen jedoch auf diejenigen Felder beschränkt werden, die durch die Inforwo tion im Q-Register 22 festgelegt werden. Um dies zu steuern, wird das DAEA-Signal dem einen Eingang eines UED-Gliedes G544 zugeführt. Den anderen Eingängen dieses UifD-Gliedes v/ird das PSRP-Signal und das Ausgangssignal des "Q"-Ausgangs des die Bitstelle 00 speichernden Plipflop im Q-Register 22 zugeführt, \lerm das Plipflop QOO eine "0" während der Ausführung des APA-Befehls enthält, wird G544 durchgeschaltet, wenn ein PSRP-Impuls "1" wird. Das Ausgangssignal von G544 wird dem einen Eingang des ODER-Gliedes G526 zugeführt, das seinerseits den Löscheingang des "P"-Übertragflipflop 27A ansteuert. Wenn also das Ende eines festgelegten Peldes festgestellt wird, wird das."P"-Übertragflipflop 27A gelöscht, und es bleibt solange gelöscht, bis sich ein weiterer Übertrag ergibt.

Das DAPA-Signal wird einem Eingang des ODER-Glieds G531 zugeführt, das seinerseits das_JEinschieben der Ausgangssignale der Ausgänge S und S des P-Volladdierers 24 ins A-Register 21 gestattet, wie es im einzelnen bereits für den LDP-Befehl beehrieben wurde.

Mit der Rückflanke des TLPS-Signals im Reihenfolgesteuerzustand 4 bei der Ausführung eines APA-Befehls wird der Reihenfolgesteuerzustand 1 erneut eingeleitet, um das als nächstes auszuführende Wort aus demjenigen Hauptspeicher-Speicherplatz zu holen, der durch das P-Register 24 vorgeschrieben wird.

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Anhand der Figuren 5 und 9 wird jetzt die Ausführung eines SFA-Befehls "beschrieben, Wenn sich der SFA-Befehlswortoperationscodeteil im !-Register 23 befindet , v/ird sowohl das DSFA-Signal als auch das DFLD-Signal "V. Nach einem normalen Reihenfolgesteuerzustand 1 und unter der Annahme, daß der SPA-Befehl nicht indexmodifiziert ist, beginnt der Reihenfolgesteuerzustand 4. Während des gesamten Heihenfolgesteuerzustands 4 wird der Hauptspeicher vom !-Register 20 adressiert, da das MAMI-Signal "1" ist. Wenn das im vorgeschriebenen Hauptspeicherplatz gespeicherte Wort im Hauptspeicherdatenregieter 33 zur Verfügung _# · steht, wird es vom BDOB-Signal ins B-Register durchgeschaltet..

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Wie "bereits erwähnt, erfolgt die Subtraktion, die bei jeden) PeId während der Ausführung eines SFA-Befehls ausgeführt werden muß, durch Addition des Zweierkomplements^ des gespeicherten Feldes 2um entsprechenden Feld im A-Register 21. Zur Bildung des Zweierkomplements einer Binärzahl beliebiger Länge wird jede "1" zu ¹¹O" und jede "0" zu "1" gemacht, und außerdem wird eine zusätzliche "1" zur resultierenden Zahl hinzuaddiert. Die Umkehrung "der "Einsen" und "Nullen" erfolgt während der Ausführung des SFA-Befehls durch Betätigung des NAND-Gliedes 0517 durch den "C'-Ausgang des die Bitßtelle 00 speichernden Flipflop im B-Register und nicht durch den "1"-Ausgang, wie bei den Befehlen LDF, STF und AFA.

Das DSFA-Signal wird einem Eingang eines ODER-Gliedes G542 zugeführt. Wenn das DSFA-Signal "1" ist, schaltet das "1"-Ausgangssignal des ODER-Gliedes G542 den einen Eingang eines UND-Gliedes G543 durch. Dem anderen Eingang des UND-Gliedes G543 wird das Ausgangssignal des "0"-Ausgangs des die Bitstelle 00 speichernden Flipflop im 3-Register 25 zugeführt, so daß das Ausgangesignal von G543 den umgekehrten Zustand des BOO-Flipflop bei jeder Verschiebung während der Ausführung des SFA-Befehls wiedergibt. Das Ausgangssignal G543 wird einem Eingang des ODER-Gliedes G541 zugeführt, und der Ausgang von G541 steuert einen Eingang des NAND-Gliedes G517 an, wie dies beim LDF-Befehl beschrieben wurde. Wenn also QOO eine "1" und BOO eine ¹¹O" enthält, wird das NAND-Glied G517 voll durchgeschaltet, um den B-Eingang des "F"-Volladdierers durchzuschalten.

Das "F"<-Übertragflipflop 27A wird für jedes festgelegte Feld voreingestellt, um die erforderliche zusätzliche

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Zahl 1, zur Bildung des Zweierkomplements von jedem Feld des B-Regi'stera 25, hinzuzuaddieren. Das DSFA-Signal wird dem einen Eingang eines ODER-Gliedes G545 zugeführt. Wenn das DSFA-Signal "1" ist, schaltet das "1"-Ausgangssignal von G545 ein Eingang eines UND-Gliedes G523 durch, dem die Taktsignale SC4A und TCT3 als weitere Eingangssignale zugeführt werden. Das Ausgangssignal von G523 bildet das eine Eingangssignal des ODER-Gliedes G527, 'das den Setzeingang des "F"-Übertragflipflop 27A ansteuert. Während der Ausführung des SPA-Befehls wird also G523 durchgeschaltet und das "F"-Übertragflipflop 27A voreingestellt, bevor die Impulse FSRF auftreten und das erste festgelegte Feld verarbeitet wird.

Das DSFA-Signal schaltet die ODER-Glieder G519 und G560 durch, um den Inhalt des A-Registers 21 dem A-Singang des "F"-Volladdierer 27 über das NAND-Glied G516 zuzuführen, wie dies im einzelnen an Hand des AFA-Befehls beschrieben wurde. Das DSFA-Signal schaltet auch das ODER-Glied G531 durch, um die an den Ausgängen S und S* des "F"-Volladdierers 27 erscheinende Differenz ins A-Register 21 durchzuschieben, wie~es im einzelnen für den LDF-Befehl beschrieben wurde.

Das Ausgangssignal des ODER-Gliedes G545, das vom DSFA-Signal durchgeschaltet wird, bildet das eine Eingangssignal eines UND-Gliedes G546, dem -außerdem noch das FSRF-Signal und das Ausgangssignal des "0"-Ausgangs des die Bitstelle 00 speichernden Flipflop im Q-Register 22 zugeführt wird. Das Ausgangssignal von G546 wird ferner einem ODER-Glied G527 zugeführt, das'den Setzei'ngang'des ^HF^H-Übertragflipflop 27A ansteuert. Wenn also'das QOO"' Plipflop eine "0" enthält, setzt die Rückflanke eines ·

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,PSRP-Impuls es das "P"-Übertragflipflop 27A auf 1, um die Verschiebung des nächsten festgelegten Feldes durch den "P"-Volladdierer 27 hindurch vorzubereiten. Die "O" in QOO zeigt das Ende eines Peldes an. Eine ¹¹O" in QOO steuert die Übertragsweiterleitung durch Sperrung des NAND-Glieds G518, wie es für den LDP-Befehl beschrieben wurde.

'Mit der Rückflanke des TLPS-Signals im Reihenfolgesteuerzustand 4 bei der Ausführung eines SPA-Befehls wird der Reihenfolgesteuerzustand .1 eingeleitet, um das als nächstes aufzuführende Befehlswort aus demjenigen Hauptspeicherplatz zu holen, der durch das P-Register 24 bestimmt wird. . .

An Hand von Pig. 3 wird nun die Ausführung eines TPL-Befehls beschrieben. Wenn sich der TPL-Befehlswortoperationscodeteil im I-Register 23 befindet, wird das DTPL-Signal und das DPLD-Signal "1". Nach einem normalen Reihenfolgezustand 1 und unter der Annahme, daß der TPL-Befehl nicht indexmodifiziert ist, wird der Reihenfogesteuerzustand 4 eingeleitet. Während des gesamten Reihenfolgesteuerzustands 4 wird der Hauptspeicher vom I-Register 23 adressiert, weil das MAMI-Signal "1" ist. Wenn das im vorgeschriebenen Hauptspeicher-Speicherplatz gespeicherte Wort im Hauptspeicher-Datenregister 33 zur Verfügung steht, wird es vom BDOB-Signal ins B-Register 25 durchgeschaltet.

Das DTPL-Signal schaltet die ODER-Glieder G519, G536„_OG542 und G545 durch, so daß die in die Eingänge A, B und P des "!•"-Volladdierere 20 geschobene Information in der gleichen

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Weise gebildet wird, wie es im einzelnen für den SPA-Befehl beschrieben wurde.

Das DTFL-Signal bildet ferner das eine Eingangssignal des ODER-Gliedes G537, so daß der Inhalt des A-Registers 21 im Kreise verschoben wird, wie es für den STF-Befehl beschrieben wurde und deshalb durch Ausführung eines TPL-Befehls praktisch unverändert bleibt.

Das DTFL-Signal wird ferner einem Eingang eines UND-Gliedes G554 zugeführt, dem außerdem die Taktsignale TCT3 und SC4A zugeführt werden. Das Ausgangesignal von G554 wird einem Eingang eines ODER-Gliedes G556 zugeführt., das den Löscheingang des Prüf-Flipflop 69 steuert. Das Prüf-Flipflop 69 wird mit der Rückflanke von TCT3 während des Reihenfolge-.steuerzustands 4- eines TFL-Befehls vor dem Auftreten der Impulsfolge FSRF gelöscht.

Einem UND-Glied G551 werden die Signale SC4A, DTFL und FSRF sowie die Ausgangssignale des "1"-Ausgangs des die Bitstelle OO sprechenden Flipflop im Q-Register 22, des ^-Ausgangs des "F"-Volladdierers 27 und des Ausgangs vom ODER-Glied G55O zugeführt. Das Ausgangssignal von G551 wird ferner einem Eingang eines ODER-Gliedes G552 zugeführt, das den Setzeingang des Prüf-Flipflop 69 ansteuert. Die Eingangssignale des ODER-Gliedes G55O sind TC27, das mit dem vorletzten PSRP-Impuls und dem Ausgangesignal des "Oⁿ-Ausgangs des die Bitstelle 01 speichernden Flipflop im Q-Register zusammenfällt. Die Aufgabe des ODER-Gliedes G55O besteht darin, das Ende jedes Feldes festzustellen, wenn sich das letzte Bit des Feldes in» QOQ-Flipflop befindet.

Jedesmal wenn das Ende eines Feldes festgestellt wird, wird

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das UND-Glied G551 nit dem FSRF-Signal durchgeschaltet, wenn das Ausgangssignal des Cf-Ausgangs des "F"-Volladdierers 27 "1" ist. Dieser Zustand tritt nur dann auf, wenn bei der letzten Verschiebung des zu prüfenden Feldes kein Übertrag weitergeleitet wird, und das Fehlen eines Übertrags zeigt an, daß das Feld im A-Register 21 kleiner sein muß als das entsprechende Feld im B-Register 25. Wenn irgendein Feld kleiner ist und das Glied G551 durchgeschaltet wird, 'sperrt die Rückflanke des zeitlich damit zusammenfallenden Signals FSRF das UND-Glied G551, das dann das Ausgangssi·* gnal des ODER-Gliedes G552 wiedergibt, um das Prüf-Flipflop 69 zu setzen. Wenn das Prüf-Flipflop 69 einmal gesetzt ist, bleibt es für den Rest, des TFL-Befehls gesetzt, so daß es im Anschluß daran durch die Ausführung eines Befehls für diesen speziellen Zweck geprüft werden kann.

Mit der Rückflanke des TLPS-Signals für den Reihenfolgest euerzustand 4 bei der Ausführung des TFL-Befehls wird der Reihenfolgesteuerzustand 1 eingeleitet, um das als nächstes auszuführende Befehlswort aus demjenigen Speicherplatz des Hauptspeichers zu holen, der durch das P-Register 24 aufgerufen wird·

Zum Schluß sei die Ausführung eines Befehls TFE an Hand der Fig. 7 und 9 beschrieben. Wenn sich der TFE-Befehiswort-Operationscodeteil im !-Register 23 befindet, wird sowohl das DTFE-Signal als auch das DFLD-Signal "1". Nach einem normalen Reihenfolgesteuerzustand 1 UiId₁ unter der Annahme, daß der TFE-Befehl nicht' indexmoäifiziert. ist, wird der Reihenfolgesteuerzustand 4 eingeleitet. Während des gesamten Reihenfolgesteuerzustands 4 wird der Kay pt-

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speicher vom I-Register 23 adressiert, weil das KAMI-Signal "T" ist. Wenn das in dem aufgerufenen Hauptspeicher-Speicherplatz gespeicherte Wort im.Hauptspeicher-Datenregister 33 zur Verfügung steht, wird es von dort durch das BDOB-Signal ins B-Register 25 durchgeschaltet.

Das DTPE-Signal schaltet die ODER-Glieder G519, G536, G542 und G545 durch, so daß die den Eingängen A, B und F des •"P"-Volladdierers 27 zugeführte Information in der gleichen Weise gebildet wird, wie es im einzelnen für den SPA-Befehl beschrieben wurde« Das DTPE-Signal wird auch dem einen Eingang des ODER-Gliedes G537 zugeführt, so daß der Inhalt des A-Registers 21 im Kreise verschoben wird, wie dies für· den STP-Befehl beschrieben wurde, und auf diese Weise bei der Ausführung eines TFE-Befehls praktisch unverändert bleibt.

Das DTPE-Signal wird einem Eingang eines UND-Gliedes G553 zugeführt, den» noch die Taktsi^nale TCT3 und SC4A zugeführt werden. Das Ausgangssignal von G553 wird einem Eingang eines ODER-Gliedes G552 zugeführt, das den Setzeingang des Prüf-Plipflop 69~betätigt. G553 und G552 werden durchge-Behaltet, so daß das Prüf-Plipflop 69 mit der Rückflanke des TCT3-Signals während des Reihenfolgesteuerzustande 4 des TFE-Befehls vor dem Auftreten des PSRP-Impulses gesetzt wird.

Einem UND-Glied G555 werden die Signale SC4A, DTPE und PSRP, die Ausgangsβignale des "1"-Ausgangs des die Bitstelle 00 speichernden Flipflop im Q-Register 22 und des S-Ausgangs des ^MP^M-Volladdierers 27 zugeführt. Wenn bei irgendeiner Verschiebung des A-Regieters-21-Inhalts in den A-Singarig des "F"-Volladdierers 27 und einer Verschiebung der inver-

BAD ORIQfNAL

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tierten Information aus der entsprechenden Bitstelle des B-Registers 25 in den B-Eingang des "P"-Volladdierers 27 am S-Ausgang des "P"-Volladdierers. 27 ein "1 "-Signal erscheint, ist eine Ungleichheit festgestellt worden. Wenn QOO eine "1" ist und dadurch ein festgelegtes Feld anzeigt, ist das UND-Glied G-555 durchgeschaltet, so daß sein Ausgangssignal das ODER-Glied G556 durchschaltet. Mit der Rückflanke des gleichzeitigen PSRP-Impulses werden G555 "und G556 gesperrt und das Prüf-Plipflop 69 gelöscht. Wenn keine Ungleichheiten festgestellt werden, "bleibt das Prüf-Plipflop 69 gesetzt. Wie bereits für den TPL-Befehl erwähnt, kann der Zustand des Prüf-Plipflop 69 anschließend durch Ausführung eines eigens für diesen Zweck vorgesehenen Be- · fehls geprüft werden.

Mit der Rückflanke von TLPS im.Reihenfolgesteuerzustand 4-bei der Ausführung eines TPE-Befehls wird der Reihenfolgesteuerzustand 1 erneut eingeleitet, um das als nächstes auszuführende Befehlswort aus dem durch das P-Register 24 aufgerufenen Hauptspeicher-Speicherplatz zu holen.

" · ßAD ORIGiNAL

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Claims (1)

1. Patentansprüche

   1. Digitalrechner mit einem ersten Register, in dem mehrere bistabile Schaltglieder kurzzeiv.tig das Befehlswort eines vom Digitalrechner auszuführenden Befehls speichert, mit einer Decodiervorrichtung, die auf eine vorbestimmte Konfiguration eines kurzzeitig in dem ersten Register gespeicherten Befehlswortes anspricht und ein Steuersignal erzeugt, mit einem zweiten, einem dritten und einem vierten Register, die alle mehrere bistabile Schaltglieder enthalten, denen aufeinanderfolgende Stellen· Wertigkeiten zugeordnet sind und die miteinander verbunden sind, so daß ihr Inhalt synchron vom Steuersignal verschoben wird, und mit einem Volladdierer,

   dadurch gekennzeichnet, daß der Rechner.. eine auf das Steuersignal und einen ersten Zustand eines binstabilen Endstellen-Schaltgliedes (QOO) des zweiten Registers (22) zum Durchschalten der durch den Zustand des bistabilen Endstellen-Schaltgliedes (AOO) des dritten Registers (21) zu einem ersten Eingang (A) des Volladdierers (27) ansprechende Vorrichtung (G516),eine auf das Steuersignal und einen zweiten Zustand des bistabilen Endstellen-Schaltgliedes des zweiten Registers zum Durchschalten der durch den Zustand des bistabilen S_chaltgliedes (25) der niedrigsten Stelle des vierten Registers (25)zu oinem zweiten Eingang (B) des Volladdierers (27) ansprechende Vorrichtung (G517) und ein auf das Steuersignal ansprechendes Schaltwerk (6510 - 0513) enthält, das die Ausgangssignale des Voll\.addierers der Reihe nach (seriell) in das bistabile Schaltglied der höchsten Stelle des dritten oder des vierten Registers schiebt«

   2. Rechner nach Anspruch 1,

   dadurch gekennzeichnet, daß das bistabile Schaltglied (QOO) des zweiten Registers (22) das Schaltglied der niedrigsten Stelle ist.

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   BAD ORIG«NAL

   15494A6

   3. Rechner nach Anspruch 1,

   gekennzeichnet durch ein synchron mit der seriellen Verschiebung dee Inhalts des zweiten, dritten und vierten Registers arbeitende Ringschiebevorrichtung (G514, G515) für dae zweite Register.

   4· Rechner nach Anspruch 1,

   gekennzeichnet durch eine erste Ringschiebevorrichtung (G514, 6515) für das zweite Register und eine zweite Ringschiebevorrichtung (29, G558,G535, G534, G513, G512) fürdas dritte Register, von denen beide Schiebevorrichtungen synchron mit der seriellen Verschiebung des Inhalts des zweiten, dritten und vierten Registers arbeiten.

   5. Rechner nach Anspruch 1,

   gekennzeichnet durch ein bistabiles Ubertrag-Schaltglied (27A), das auf Ubertrag-Ausgangasignale des Volladdierers (27) anspricht und in Abhängigkeit von den Übertrag-Ausgangssignalen einen vorbestimmten Zustand einnimmt, eine auf einen ersten Zustand des bistabilen Schaltgliedes der niedrigsten Stelle des zweiten Registers ansprechende und die Übertrag-Information, die durch den Zustand.des bistabilen Übertrag-Schaltgliedes dargestellt wird, einem dritten Eingang des Volladdierers zuführende Vorrichtung (G518) und durch eine auf das Steuersignal und einen zweiten Zustand des bistabilen Schaltgliedes der niedrigsten Stelle des zweiten Registers ansprechende und das bistabile Übertrag-Schaltglied in einen vorbestimmten Zustand setzende Vorrichtung.

   f>. Rechner nach Anspruch 5,

   dadurch gekennzeichnet, daß das Komplement der durch den Zustand des bistabilen Schaltgliedes (BOO) der niedrigsten Stelle des vierten Registers dargestellten Information zu einem zweiten Eingang des Volladdierers (27) durchgeschaltet wird.

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   7. Rechner nach Anspruch 5,

   gekennzeichnet durch ein bistabiles Prüfschaltglied (69)» eine auf das Steuersignal ansprechende und das bistabile PrüfschaItglied in einen vorbestimmten ersten Zustand setzende Vorrichtung (G552 - G 554, G556) und ein auf das Steuersignal und an einen ersten Zustand des bistabilen Schaltgliedes der niedrigsten Stelle des zweiten Registers und ferner entweder auf die Summensignale oder die Übertragungssignale des Volladdierers ansprechende Vorrichtung (G551, G552, G555, G556),die das bistabile PrUfechaltglied in einen zweiten Zuatand schaltet.

   ^BAD

   109808/1584

   IS

   Le e rs e i te