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DE3243469A1 - Teilerschaltung mit einstellbarem teilerverhaeltnis - Google Patents

Teilerschaltung mit einstellbarem teilerverhaeltnis

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Publication number
DE3243469A1
DE3243469A1 DE19823243469 DE3243469A DE3243469A1 DE 3243469 A1 DE3243469 A1 DE 3243469A1 DE 19823243469 DE19823243469 DE 19823243469 DE 3243469 A DE3243469 A DE 3243469A DE 3243469 A1 DE3243469 A1 DE 3243469A1
Authority
DE
Germany
Prior art keywords
divider
circuit according
circuit
divider circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19823243469
Other languages
English (en)
Inventor
Peter William Swindon Wiltshire Gaussen
Rodney James Lawton
David Sawyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Plessey Overseas Ltd
Original Assignee
Plessey Overseas Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Plessey Overseas Ltd filed Critical Plessey Overseas Ltd
Publication of DE3243469A1 publication Critical patent/DE3243469A1/de
Withdrawn legal-status Critical Current

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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Description

PRINZ, BU.NKE & PARTNER
Patentanwälte ·· -Eixrcpeän P&tejit.'Attorneys
München "" " Stuttgart1-
PLESSEY OVERSEAS LIMITED 24. November 1982
Vicarage Lane
Ilford, Essex IG1 4AQ / Großbritannien
Unser Zeichen: P 2477
Teilerschaltung mit einstellbarem Teilerverhältnis
Die Erfindung bezieht sich auf eine Teilerschaltung mit einstellbarem Teilerverhältnis. Teilerschaltungen mit einstellbarem Teilerverhältnis werden üblicherweise in Phasenregelschleifen enthaltenden Schaltungen benutzt, um ein Signal zu teilen, das einem Phasenkomparator von einem steuerbaren Oszillator zugeführt wird. Ein Ändern des Teilerverhältnisses der Teilerschaltung führt zu einer Änderung der Schwingungsfrequenz des Oszillators, der eine Ausgangsfrequenz abgibt.
Es ist erwünscht, eine eine Phasenregelschleife enthaltende Schaltung zu schaffen, die als integrierte Schaltung und insbesondere als Schaltung in einem einzigen Halbleiter-Chip ausgebildet ist.
Bei der Herstellung einer Phasenregelschaltung in einem einzigen Halbleiter-Chip ergeben sich einander widerstre-
BAD ORIGINAL Schw/Gl
bende Anforderungen» Der Energieverbrauch in den Frequenzteilern , insbesondere in der Teilerschaltung mit einstellbarem Teilerverhältnis, soll so niedrig wie möglich gehalten werden, was bedeutet, daß die Frequenzteiler bei einer relativ niedrigen Frequenz arbeiten sollten=
Eine relativ niedrige Frequenz ist jedoch für den Phasenvergleich nicht ideal, und für eine bessere Erfassungs-
IQ zeit der Regelschleife sowie eine niedrigere Welligkeit der Ausgangsfrequenz sollte die Bezugsfrequenz so hoch wie möglich liegen» Für einen Hochfrequenzbetrxeb, beispielsweise einen durch die Regelschleife von etwa 1 GHz nach unten reichenden Frequenzbereich,, muß der Hochfrequenzteil der Ket/elschleife in Form einer Hochfrequenzlogik, beispielweise als Emitter gekcvyi^lte Logik (ECL) ausgeführt sein»
Im Vergleich zu einer Logik für niedrigere Frequenzen,
beispielsweise integrierten Injektionslogik (I L),ist die emittergekoppelte Logik nicht kompakt? eine umfangreiche Anwendung der emittergekoppelten Logik würde zu einem unerwünscht großen Halbleiter-Chip führen,,
Mit Hilfe der Erfindung soll eine Teilerschaltung mit einstellbarem Teilerverhältnis geschaffen werden, die sich für die Verwendung in einer in einem Halbleiter-Chip verwirklichten Phasenregelschaltung eignet, in der eine Optimierung der relativen Anteile der Hochfrequenzlogik und der Niederfrequenzlogik angestrebt ist.
Mach der Erfindung ist eine Teilerschaltung mit einstellbarem Teilerverhältnis gekennzeichnet durch eine steuerbare Torschaltung, die mit einer Teilereinheit in Serie geschaltet ist und ein impulsförmiges Taktsignal durchläßt, dessen Frequenz zu teilen ist, und Vorrichtungen zum Steuer»...der Torschaltung in der Weise, daß
BAD ORIGINAL
eine vorbestimmte Anzahl (einschl. Null) von Taktimpulsen vom Taktsignal zur Steuerung des Teilerverhältnisses der Teilerschaltung subtrahiert wird.
Eine besonders vorteilhafte Weiterbildung der Erfindung besteht darin, daß mehrere steuerbare Torschaltungen in Serie geschaltet sind, wobei in der Serienschaltüng nebeneinanderliegende Torschaltungen durch Teilereinheiten voneinander getrennt sind, und daß Vorrichtungen zum Steuern jeder Torschaltung vorgesehen sind, damit eine auswählbare Anzahl (einschl. Null) von Taktimpulsen zur Steuerung des Teilerverhältnisses der Teilerschaltung vom Taktsignal subtrahiert wird.
Die Teilereinheiten können Teiler mit festem Teilerverhältnis sein.
Nach der Erfindung ist vorgesehen, daß die Vorrichtungen zum Steuern der Torschaltungen Mittel enthalten, die jeder steuerbaren Torschaltung ein impulsförmiges Steuersignal zuführen.
Ferner ist gemäß der Erfindung vorgesehen, daß die Mittel zum.Zuführen eines impulsförmigen Steuersignals einen programmierbaren Frequenzteiler enthalten, wobei eine Weiterbildung darin besteht, daß jede steuerbare Torschaltung von einem zugehörigen programmierbaren Frequenzteiler gesteuert ist.
Jeder programmierbare Frequenzteiler kann unabhängig . programmierbar sein.
Jeder programmierbare Frequenzteiler kann durch eine digitale Codegruppe programmierbar sein, und in einer Ausführungsform der Erfindung ist die digitale Codegruppe einem dem programmierbaren Frequenzteiler zugeordneten Programmierspeicher zugeführt.
Jeder Programmierspeicher kann ein Schieberegister enthalten.
Eine Ausgestaltung der Erfindung besteht darin, daß jeder programmierbare Frequenzteiler mehrere Teilereinheiten enthält, nämlich eine für jedes Bit der digitalen Codegruppe', daß die Teilereinheiten seriell in bezug zueinander getaktet sind und daß Koinzidenzdetektorvorrichtungen vorgesehen sind, die ein Ausgangssignal abgeben, wenn Äusgangssignalzustände der Teilereinheiten Zuständen entsprechen,, die die programmierte digitale Codegruppe repräsentieren=
Sine Weiterbildung besteht darin, daß die Koinzidenzdetektorvorrichtungen jeweils einen Koinzidenzdetektor für jede Teilereinheit enthalten, daß Jeder Koinzidenzdetektor so ausgebildet ist, daß er ein Ausgangssignal abgibt, wenn der Äusgangssignalzustand der zugehörigen Teilereinheit einem Zustand entspricht, der ein zugehöriges Bit der programmierten digitalen Codegruppe repräsentiertο
Es ist vorgesehen, daß jeder Koinzidenzdetektor eine Durchschaltvorrichtung enthält, und in einer bevorzugten Ausfuhrungsform der Erfindung ist vorgesehen, daß die DurchschaIt vo
aufgebaut ist
2 Durchschaltvorrichtung unter Anwendung der I L-Technik
Sine Weiterbildung der Erfindung besteht darin, daß jede
2 2
I L-Durchschaltvorrichtung zwei I L-Gatter enthält, die jeweils einen Eingang aufttfeisen, der an einen zugehörigen Ausgang von zwei komplementären Ausgängen einer zugehörigen Teilereinheit und an einen von zwei komplementären Eingängen, die ein Bit der digitalen Codegruppe repräsentieren, angeschlossen ist, und daß jedes der
2
I L-Gatter einen Ausgang aufiveist, der an den Ausgang des jeweils anderen Gatters angeschlossen ist«
BAD ORIGINAL
Eine Ausgestaltung der Erfindung ist gekennzeichnet durch eine Halteschaltung, die so angeordnet ist, daß sie in Abhängigkeit davon gesetzt wird, daß die Teilereinheiten einen ersten vorbestimmten Ausgangssignalzustand aufweisen, und abhängig von dem von der Koinzidenzdetektorvorrichtung abgegebenen Ausgangssignal rückgesetzt wird.
Eine Weiterbildung der Erfindung besteht darin, daß die Halteschaltung einen Ausgang aufweist, der so angeschlossen ist, daß er die Zufuhr eines das impulsförmige Steuersignal enthaltenden Taktsignals zu einer zugehörigen steuerbaren Torschaltung steuert, wodurch das Taktsignal der Torschaltung entweder während der Setzperiode oder während der Rücksetzperiode der Halteschaltung zugeführt wird.
Eine Ausgestaltung der Erfindung 1st gekennzeichnet durch mehrere seriell zueinander getaktete Teilereinheiten, und eine bevorzugte Ausführungsform besteht darin, daß die Teilereinheiten mehrere Gruppen paralleler Ausgangssignale abgeben, nämlich eine Gruppe für jeden programmierbaren Frequenzteiler der mehreren programmierbaren Frequenzteiler, daß jeder programmierbare Frequenzteiler der mehreren programmierbaren Frequenzteiler eine zugehörige Koinzidenzdetektorvorrichtung enthält, die ein Ausgangssignal abgibt, wenn Ausgangssignalzustände einer zugehörigen Gruppe paralleler Ausgangssignale den Zuständen entsprechen, die die programmierte digitale Codegruppe für den programmierbaren Frequenzteiler reprä-
ßO sentieren.
Ein Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf die Zeichnung beschrieben. In der Zeichnung zeigen:
35
ο α λ
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Fig. 1 Eine Phasenreqelschaltung mit einer gemäß der Erfindung ausgebildeten Teilerschaltung mit
einstellbarem Teilerverhältnis?
Fig. 2 ein genaueres Blockschaltbild der programmierbaren Frequenzteiler,, die einen Teil der Phasenregelschaltung von Fig. 1 bilden und
Fig. 3 einen Koinzidenzdetektor, der einen Teil des in Fig» 2 dargestellten programmierbaren Fre-
quensteilers bildet .
Die in Fig„ 1 dargestellte Phasenregelschaltung ist auf einem einzigen„ eine integrierte Schaltung enthaltenden Halbleitex-ühxp 1 gebildet,, Sin steuerbarer Oszillator befindet sich außerhalb des Halbleiter-Chips? er liefert ein Ausgangssignal, das dem Halbleiter-Chip über eine Eingangsklemme 3 als Eingangssignal zugeführt wird= Das an der Eingangsklemme 3 vorhandene Signal des Oszilla-
2® tors wird über noch zu beschreibende Teilerschaltungen zu einem Eingang eines Phasenkomparator 4 übertragen, dessen zweiter Eingang 5 eine Bezugsfrequenz empfängt. Das Ausgangs signal des Phasenkomparator 4 wird der Ausgangsklemme 6 des Halbleiter-Chips zugeführt, von wo aus α es als Steuersignal an den Oszillator 2 angelegt wird. Der Wert des Steuersignals hängt von der Frequenz- und Phasenbeziehung zwischen dem dem Komparator 4 aus dem Oszillator 2 und der dem Eingang 5 zugeführten Bezugsfrequenz ab ο
Die Teilerkette zum Teilen des an der Eingangsklemme 3 vorhandenen Signals enthält einen Vorteiler 7 mit festem Teilerverhältnis, die Teilerschaltung mit einstellbarem Teilerverhältnis nach der Erfindung und schließlich einen x^reiteren Teiler 9 mit festem Teilerverhältnis, Die zwischen den Teileru 7 und 9 mit festem Teilerverhältnis angeordnete Teilerschaltung mit einstellbarem
BAD ORIGINAL
Teilerverhältnis enthält zwei steuerbare Torschaltungen in Form von ImpulBausblendschaltungen 10 und 11, zwischen denen ein Teiler 12 mit festem Teilerverhältnie angeordnet ist. Die Impulsausblendschaltungen 10 und empfangen an Steuereingängen 13 bzw. 14 Steuereingangssignale.
Abhängig von den den Impulsausblendschaltungen 10 und über die Eingänge 13 bzw. 14 zugeführten Steuersignalen bewirken diese Impulsausblendschaltungen das Ausblenden einer auswählbaren Anzahl (einschl. Null) von Impulsen aus dem durch die Ausblendschaltungen geschickten Signal, so daß die Teiler 12 und 8 mit festem Teilerverhältnis das Signal durch eine Zahl teilen/ die von der Anzahl der durch jede Impulsausblendschaltung ausgeblendeten Impulse abhängt.
Die den Steuereingängen 13 und 14 der Impulsausblendschaltungen 10 bzw. 11 zugeführten Steuersignale kommen
2^ von programmierbaren 4-Bit-Frequenzteilern 15 bzw. 16. Die 4-Bit-Frequenzteiler 15 und 16 empfangen an Eingängen 17 bzw. 18 Takteingangssignale, die von einem quarzgesteuerten Oszillator 19 über einen Vorteiler 20 zugeführt werden. Die programmierbaren Frequenzteiler 15
2^ und 16 können mit Hilfe zugehöriger 4-Bit-Schieberegister 21 und 22 programmiert werden, die Programmierungsdaten in Form von binären 4-Bit-Codegruppen empfangen, die über eine Dateneingabeklemme 23 zugeführt werden.
Im Betrieb wird in die Schieberegister 22 und 23 jeweils eine digitale 4-Bit-Codegruppe geladen; gemäß der Darstellung sind die Schieberegister 21 und 22 so angeschlossen, daß sie von der Dateneingabeklemme 23 seriell geladen werden. Die Schieberegister 21 und 22 wirken als Programmierspeicher für die programmierbaren Frequenzteiler 15 bzw. 16, und sie können entweder mit der gleichen digitalen Codegruppe geladen werden oder auch mit unter-
schiedlichen Codegruppen unabhängig voneinander programmierbar sein.
Die in den Schieberegistern 21 und 22 enthaltene Programmierinformation wird den Frequenzteilern 15 und 16 über Programmierverbindungen 24 bzw. 25 zugeführt. Der Frequenzteiler 15 weist einen Ausgang 26 auf, der mit dem Steuereingang 13 der Impulsausblendschaltung 10 verbunden ist, und der- Frequenzteiler 16-weist einen Ausgang 27 auf, der mit dem Steuereingang 14 der Impulsausblendschaltung 11 verbunden ist.
Jeder programmierbare Frequenzteiler 15, 16 hat einen AusgangsZyklus, der gleich einem Bruchteil der Frequenz des TakteingangssignaIs entspricht! für jeden Ausgangszyklus gibt er an seinem Ausgang eine Anzrhl von Taktimpulsen ab, die von der digitalen Codegruppe abhängt, die in den zugehörigen Schieberegister-Programmierspeicher eingegeben wurde. In der hier beschriebenen Ausführungsform ist der Ausgangszyklus der programmierbaren Frequenzteiler 15 und 16 gleich der Bezugsfrequenz des Phasenkomparators 4 j der Frequenzteiler 16 hat also einen zusätzlichen Bezugsfrequenzausgang 28, der mit dem Bezugsfrequenzeingang 5 des Phasenkomparators 4 verbunden ist.
Für jeden Impuls, der den Steuereingängen 13 und 14 der Impulsausblendschaltungen 10 bzw. 11 von den Frequenzteilern 15 und 16 zugeführt wird, wird aus dem diese Schaltungen durchlaufenden Signal ein Impuls ausgeblendet, so daß das wirksame Teilerverhältnis eines nachfolgenden Teilers mit festem Teilerverhältnis und das Gesamtteilerverhältnis der Teilerschaltung mit einstellbarem Teilerverhältnis verändert vyerden.
Der Aufbau und die' Arbeitsweise der programmierbarem Frequenzteiler 15 und 16 werden nun unter Bezugnahme
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auf Fig. 2 beschrieben, in der entsprechende Bauteile mit den gleichen Bezugszeichen wie in Fig. 1 versehen sind.
Nach Fig. 2 werden der gemeinsamen Eingangsklemme 17 und 18 Takteingangssignale zugeführt, die dann parallel über Ausgangstorschaltungen 29 und 30 Ausgangsklemmen 26 bzw. 27 zugeführt werden, die die Ausgangsklemmen der programmierbaren Frequenzteiler 15 bzw. 16 bilden.
Die Torschaltung 29 läßt zur Ausgangsklemme 26 unter der Steuerung durch ein über eine Leitung 31 aus einer Halteschaltung 32 zugeführtes Schaltsignal Taktsignale durch, während die Torschaltung 30 von Signalen an einer Steuerleitung 33 aus einer Halteschaltung 34 gesteuert wird.
Die Takteingangssignale werden auch durch vier in Serie geschaltete binäre Teilereinheiten 35, 36, 37 und 38 geschickt, damit an einer Ausgangsklemme 28 das Bezugsfrequenzsignal abgegeben wird. In Serie geschaltete Teilereinheiten 35, 36, 37 und 38 gehören den programmierbaren Frequenzteilern 15 und 16 gemeinsam an. Jede Teilereinheit weist ein erstes Paar komplementärer Q-, Q-Ausgänge 39 auf, die jeweils an einen zugehörigen Koinzidenzdetektor 40 angeschlossen sind. Die Koinzidenzdetektoren 40 sind ausschließlich dem programmierbaren Frequenzteiler 15 zugeordnet; jeder Koinzidenzdetektor weist ein zweites Paar Eingänge 41 auf, die mittels komplementärer, binärer Bits abhängig von der digitalen Codegruppe gesetzt werden, die in das dem Frequenzteiler 15 zugeordnete 4-Bit-Schieberegister 21 eingegeben worden 1st.
Der Koinzidenzdetektor 40, der der Teilereinheit 35 zugeordnet ist, wird beispielsweise mittels einer Halteschaltung aus dem niedrigstwertigen Bit der in das Schieberegister 21 eingegebenen binären Codegruppe
programmiertr während der der Teilereinheit 38 zugeordnete Koinzidenzdetektor vom höchstwertigen Bit programmiert wird« Für einen bestimmten Koinzidenzdetektor gilt, daß dann, wenn das in das Schieberegister eingegebene Bit den Binärwert "1" hat, von den zwei Eingängen 41 der eine auf den Binärwert "1" und der andere auf den Binärwert "0" gesetzt wird, wobei diese Einstellung für einen programmierten Binärwert "0" umgekehrt sein würde. Jeder Koinzidenzdetektor 40 weist einen Ausgang 42 auf, äer mit einem weiteren Koinzidenzdetektor 43 verbunden ist, der einen Ausgang hat, der zum Rücksetzen der Halteschaltung 32 angeschlossen ist„
Jede der Teilereinheiten 35, 36, 37 und 38 weist ein zweites t&Si komplementärer Q-, Q=Ausgänge 44 auf, die einen Teil des zweiten programmierbaren Frequenzteilers 16 bilden? jedes Paar von Ausgängen 44 ist mit einem zugehörigen Koinzidenzdetektor 45 verbunden, der zwei Programmiereingänge 46 aufweist, die abhängig von der in das Schieberegister 22 eingegebenen digitalen Codegruppe in der gleichen Weise programmiert wird, wie dies mittels der Programmiereingänge 41 der Koinzidenzdetektoren der Fall war« Wie im Fall der Koinzidenz= detektoren 40 t^eist jeder Koinzidenzdetektor 45 einen Ausgang 47 auf, der an einen weiteren Koinzidenzdetektor 48 angeschlossen ist, der ein Ausgangssignal zum Rücksetzen der Halteschaltung 34 abgibt=
Jede Teilereinheit 35, 36, 37 und 38 weist einen weiteren Q-Ausgang 49 auf? alle diese Q-Ausgänge 49 sind an eine gemeinsame Leitung 50 angeschlossen, die an die Setz-Eingänge der beiden Halteschaltungen 32 und 34 angeschlossen ist.
^ie angegeben ttfurde, zeigt Fig» 2 ein Ausführungsbeispiel der beiden programmierbaren Frequenzteiler 15 und 16, in denen die Teilereinheiten 35, 35, 37 und
BAD ORIGINAL
beiden Frequenzteilern gemeinsam angehören, während jeder dieser Frequenzteiler seine eigenen Koinzidenzdetektoren, seine eigene Halteschaltung und seine eigene Torschaltung enthält. Da die beiden programmierbaren Frequenzteiler in der gleichen Weise arbeiten, wird nur die Arbeitsweise eines der beiden Frequenzteiler, nämlich die des Frequenzteilers 15, in der nachfolgenden Beschreibung erläutert.
Da die Q-Ausgänge 49 der Teilereinheiten 35, 36, 37 und 38 miteinander verbunden sind, wird die Halteschaltung 32 gesetzt, wenn an allen diesen Ausgängen ein vorbestimmter Signalzustand vorhanden ist, also wenn beispielsweise an allen der Binärwert "1" abgegeben wird.
Wenn die Halteschaltung 32 gesetzt ist, wird die Torschaltung 29 über die Steuerleitung 31 freigegeben, so daß der Klemme 17, 18 zugeführte Takteingangssignale durch die Torschaltung 29 übertragen werden und an der Ausgangsklemme 26 des programmierbaren Frequenzteilers 15 erscheinen. Die Impulse des Takteingangssignals gelangen dann zu der Impulsausblendschaltung 10 und steuern diese Schaltung so, daß aus dem frequenzgeteilten Signal aus dem Oszillator 2, das von der Eingangsklemme 3 kommt, Impulse ausgeblendet werden.
Die TakteingangsSignale werden auch durch die in Serie geschalteten Teilereinheiten 35, 36, 37 und 38 geschickt; wenn der Koinzidenzdetektor 40, der mit der jeweiligen Teilereinheit verbunden ist, die überein-
Stimmung zwischen den Signalzuständen an den Ausgängen
39 und den Signalzuständen an den Programmiereingängen 41 feststellt, dann gibt"dieser Detektor an seinem Ausgang 42 ein Signal ab, das die eingetretene Koinzidenz anzeigt. Da die Ausgänge 42 aller Koinzidenzdetektoren
40 an einen weiteren Koinzidenzdetektor 43 angeschlossen sind, gibt dieser Koinzidenzdetektor 43 nur dann ein Ausgangssignal ab, wenn von allen vier Koinzidenzdetektoren 40 gleichzeitig Koinzidenz festgestellt worden
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* ist. Wenn dies eintritt, gibt der Koinzidenzdetektor ein Ausgangssignal äbr das die Halteschaltung 32 zurücksetzt.
Wenn die Halteschaltung 32 zurückgesetzt ist, liegt das Freigabesignal an der Steuerschaltung 31 zur Torschaltung 29 nicht mehr an, so daß diese Torschaltung 29 gesperrt wird. Der Impulsunterdrückungsschaltung 10 werden daher keine weiteren Impulse mehr zugeführt. Die Anzahl der von der Torschaltung 29 durchgelassenen Impulse hängt von der Zeitperiode ab, für die diese Torschaltung freigegeben.ist, was wiederum von der .digitalen Codegruppe abhängt, die in das Schieberegister eingegeben und anschließend zu geeigneten Eingängen der Koinzidenzdetektoren 40 übertragen ttfor^en ist»
Die Koinzidenzdetektoren 40 und 43 sind in Fig» 3 genauer dargestellt, wo zur Vereinfachung der Erklärung nur ein einziger Koinzidenzdetektor 40 in Zuordnung zur Teilereinheit 35 zusammen mit dem Koinzidenzdetektor dargestellt ist. Jeder der Koinzidenzdetektoren 45 ist ebenso wie die Koinzidenzdetektoren 40 aufgebaut, und der Koinzidenzdetektor 48 gleicht dem Koinzidenzdetektor 43.
Nach Fig. 3 ist ein Koinzidenzdetektor 40 unter Anwen-
2
dung der I L-Technik gebildet, und er enthält zwei
I L-Gatter 51 und 52, die Eingänge 53 bzw. 54 aufwei-
. sen, die jeweils an einem der komplementären Ausgänge 39 der Teilereinheit 35 angeschlossen sind. Jeder der Eingänge 53 und 54 ist auch an einen zugehörigen Programmiereingang 41 des Koinzidenzdetektors angeschlossen. Die Gatter 51 und 52 weisen Ausgänge 55 bzw. 56 auf, die miteinander und mit einem Eingang 57 eines weiteren, invertierenden I L-Gatters 58 verbunden sind,, Das Gatter 58 weist einen Ausgang 42 auf, der den Ausgang des Koinzidenzdetektors bildet. Es sei angenommen, daß die
32434S9
in das Schieberegister 21 eingegebene 4-Bit-Codegruppe so aufgebaut ist, daß am Programmiereingang 41, der mit dem Gatter 51 verbunden ist, der Binärwert "0" liegt, während am anderen Programmiereingang 41 der Binärwert "1" anliegt. Koinzidenz tritt ein, wenn am Q1-Ausgang 39 der Binärwert "0" auftritt, während am qT-Ausgang 39 der Binärwert "1" anliegt. Am Eingang 53 des Gatters 51 liegt daher der Binärwert "0", während am Eingang 54 des Gatters 52 der Binärwert "1" anliegt. Der Ausgang 55 des Gatters 51 wird auf den Binärwert "1" gesetzt, während der Ausgang 56 des Gatters 52 auf den Binärwert "0" gesetzt wird. Da diese Ausgänge miteinander verbunden sind, wird der Eingang 57 des Gatters 58 auf dem Binärwert "0" gehalten. Dieses Eingangssignal mit dem Binärwert "0" wird vom Gatter 58 negiert und als Binärwert "1" dem Koinzidenzdetektor 43 zugeführt.
Der Koinzidenzdetektor 43 besteht aus einer verdrahteten Verbindung 59 zwischen den Ausgängen 42 aller Koinzidenzdetektoren 40, und diese verdrahtete Verbindung ist an den Rücksetzeingang der Halteschaltung 32 angeschlossen. Wenn alle Koinzidenzdetektoren 40 Koinzidenz anzeigen, dann liegt an allen Ausgängen 42 der Binärwert "1", so daß der Halteschaltung 34 ein Signal mit dem Binärwert "1" zugeführt wird. Bei Fehlen der Koinzidenz, d.h. wenn im obigen Beispiel am Q1-Ausgang 39 der Binärwert "1" liegt, während am ÖT-Ausgang 39 der Binärwert "0" anliegt, werden die Eingänge der beiden Gatter 51 und 52 auf dem Binärwert "0" gehalten, so daß die Ausgänge
°0 dieser beiden Gatter den Binärwert "1" abgeben. Dieser Binärwert wird vom Gatter 58 negiert, damit am Ausgang 4 2 ein Signal mit dem Binärwert "0" abgegeben wird. Wenn einer der Koinzidenzdetektoren 40 keine Koinzidenz feststellt, hält somit der an einem Ausgang 42 vornandene Binärwert "0" die gesamte verdrahtete Verbindung 59 auf dem Binärwert "0".
Die Verwendung mehrerer Impulsäusblendschaltungen, von denen benachbarte jeweils durch einen Teiler mit festem Teilerverhältnis voneinander getrennt sind, erlaubt die Herstellung der Steuerschaltung für diese Impulsunterdrückungsschaltungen in einer für relativ langsame Arbeitsgeschwindigkeiten geeigneten Technik, beispiels-
weise der I L-Technik. Nur die Impulsausblendschaltungen selbst und die mit höherer Betriebsfrequenz arbeitenden Teiler mit festem Teilerverhältnis müssen in einer Technik für hohe Arbeitsgeschwindigkeiten, beispielsweise der ECL-Technik, hergestellt werden« In Fig. 1 ist diese Unterteilung zwischen der ECL-Technik und der
I L-Technik durch eine gestrichelte Linie angegeben.
Die Maximierung des Anteils in I L-Technik bezüglich des Anteils in ECL-Technik ermöglicht die Erzielung eines wesentlich kompakteren Halbleiter-Chips, während gleichzeitig eine relativ hohe Bezugsfrequenz verwendet werden kann. Als Beispiel sind typische Frequenzwerte angegeben, die an verschiedenen Punkten der Schaltungsanordnung von Fig» 1 auftreten1 Der quarzgesteuerte Oszillator 19 arbeitet mit einer Frequenz von 4 MHz, und die den programmierbaren Frequenzteilern zugeführten Takteingangssignale haben die Frequenz 62,5 KHz, während die Bezugsfrequenz 3,90625 KHz beträgt. Diese Werte sind natürlich nur Beispiele, und es können auch irgendwelche anderen geeigneten Werte benutzt werden.
Die I L-Technik ist für die Bildung der Niederfrequenzabschnitte der Schaltungsanordung besonders günstig, da sie Mehrfachausgänge aus I L-Gattern verfügbar machen kann, so daß die Teilereinheiten 35 bis 38 in einfacher Weise mit 'den notwendigen Mehrfachausgängen ausgestattet werden können, damit eine einzige Teilerkette gemeinsam für mehrere Frequenzteiler vorgesehen werden kann. Dies trägt zusätzlich zur Herstellung eines kompakten Halbleiter-Chips bei.
Die Erfindung ist hier im Zusammenhang mit einem Ausführung sbeispiel beschrieben worden; im Rahmen der Erfindung können ohne weiteres Abwandlungen vorgenommen werden. Es sind beispielsweise zwei Impuxsausblendschaltungen verwendet worden, doch ist es auch möglich, eine einzige Impulsausblendschaltung oder auch mehr als zwei Impulsausblendschaltungen zu verwenden, falls dies erforderlich sein sollte. Die Frequenzteiler sind zwar als 4-Bit-Bauelemente beschrieben worden, doch ist die Anzahl der Bits ohne weiteres auswählbar. Die Frequenzteiler sind so beschrieben worden, daß sie aus Programmierspeichern programmiert werden können, die in Form von Schieberegistern aufgebaut sind, doch können auch andere geeignete Programmierspeicher benutzt werden.
Es ist auch nicht wesentlich, daß die Daten den Schieberegistern seriell zugeführt werden; eine parallele Dateneingabe in die Schieberegister ist ebenfalls möglich, falls dies erwünscht ist. Die zwei Frequenzteiler 15 und 16 sind als herkömmlich ausgebildete Baueinheiten beschrieben worden, die jeweils Teilbaugruppen gemeinsam besitzen, jedoch können sie ohne weiteres auch als völlig getrennt aufgebaute Einheiten ausgebildet sein.

Claims (22)

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    PLESSEY OVERSEAS LIMITED 24. November 1982
    Vicarage Lane
    Ilford, Essex IG1 4AQ / Großbritannien
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    Patentansprüche
    (y. Teilerschaltung mit einstellbarem Teilerverhältnis, gekennzeichnet durch eine steuerbare Torschaltung, die mit einer Teilereinheit in Serie geschaltet ist und ein impulsförmiges Taktsignal durchläßt, dessen Frequenz zu teilen ist, und Vorrichtungen zum Steuern der Torschaltung in der Weise, daß eine vorbestimmte Anzahl (einschl. Null) von Taktimpulsen vom Taktsignal zur Steuerung des Teilerverhältnisses der Teilerschaltung subtrahiert wird.
  2. 2. Teilerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß mehrere steuerbare Torschaltungen in Serie geschaltet sind, wobei in der Serienschaltung nebeneinanderliegende Torschaltungen durch Teilereinheiten voneinander getrennt sind, und daß Vorrichtungen zum Steuern jeder Torschaltung vorgesehen sind, damit eine auswählbare Anzahl (einschl. Null) von Taktimpulsen zur Steuerung des Teilerverhältnisses der Teilerschaltung vom Taktsignal subtrahiert wird.
  3. 3. Teilerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Teilereinheit ein Teiler mit festem Teilerverhältnis ist.
  4. 4. Teilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Vorrichtungen zum Steuern der Torschaltungen Mittel enthalten, die jeder steuerbaren Torschaltung ein impulsförmiges Steuersignal zuführen.
    10
  5. 5. Teilerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Mittel zum Zuführen eines impulsförmigen Steuersignals einen programmierbaren Frequenzteiler enthalten.
  6. 6. Teilerschaltüng nach Anspruch 5, dadurch gekennzeichnet, daß jede steuerbare Torschaltung von einem zugehörigen programmierbaren Frequenzteiler gesteuert ist.
  7. 7. Teilerschaltung nach Anspruch 6, dadurch gekennzeichnet, daß jeder programmierbare Frequenzteiler unabhängig programmierbar ist.
  8. 8. Teilerschaltung nach Anspruch 7, dadurch gekenhzeichnet, daß jeder programmierbare Frequenzteiler mittels einer digitalen Codegruppe programmierbar ist.
  9. 9. Teilerschaltung .nach Anspruch 8, dadurch gekennzeichnet, daß die digitale Codegruppe einem dem program-
    ^ mierbaren Frequenzteiler zugeordneten Programmierspeicher zugeführt ist.
  10. 10. Teilerschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Programmierspeicher ein Schieberegister enthält.
  11. 11. Teilerschaltung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß jeder programmierbare Frequenzteiler mehrere Teilereinheiten enthält, nämlich eine für jedes Bit der digitalen Codegruppe, daß die Teilereinheiten seriell in bezug zueinander getaktet sind und daß Koinzidenzdetektorvorrichtungen vorgesehen sind, die ein Ausgangssignal abgeben, wenn Äusgangssignalzustände der Teilereinheiten Zuständen entsprechen, die die programmierte digitale Codegrupps repräsentieren.
  12. 12. Teilerschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Koinzidenzdetektorvorrichtungen jeweils einen Koinzidenzdetektor für jede'Teilereinheit enthalten, daß jeder Koinzidenzdetektor so ausgebildet ist, daß er ein Ausgangssignal abgibt, wenn der Ausgangssignalzustand der zugehörigen Teilereinheit einem Zustand entspricht, der ein zugehöriges Bit der programmierten digitalen Codegruppe repräsentiert.
  13. 13. Teilerschaltung nach Anspruch 12, dadurch gekennzeichnet, daß jeder Koinzidenzdetektor eine Durchschaltvorrichtung enthält.
  14. 14. Teilerschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Durchschaltvorrichtung unter Anwendung
    2
    der I L-Technik aufgebaut ist.
  15. 15. Teilerschaltung nach Anspruch 14, dadurch gekennzeich-
    2 2
    net, daß jede I L-Durchschaltvorrichtung zwei I L-Gatter enthält, die jeweils einen Eingang aufweisen, der an einen zugehörigen Ausgang von zwei komplementären Ausgängen einer zugehörigen Teilereinheit und an einen von zwei komplementären Eingängen, die ein Bit der digitalen Codegruppe repräsentieren, ange-
    2 schlossen ist, und daß jedes der I L-Gatter einen Ausgang aufweist, der an den Ausgang des jeweils anderen Gatters angeschlossen ist.
  16. 16. Teilerschaltung nach Anspruch 15, gekennzeichnet durch eine Halteschaltung, die so angeordnet ist, daß sie in Abhängigkeit davon gesetzt wird, daß die Teilereinheiten einen ersten vorbestimmten Ausgangssignalzustand aufweisen, und abhängig von dem von der Koinzidenzdetektorvorrichtung abgegebenen Ausgangssignal rückgesetzt wird.
  17. 17. Teilerschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Halteschaltung einen Ausgang aufweist, der so angeschlossen ist, daß er die Zufuhr eines das impulsförmige Steuersignal enthaltenden Taktsignals zu einer zugehörigen steuerbaren Torschaltung steuert, wodurch das Taktsignal der Torschaltung entweder während der Setzperiode oder während der Rücksetzperiode der Halteschaltung zugeführt wird.
  18. 18. Teilerschaltung nach einem der Ansprüche 11 bis 17, gekennzeichnet durch mehrere seriell zueinander getaktete Teilereinheiten.
  19. 19. Teilerschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die Teilereinheiten mehrere Gruppen paralleler Ausgangssignale abgeben, nämlich eine Gruppe für jeden programmierbaren Frequenzteiler der mehreren programmierbaren Frequenzteiler, daß jeder programmierbare Frequenzteiler der mehreren programmierbaren Frequenzteiler eine zugehörige Koinzidenzdetektorvorrichtüng enthält, die ein Ausgangssignal abgibt, wenn Ausgangssignalzustände einer zugehörigen Gruppe paralleler Ausgangssignale den Zuständen entsprechen, die die programmierte digitale Codegruppe für den programmierbaren Frequenzteiler repräsentieren.
  20. 20. Teilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die steuerbare Torschaltung (oder die steuerbaren Torschaltungen)
    und die Teilereinheiten in einer Technik aufgebaut sind, die eine hohe Arbeitsgeschwindigkeit ermöglicht, und daß die Mittel zum Steuern der Torschaltung(en) in einer Technik aufgebaut sind, die eine niedrige Arbeitsgeschwindigkeit ermöglicht.
  21. 21. Teilerschaltung nach Anspruch 20, dadurch gekennzeichnet, daß die Technik zur Erzielung einer hohen Arbeitsgeschwindigkeit die ECL-Technik ist und daß die
    Technik zur Erzielung einer niedrigen Arbeitsgeschwindigkeit die I2L-Technik ist.
  22. 22. Teilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ihre Verwendung in einer Frequer,.ζsyntheseschaltung.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3321530A1 (de) * 1983-06-15 1984-12-20 Diehl Gmbh & Co Verfahren zur erzeugung von steuersignalen in einer vorgebbaren phasenlage, schaltungsanordnung zur durchfuehrung des verfahrens und verwendung der schaltungsanordnung
DE3331714A1 (de) * 1983-09-02 1985-03-21 Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover Schaltung zur erzeugung einer phasengenauen frequenzverkopplung

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2179269C (en) * 1994-01-24 1999-08-24 George H. Baldwin Adjustable frequency synthesizer
DE10251703B4 (de) * 2002-11-06 2005-08-04 Infineon Technologies Ag Schaltungsanordnung zur Frequenzteilung und Phasenregelschleife mit der Schaltungsanordnung
US7636803B2 (en) * 2006-09-28 2009-12-22 Advanced Micro Devices, Inc. Device and method for transferring data between devices
US7921318B2 (en) * 2007-05-17 2011-04-05 Globalfoundries Inc. Techniques for integrated circuit clock management using pulse skipping
US8575972B2 (en) * 2009-03-23 2013-11-05 Advanced Micro Devices, Inc. Digital frequency synthesizer device and method thereof
US9582027B2 (en) 2014-06-09 2017-02-28 Qualcomm Incorporated Clock swallowing device for reducing voltage noise
US9778676B2 (en) 2015-08-03 2017-10-03 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation in dynamic frequency scaling

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE148701C (de) *
GB798084A (en) * 1954-03-26 1958-07-16 Emi Ltd Improvements relating to frequency dividing circuits
GB1185037A (en) * 1966-03-23 1970-03-18 Rank Organisation Ltd Improvements in or relating to Measurements Devices
US3594551A (en) * 1966-11-29 1971-07-20 Electronic Communications High speed digital counter
US3540207A (en) * 1968-09-20 1970-11-17 Timex Corp Electronic watch counting circuit
CH1908768A4 (de) * 1968-12-20 1970-08-31
BE789976A (fr) * 1971-10-15 1973-02-01 Centre Electron Horloger Garde-temps
FR2196549B1 (de) * 1972-08-16 1978-09-08 Wandel & Goltermann
JPS587190B2 (ja) * 1973-12-05 1983-02-08 セイコーエプソン株式会社 スイシヨウドケイ
DE2400394C3 (de) * 1974-01-05 1981-09-03 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zur digitalen Frequenzteilung
JPS50155262A (de) * 1974-06-05 1975-12-15
JPS5614007B2 (de) * 1974-08-19 1981-04-01
JPS5291471A (en) * 1976-01-28 1977-08-01 Toshiba Corp Clock pulse generator
US4199726A (en) * 1977-09-23 1980-04-22 Bukosky Allen A Digitally tunable integrated circuit pulse generator and tuning system
JPS5467753A (en) * 1977-11-10 1979-05-31 Toshiba Corp Pulse swallow type programmable frequency divider
US4184068A (en) * 1977-11-14 1980-01-15 Harris Corporation Full binary programmed frequency divider
DE2849797C2 (de) * 1978-11-16 1982-03-11 Siemens AG, 1000 Berlin und 8000 München Digitale Frequenzteileranordnung
GB2049245A (en) * 1979-05-09 1980-12-17 Marconi Co Ltd Frequency synthesisers
US4282595A (en) * 1979-12-21 1981-08-04 Timex Corporation Method for digital frequency trimming an oscillator in an electronic timepiece

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3321530A1 (de) * 1983-06-15 1984-12-20 Diehl Gmbh & Co Verfahren zur erzeugung von steuersignalen in einer vorgebbaren phasenlage, schaltungsanordnung zur durchfuehrung des verfahrens und verwendung der schaltungsanordnung
DE3331714A1 (de) * 1983-09-02 1985-03-21 Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover Schaltung zur erzeugung einer phasengenauen frequenzverkopplung

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Publication number Publication date
JPS58130628A (ja) 1983-08-04
GB2111269B (en) 1986-04-09
CA1208704A (en) 1986-07-29
GB2111269A (en) 1983-06-29
US4580282A (en) 1986-04-01
FR2517145A1 (fr) 1983-05-27

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