DE3127364A1

DE3127364A1 - Method for coupling two digital computer systems which are jointly or separately clocked

Info

Publication number: DE3127364A1
Application number: DE19813127364
Authority: DE
Inventors: Jens-Peter Dipl.-Ing. 1000 Berlin Gast
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1981-07-09
Filing date: 1981-07-09
Publication date: 1983-01-27

Abstract

The computer systems consist of in each case at least one central processing unit (CPU) having a program and main memory, and input and output units, via a common main memory unit located within the technically possible address area of the computer systems involved. To simplify the control of the data exchange between at least two digital computer systems in such a manner that it is no longer necessary to execute special program sequences, it is proposed that the address (8, 9), data (4, 5) and control lines (c, d, e, f) of the systems involved (I, II) are in each case conducted to the common main memory unit and are connected via gate circuits (1, 2, 10, 11) which are controlled by derived signals from the address (8, 9) and control lines (c, d, e, f), to the actual memory (7) for read and write access of the main memory unit, in which arrangement, for the effective access time of the in each case one digital computer system (for example I), the in each case other digital computer system (for example II) is forced via a signal also derived from the address and control lines into short wait cycles which (lacuna) shorter than (lacuna) an access attempt of one of the two digital computer systems (I or II) is preferred. <IMAGE>

Description

Verfahren zur Kopplung zweier, gemeinsam oder getrenntMethod for coupling two, together or separately

getakteter digitaler Rechnersysteme Die Erfindung bezieht sich auf ein Verfahren zur Kopplung zweier, gemeinsam oder getrennt getakteter digitaler Rechnersysteme, wie es im Oberbegriff des Anspruches 1 näher definiert wird.Clocked Digital Computer Systems The invention relates to a method for coupling two digital ones that are clocked together or separately Computer systems as defined in more detail in the preamble of claim 1.

Die zeitliche Entkopplung von über sehr schnelle Medien angelieferten Daten.von deren prozeßbestimmter Bearbeitung in Prozeßrechnern, heute in zunehmendem Maße realisiert durch Verwendung von Mikroprozessoren und deren Hilfskomponenten, erfordert besondere Maßnahmen. In der Regel werden dazu mehrere, mindestens zwei digitale Rechnersysteme angewandt, wobei die Aufgaben der Bedienung des schnellen Übertragungsmediums, z.B. Lichtleitfaser, von dem einen Rechnersystem und die Verarbeitung und Verknüpfung mit örtlichen Prozeßdaten vom anderen Rechnersystem vorgenommen wird.The temporal decoupling of delivered via very fast media Data from their process-specific processing in process computers, today in increasing numbers Dimensions realized through the use of microprocessors and their auxiliary components, requires special measures. Usually there are several, at least two digital computer systems applied, with the tasks of operating the fast Transmission medium, e.g. optical fiber, from the one computer system and the processing and linked to local process data from the other computer system will.

Anordnungen zur Lösung dieser oder ähnlicher Aufgaben benutzen entweder mehrere Rechner an einer gemeinsamen übergeordneten zusätzlichen Busstruktur, z.B. den IEC-Bus oder über verschiedenartige Verteilungslogiken an mehrere Rechner verteilte gemeinsame Speicherbereiche Während die erstgenannte Methode hardwaremäßig aufwendig ist, erfordern die letztgenannten Methoden wieder spezielle Programmsequenzen zur Steuerung der Verteilungslogiken, um die Prioritätsprobleme zu lösen und den Datenaustausch zu steuern Aufgabe der vorliegenden Erfindung ist es, diese Nachteile zu beseitigen und die Steuerung des Datenaustausches zwischen mindestens zwei digitalen Rechnersystemen so zu vereinfachen, daß nicht mehr irgendwie geartete Programmsequenzen durchgeführt werden müssen.Arrangements for solving these or similar tasks use either several computers on a common higher-level additional bus structure, e.g. distributed the IEC bus or to several computers via various types of distribution logics common memory areas While the first method is expensive in terms of hardware the latter methods again require special program sequences Control of the distribution logics in order to solve the priority problems and the exchange of data The object of the present invention is to eliminate these disadvantages and the control of the data exchange between at least two digital computer systems to simplify in such a way that no more program sequences of any kind are carried out Need to become.

Diese Aufgabe wird durch die Erfindung für ein Verfahren der eingangs genannten Art gemäß den kennzeichnenden Merkmalen des Anspruches 1 gelöst.This object is achieved by the invention for a method of the opening paragraph said type according to the characterizing features of claim 1 solved.

Die Steuerung des Daten austausches erfolgt somit automatisch durch die von den Steuer- und Adreßleitungen abgeleiteten Steuersignale.The data exchange is thus controlled automatically the control signals derived from the control and address lines.

Dadurch wird diese Operation für den Programmierer der Andie wendungssoftware ohneBedeutung, es ist lediglich'in den Quellprogrammen vorgeschaltete Definition der Datennamen = - Symbolen) auf die gleichen Adressen zu verabreden und vorzunehmen Auf der Hardwareseite wird durch die Zeitabhängigkeit der Zugriffsverteilung und die Beschränkung der Sperrung des Konkurrenten auf die effektive Zugriffszeit erreicht, dass im ungünstigsten Fall jeder Zugriff lediglich um diese effektive Zugriffszeit, plusrechnerin terner Verarbeitung des Sperrsignals verlängert wird, bei dann aber gleichzeitig automatischem Wechsel der Verteilung nach jedem Zugriff auf den Konkurrenten.This makes this operation easier for the programmer of the application software irrelevant, it is only a definition preceding it in the source programs the data names = symbols) on the same addresses On the hardware side, the time dependency of the access distribution and the competitor's blocking is limited to the effective access time, that in the worst case any access merely to make this effective Access time, processing of the blocking signal inside the plus-computer is extended, but then at the same time the distribution automatically changes after each access on the competitor.

Weitere vorteilhafte Ausgestaltungsmöglichkeiten und Merkmale der Erfindung sind den Unteransprüchen entnehmbar.Further advantageous design options and features of the The invention can be found in the subclaims.

Das erfindungsgemäße Verfahren ergibt wegen des völligen Wegfalls der Software-Abhängigkeit eine hohe übertragbare Datenrate. Da Quell- und Zielrechner die Information unter den gleichen Adressen völlig unabhängig voneinander ablegen bzw. abrufen können, entfällt auch jegliche Sortierarbeit.The inventive method results because of the complete elimination the software dependency a high transferable data rate. As the source and target computer store the information under the same addresses completely independently of one another or retrieve, there is also no need for any sorting work.

DGS Verfahren kann besonders vorteilhaft dort eingesetzt werden, wo in Steuer- und Regeleinrichtungen zentrale Geräte über sehr schnelle Medien Steuersignale und Führungsgrößen in digitaler Form an prozeßnahe Steuerung und Folgeregler übertragen müssen und ihrerseits gleichartige Informationen von diesen zurückerhalten.DGS processes can be used particularly advantageously wherever in control and regulation equipment central devices via very fast media control signals and transfer command values in digital form to process-related control and slave controllers must and in turn receive similar information from them.

Als Beispiel werden /uP-Steuerungen und -Regelungen für elektrische Triebfahrzeuge über Lichtleiter erwähnt.As an example, / uP controls and regulators for electrical Mentioned traction vehicles via fiber optics.

Anhand von durch Zeichnungsfiguren schematisch dargestellten Ausführungsbeispielen wird die Erfindung im nachstehenden näher erläutert.On the basis of exemplary embodiments shown schematically by drawing figures the invention is explained in more detail below.

Es zeigen: Fig. 1 eine Arbeitsspeichereinheit in Blockbilddarstellung Fig. 2 eine dezentrale Prozeßrechneranordnung Fig. 3 und 4 Mehrrechnersysteme in geschlossener (ringförmiger) Struktur Fig. 5 ein Mehrrechnersystem in linearer offener Struktur.1 shows a main memory unit in a block diagram 2 shows a decentralized process computer arrangement 3 and 4 multi-computer systems in a closed (ring-shaped) structure FIG. 5 shows a multi-computer system in linear open structure.

In der Arbeitsspeichereinheit nach Fig. 1 sind mit 1 und 2 zwei Torschaltungen (Datenbuspuffer) bezeichnet, die nach Maßgabe der Signale aus einer Zugriffsverteilungslogik 3 den jeweilig gerade als aktiv zugelassenen Datenbus 4 oder 5 von den digitalen Rechnersystemen 1 oder II an einen Datenbus 6 des eigentlichen Speichers 7 (RAM) legen Adreßseitig werden von dem Rechnersystem I und II über Adreßleitungen 8 oder 9 mittels der Adreßdecoder 10, 11 (Decodier- und Torschaltung) einerseits für die Zugriffslogik 3 die entsprechenden Auswahlsignale gebildet und andererseits über eine gemeinsame Adreßbusleitung 12 und einen Adreßbuspuffer 13 Adreßleitungen 14 des eigentlichen Speichers 7 angesprochen#.In the main memory unit according to FIG. 1, 1 and 2 are two gate circuits (Data bus buffer) denotes that according to the signals from an access distribution logic 3 the respective currently approved data bus 4 or 5 from the digital ones Computer systems 1 or II to a data bus 6 of the actual memory 7 (RAM) On the address side, the computer system I and II via address lines 8 or 9 by means of the address decoder 10, 11 (decoding and gate circuit) on the one hand for the Access logic 3 formed the corresponding selection signals and on the other hand via a common address bus line 12 and an address bus buffer 13 address lines 14 of the actual memory 7 addressed #.

Die Doppelpfeile a, b zwischen der Zugriffsverteilerlogik 3 und den Adreßdecodern 10, 11 deuten die gegenseitige Verdi riegelung an. c und e sind Steuerleitungen, über die/digitalen Rechnersystemell oder 1 zu einem Wartezyklus getrieben werden.The double arrows a, b between the access distribution logic 3 and the Address decoders 10, 11 indicate the mutual locking on. c and e are control lines, be driven to a waiting cycle via the / digital computer system or 1.

Über Leitungen d und f kommen Zugriffssteuersignale für die jeweiligen Busleitungen 8, 4 bzw. 9, 5, die der Erkennung der effektiven Speicher zugriffszeit und zu deren Steuerung dienen. g, h, i, j sind Steuerleitungen, über die aus den zuletzt genannten Signalen abgeleitete Signale geführt werden und die den Speicherzugriff durchführen.Access control signals for the respective come via lines d and f Bus lines 8, 4 or 9, 5, which enable the detection of the effective memory access time and serve to control them. g, h, i, j are control lines through which the The latter signals derived signals are carried and the memory access carry out.

Für einen /uP 8085 z.B. würde die technische Realisierung für eine Anordnung gemäß Fig. 1 folgendermaßen ablaufen.For a / uP 8085, for example, the technical implementation for a Arrangement according to FIG. 1 proceed as follows.

Aus den Signalen ALE1 (Adress Latch Enable) vgl. Leitung f und CS1 (Chip Select = Adreßdecodierung) vgl. Leitung a, die aus den Steuerleitungen des digitalen Rechnersystems I entnommen bzw. aus dessen Adreßleitungen (8) mittels Decodiereinrichtungen herausdecodiert werden, wird ein Signal Ready 2 (c) für das digitale Rechnersystem II gewonnen.From the signals ALE1 (Address Latch Enable) see line f and CS1 (Chip Select = address decoding) see line a, which comes from the control lines taken from the digital computer system I or from its address lines (8) by means of Decoding devices are decoded, a signal Ready 2 (c) for the digital computer system II won.

Dieses veranlaßt II nur dann zu Wartezyk#en, wenn es während der Gültigkeit von Ready 2 ebenfalls auf die Arbeitsspeichereinheit (siehe Fig. 1) zugreifen will. Es hat jedoch sonst keine Wirksamkeit auf das digitale Rechnersystem II und zwar dadurch, daß Ready 2 endgültig nur dann an das digitale Rechnersystem II gelangt, wenn Ready 1 (e) aus ALE2 (d) und CS2 (b) vorher abgeleitet wurde und umgekehrt. Bei zufällig gleichzeitigem Entstehen beider Ready-Nichtsignale, wenn also das Zeitkriterium zur Verteilung des Zugriffs entfällt, da ,das digitale Rechnersystem, das gegenwärtig aktiv zugreift, das andere in dem Moment sperrt, wenn dieses ebenfalls zugreifen will, greift eine einstellbare Vorrangschaltung gesteuert von einem von den Rechnersystemen erreichbaren Speicher oder einem mechanischen Codierschalter ein und bevorzugt eines der digitalen Rechnersysteme. Die gespeicherten Signale Ready 1 oder Ready 2 werden dadurch wieder gelöscht, daß für Ready 1 die aus den Steuerleitungen des digitalen Rechnersystems II entnommenen Signale WR2 oder RD2 (d) ihre positive Flanke und dann der Takt CLK2 (d) seine nächstliegende Flanke gezeigt haben. Für Ready 2 gilt entsprechend WRl oder RD1 und CLK1 (f).This only causes II to wait cycles if it is during validity from Ready 2 also wants to access the main memory unit (see FIG. 1). Otherwise, however, it has no effect on the digital computer system II by the fact that Ready 2 finally only reaches the digital computer system II, if Ready 1 (e) was derived from ALE2 (d) and CS2 (b) beforehand and vice versa. If both ready no-signals occur coincidentally at the same time, i.e. if the time criterion to distribute the access is omitted because, the digital computer system that is currently actively accesses, which blocks others at the moment when they also access wants, an adjustable priority control takes effect, controlled by one of the computer systems accessible memory or a mechanical coding switch and preferably one of digital computer systems. The stored signals Ready 1 or Ready 2 become deleted by the fact that for Ready 1 the control lines of the digital Computer system II taken signals WR2 or RD2 (d) their positive edge and then clock CLK2 (d) will have shown its closest edge. The following applies to Ready 2 according to WRl or RD1 and CLK1 (f).

In Fig. 2 ist eine Anwendung des erfindungsgemäßen Verfahrens in einer dezentralen Prozeßrechneranordnung dargestellt, bei der über Lichtleiterstrecken 20 Sende und Empfangsdaten -pro Station über geeignete Interfaceschaltungen 21 auf ein digitales Rechnersystem I, hier ein IO-Prozessor, so über- tragen werden, daß der Datenteil der übertragenen Information unter einer Adresse, die im Adreßteil der übertragenen Information enthalten ist, auf die Arbeitsspeichereinheit 22 abgelegt wird und vom digitalen Rechnersystem II mit Prozeßdaten verknüpft wird. Ein Informationsautausch in umgekehrter Richtung findet ebenfalls statt. Die Stationen 2, 3, n zeigen gleichartige Systeme.In Fig. 2 is an application of the method according to the invention in a decentralized process computer arrangement shown, in the case of fiber optic routes 20 send and receive data per station via suitable interface circuits 21 a digital computer system I, here an IO processor, so over- wear that the data part of the information transmitted is at an address that is contained in the address part of the information transferred to the main memory unit 22 is stored and is linked by the digital computer system II with process data. An exchange of information in the opposite direction also takes place. The stations 2, 3, n show similar systems.

Während Fig. 3 ein Mehrrechnersystem mit ungradzahliger Anzahl von digitalen Rechnersystemen I und II darstellt, ist in Fig. 4 ein solches mit gerader Anzahl gezeigt. Die digitalen Rechnersysteme tragen hier die Bezeichnung DRS 1, DRS 2 usw., die zugehörigen Arbeitsspeichereinheiten sind mit ASE 1, ASE 2 usw. bezeichnet. Die Adreßbereiche ADB sind zugefügt.While Fig. 3 shows a multi-computer system with an odd number of represents digital computer systems I and II, in Fig. 4 is one with straight Number shown. The digital computer systems are called DRS 1 here, DRS 2 etc., the associated main memory units are labeled ASE 1, ASE 2 etc. designated. The ADB address areas have been added.

Jedes Rechnersystem wird von zwei Arbeitsspeichereinheiten flankierte Mit PZS 1, 2 usw. sind noch die örtlichen Prozeßsignale angedeutet.Each computer system is flanked by two main memory units The local process signals are also indicated with PZS 1, 2 etc.

Während in Fig. 3 die Arbeitsspeichereinheiten ASE 1 bis 5 nur entsprechend indizierte Adreßbereiche aufweisen, ist das in Fig. 4 anders. Die Adreßbereiche sind für jede Arbeitsspeichereinheit ASE1 bis 6 aufgeteilt und zwar können entweder die Adreßbereiche der Arbeitsspeichereinheiten wie in Fig. 3 verteilt werden in ADB 1, 2, 3, 4, 5, 6 oder aber auf nur zwei verschiedene Bereiche ADB 1 oder ADB 2 verteilt werden (siehe Klammern in Fig. 4). Für Fig. 5 gilt gleiches wie für Fig. 4.While in Fig. 3 the main memory units ASE 1 to 5 only accordingly have indexed address ranges, this is different in FIG. 4. The address areas are divided for each main memory unit ASE1 to 6 and can either the address areas of the main memory units as in FIG. 3 are distributed in ADB 1, 2, 3, 4, 5, 6 or just two different areas ADB 1 or ADB 2 (see brackets in Fig. 4). The same applies to FIG. 5 as to FIG. 4th

LeerseiteBlank page

Claims

Claims there Verf method for coupling two, together or separately clocked digital computer systems, each consisting of at least one Central processing unit (CPU) with program and work memory, as well as input and output units, via one within the technically possible address range of the computer systems involved lying common working memory unit, characterized in that the address (8, 9), data (4, 5) and control lines (c, d, e, f) of the systems involved (I, II) each brought up to the common main memory unit and via gate circuits (1, 2, #O, i1), the derived signals from the address (8, 9) and control lines (c, d, e, f) are controlled, with the actual memory (7) for reading or Write access to the memory unit can be connected, taking for the effective Access time of the # each one digital computer system (e.g. lX I) that respectively other digital computer system (e.g. II) via a likewise from the address and control lines derived signal is forced into short waiting cycles, which are shorter than an access cycle are, and that if one of the two digital ones happens to be attempted at the same time Computer systems (I or II) are preferred. 2. Method according to claim 1, characterized in that characterized in that the data from a first digital computer system (e.g. 1) received and included in the data transmitted and as such marked addresses are stored in the main memory unit (7), where them from a second digital computer system (II) under the same, in the program systems of all participating transmission participants (I, II) specified addresses found again and are further processed, the second digital computer system (II) in turn Data for the return in the main memory unit (7) stores from the first digital computer system (I) are passed on according to its program.

3. The method according to claim 1 or 2 for operating a multi-computer system in a closed (ring-shaped) structure, characterized in that the to each digital computer system (DRS1, 2 ...) adjacent working memory units (ASE) have been allocated different address ranges (ADB), with unSradzahliger Number of main memory units (e.g. ASE1 to 5), all main memory units Get different address ranges (ADB) and with an even number of working memory units (e.g. ASE1 to 6) these only two different address areas (ADB1 and ADB2) obtain namely, alternately for each digital computer system, both address areas and that the data transfer direction is determined by the choice of addresses (Fig. 3 and 4).

4. The method according to claim 1 or 2 for operating a multi-computer system in a linear structure, characterized in that to each digital computer system (DRSl ... n) adjacent working memory units (ASEI .. .n) different Allocated address ranges (ADB), with all working memory units (ASEl ... n) received different or alternating two address areas (ADB1 and 2) and that the data transfer direction is determined by the choice of addresses (Fig. 5).