DE3123876A1

DE3123876A1 - Leistungslose (nicht-fluechtige) halbleiter-speichervorrichtung und verfahren zu ihrer herstellung

Info

Publication number: DE3123876A1
Application number: DE19813123876
Authority: DE
Inventors: Masamichi Musashino Tokyo Asano; Hiroshi Yokohama Iwahashi; Masazi Yokohama Mito; Kuniyoshi Tokyo Yoshikawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-06-17
Filing date: 1981-06-16
Publication date: 1982-03-18
Anticipated expiration: 2001-06-17
Also published as: JPS6318865B2; GB2081012B; DE3123876C2; US4495693A; GB2081012A; JPS577162A

Description

Be s ehre ibung

Die Erfindung betrifft eine leistungslose bzw. nicht-flüchtige Halbleiter-Speichervorrichtung aus MOS-Transistoren mit freischwebendem (floating) Gate sowie ein Verfahren zur Herstellung dieser Speichervorrichtung.

Ein MOS-Transistor mit freischwebendem -(floating) Gate ist in den US-PSen 3 868 187 und 3 984 822 beschrieben. Die Fig. 1 bis 3 veranschaulichen in Aufsicht und im Schnitt längs der Linie II-II bzw. längs der Linie III-III in Fig. 1 eine leistungslose bzw. nicht-flüchtige Halbleiter-Speicherzelle 20 mit einem gewöhnlichen freischwebenden Gate (Gate-Elektrode) . Eine Speicherzelle dieser Art ist an sich bekannt. Die Fig. 1 und 2 zeigen den Zustand, in welchem gleichzeitig Kapazitäten in der Speicherzelle 20 geformt werden. Die Speicherzelle 20 besitzt eine Kapazität C1 zwischen einem freischwebenden Gate 22 und einem Steuer-Gate (control gate) 24, eine Kapazität C2 zwischen dem freischwebenden Gate 22 und einer Kanalzone 26, eine Kapazität C3 zwischen dem freischwebenden Gate 22 und einem p-Typ-Halbleitersubstrat 28, mit Ausnahme der Kanalzone 26, eine Kapazität C4 zwischen dem freischwebenden Gate 22 und einer N -Typ-Drainzone 30 sowie eine Kapazität C5 zwischen dem freischwebenden Gate 22 und einer N -Sourcezone 32. Das freischwebende Gate 22 und das Steuer-Gate 24 bestehen aus polykristallinem Silizium. Das freischwebende Gate 22, das Steuer-Gate 24 und das Halbleitersubstrat 28 sind durch eine Isolierschicht 34 aus SiO₂ gegeneinander isoliert.

Steuer-Gates 24 der Speicherzellen 20 sind an die betreffenden Zeilenleitungen eines Halbleiterspeichers angeschlossen, während ihre Drainzonen 20 mit Spaltenleitungen des Halbleiterspeichers verbunden sind, so daß eine Speichermatrix gebildet wird. Beim Einschreiben von Daten in die Speicherzelle 20 wird eine hohe Spannung von z.B. 25 V ■ an ausgewählte Zeilen- und Spaltenleitungen des Halbleiter-

-I-

speichers angelegt.

Da die Drainzonen der anderen Speicherzellen 20 an ausgewählten Spaltenleitungen liegen und die Steuer-Gates 24 der anderen Speicherzellen 20 mit nicht-gewählten Zeilenleitungen verbunden sind (ein Spannung entsprechend Null liegt am Steuer-Gate 24), werden in die anderen Speicherzellen 20 keine Daten eingeschrieben. Wenn die Drain-Spannung der anderen Speicherzellen 20 (d. h. der Speicherzellen, deren Steuer-Gate 24 an Null Volt liegt und deren Drainzone 30 mit der hohen Spannung beaufschlagt ist) mit V_D bezeichnet wird, läßt sich unter Berücksichtigung der vorher genannten Kapazitäten C1 bis C5 das Potential V des freischwebenden Gates 22 der Speicherzelle 20 wie folgt ausdrücken:

^VF C1+C2+C3+C4+C5^VD

Der Einfachheit halber wird die Kapazität C4 zwischen Drainzone 30 und freischwebendem Gate 22 durch eine Strecke (Seiten- bzw. Querdiffusionsstrecke) X. bestimmt, über welche sich die Drainzone 30 unter dem freischwebenden Gate 22 zum Substratbereich erstreckt (vgl. Fig. 2). Gemäß üblicher Praxis wird die Breite FW des freischwebenden Gates als das Dreifache der Kanalbreite vorausgesetzt. Die Länge des freischwebenden Gates ist mit FL bezeichnet.

Im folgenden sei angenommen, daß im Fall von FLs 5 pm und X. = 1,2 μπι die Dicke der Gateoxidschicht 1000 Ä (0,1 μπι) , der Abstand zwischen dem freischwebenden Gate 22 und dem Steuer-Gate 24 1500 Ä (0,15 μπι) und die Strecke zwischen dem freischwebenden Gate 22 und dem Halbleitersubstrat 28, mit Ausnahme der Kanalzone 26, 7000 A (0,7 iim) betragen. Die Kapazität C des Kondensators eines Bereichs S, der durch

Einfüllen eines Materials mit einer Dielektrizitätskonstante 6 zwischen zwei in einem Abstand d voneinander angeordnete Leiter gebildet worden ist, bestimmt sich nach folgender Gleichung:

	C4	-,	■	:w«Xj	₊ CW.Xj	+ ^cw>xj
Somit gilt:	C1+C2+C3+C4+C5			0.1	0.1	0.1
FL-FW ₊ (FL-2Xj)CW ₊		FL.CW^
0,15 O₁I	0,7
^ 0,073

Hieraus folgt:

V_F = 0,073 V_D (2)

Wenn an das Steuer-Gate und die Drainzone einer Speicherzelle eine hohe Spannung angelegt wird, um Elektronen in das freischwebende Gate zu injizieren, beträgt das Potential am freischwebenden Gate der nicht-gewählten Speicherzellen (d. h. derjenigen mit einer Steuer-Gate-Spannung von Null), welche die Spaltenleitung mit einer Speicherzelle teilen, gemäß Gleichung (2) 1,46 V, wenn die Drainspannung V"_D jeder nicht-gewählten Speicherzelle 20 V beträgt. Dies bedeutet, daß die nicht-gewählten Speicherzellen sich im ^:

selben Zustand wie dann befinden, wenn ieine Spannung von "

1,46 V dem freischwebenden Gate aufgeprägt wird. Im Ein- ■]

schreibbetrieb zeigt somit die Spannung am freischwebenden ]

Gate der nicht-gewählten Speicherzelle 1,46 V an, wenn der Drainzone bzw. -elektrode der Speicherzelle lediglich 20 V ,

aufgeprägt werden. Die Schwellenwertspannung V_mrr der Speicherzelle, als Spannung des freischwebenden Gates gemessen,

— Q _

sollte demzufolge auf 1,46 V oder darüber eingestellt werden. Wenn jedoch die Schwellenwertspannung erhöht wird, wird beim Auslesen von Daten aus der Speicherzelle der durch diese fließende Strom verringert. Infolgedessen ist eine lange Zeitspanne für das Aufladen und Entladen der Spaltenleitung erforderlich, so daß die Daten mit niedriger Geschwindigkeit aus der Speicherzelle ausgelesen werden. Bisher wurde aus diesem Grund die Schwellenwertspannung soweit herabgesetzt, daß im Einschreibbetrieb ein vernachlässigbarer Leck- bzw. Streustrom durch die nichtgewählte Speicherzelle fließen konnte. Bei einer üblichen Speicherzelle wird die genannte Schwellenwertspannung V_T„ auf etwa 1 V eingestellt, um die gespeicherten Daten schnell aus den Speicherzellen auslesen zu können. Genauer gesagt: Wenn die Spannung des freischwebenden Gates größer ist als 1 V, wird der Speicherzellentransistor durchgeschaltet. Wenn in diesem Fall im Einschreibbetrieb eine Spannung von 20 V an die gewählte Spaltenleitung angelegt wird, fließt ein - allerdings kleinerer - elektrischer Strom durch die mit der gewählten Spaltenleitung verbundene, nicht-gewählte Speicherzelle. Wenn eine größere Speicherkapazität vorhanden ist, d. h. wenn mehr Speicherzellen auf demselben Halbleiterchip ausgebildet sind, sind mehr Speicherzellen mit derselben Spaltenleitung verbunden, so daß die Summe der über die nicht-gewählten Speicherzellen fließenden elektrischen Ströme eine nicht mehr vernachlässigbare Größe erreicht. Hieraus kann sich das Problem ergeben, daß aufgrund dieses Streustroms das Potential an der Spaltenleitung im Einschreibbetrieb niedriger wird und daher eine längere Einschreibzeit erforderlich ist. Da außerdem während des Einschreibvorgangs ein elektrischer Strom über die nicht-gewählte Speicherzelle fließt, kann ein fehlerhaftes Einschreiben in die nicht-gewählte Speicherzelle erfolgen.

Zur Vermeidung der Verringerung des Potentials an der Spaltenleitung wurde ein Verfahren vorgeschlagen, bei dem einem in der Dateneinschreiboperation zu verwendenden Lasttransi-

J ι ζ J ö / b

ve» «

-ΙΟ

stor eine größere Stromführungsfähigkeit verliehen wird. j

Es sei angenommen, daß ein Einschreibvorgang in bezug auf j

den nicht-gewählten Transistor vorgenommen wird, der mit derselben Spaltenleitung verbunden ist (d. h. es werden Elektronen in das freischwebende Gate injiziert), und sich daher die Schwellenwertspannung V_TIr erhöht. In diesem Fall fließt ein übermäßiger bzw. Überschußstrom vom Lasttransistor zum gewählten Transistor, wobei die Gefahr für einen Durchbruch der Speicherzelle besteht.

Gemäß Gleichung (1) muß die Kapazität C4 zwischen dem freischwebenden Gate und der Drainzone verkleinert werden, um ein Potential am freischwebenden Gate unter den Bedingungen eines vorbestimmten Drainpotentials V_n klein zu machen. Zur Verringerung der Kapazität C4 ohne Veränderung der Größe, z. B. der Kanallänge, der Speicherzelle braucht lediglich die Querdiffusionsstrecke X. der Drainzone verkleinert zu werden.

Die Drainzone der bisherigen Speicherzelle 20 ist gemäß Fig. 4 als Maske mit Selbstausrichtung auf das freischwebende Gate 22 ausgerichtet. In diesem Fall wird gleichzeitig mit der Ausbildung des genannten freischwebenden Gates 22 die Gate-Elektrode 38 eines MOS-Transistors 36 eines peripheren Schaltkreises ausgebildet. Die Drainzone 40 und die Sourcezone 42 des MOS-Transistors 36 sind als Maske mit Selbstausrichtung auf die Gate-Elektrode 38 ausgerichtet. Infolgedessen besitzen Drain- und Sourcezone der Speicherzelle 20 und des MOS-Transistors 36 des peripheren Schaltkreises jeweils dieselbe Querdiffusionsstrecke X.. Wenn hierbei die Diffus ion s s trecke X. zur Verkleinerung der Kapazität C4 verkleinert wird, wird die Sperrschicht- bzw. Übergangstiefe der Speicherzelle 20 und des MOS-Transistors 36 des peripheren Schaltkreises kleiner, so daß sich die Durchbruchspannung des pn-Übergangs verringert. Zur Verkleinerung der Diffusionsstrecke X., während die Durchbruchspannung auf einem hohen Viert gehalten wird, braucht lediglich die

Premdatom-Dotierkonzentration der N -Zone gemäß Fig. 4 verringert zu werden. Dabei erhöht sich jedoch der Widerstandswert der N -Zone bei Vergrößerung des Strom- bzw. Leistungsverlusts, was zu einer Verringerung der Betriebsgeschwindigkeit der Schaltung führt.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer leistungslosen (nicht-flüchtigen) Halbleiter-Speichervorrichtung, bei welcher der Streustrom der nicht-gewählten Speicherzellen an derselben Spaltenleitung, auf welcher beim Dateneinschreibvorgang eine Speicherzelle angewählt wird, herabgesetzt werden kann.

Im Zuge dieser Aufgabe bezweckt die Erfindung auch die Schaffung eines Verfahrens zur Herstellung einer solchen leistungslosen Halbleiter-Speichervorrichtung.

Die genannte Aufgabe wird bei einer leistungslosen bzw. nichtflüchtigen Halbleiter-Speichervorrichtung der angegebenen Art erfindungsgemäß gelöst durch einen MOS-Transistor eines ersten Typs mit einer Sourcezone, einer Drainzone und einer Gate-Elektrode und durch einen MOS-Transistor eines zweiten Typs mit Sourcezone, Drainzone sowie einer ersten Gate-Elektrode und einer unter Bildung einer Doppelgatestruktur über letzterer angeordneten zweiten Gate-Elektrode sowie dadurch, daß die Breite einer Überlappung zwischen der ersten Gate-Elektrode und der Drainzone des zweiten MOS-Transistors kleiner ist als diejenige einer Überlappung zwischen der Gate-Elektrode und der Drainzone des ersten MOS-Transistors.

Bei einer leistungslosen Halbleiter-Speichervorrichtung mit diesem Aufbau ist die Überlappung zwischen einem freischwebenden Gate und einer Drainzone des Transistors kleiner. Infolgedessen ist ein Potential am freischwebenden Gate, das bei Anlegung einer hohen Spannung an die Drainzone induziert wird, kleiner als bei der bisherigen Vorrichtung.

Da der Streustrom der nicht-gewählten Speicherzelle verringert ist, tritt keine Herabsetzung des Potentials an der Spaltenleitung beim Einschreiben von Daten auf, wobei auch die Einschreibzeit verkürzt wird. In diesem Fall braucht keine fehlerhafte Einschrexboperation bezüglich der nicht-gewählten Speicherzelle berücksichtigt zu werden.

Die vorstehend beschriebene leistungslose Halbleiter-Speichervorrichtung wird in der Weise hergestellt, daß (zunächst) auf einem Halbleitersubstrat unter Zwischenfügung einer ersten Isolierschicht eine erste elektrisch leitfähige Schicht bzw. Leiterschicht ausgebildet wird, daß auf der ersten Leiterschicht unter Zwischenfügung einer zweiten Isolierschicht eine zweite Leiterschicht ausgebildet wird, daß durch selektives fitzen der zweiten Leiterschicht eine zweite Gate-Elektrode geformt wird, daß durch selektives Ätzen' der ersten Leiterschicht eine erste Gate-Elektrode.geformt wird und daß durch Einführung eines Fremdatoms in das Halbleitersubstrat unter Benutzung der zweiten Gate-Elektrode als Maske eine Source- und eine Drainzone ausgebildet werden.

Die Gate-Elektrode des MOS-Transistors des peripheren Schaltkreises wird durch die erste elektrisch leitende bzw. Leiterschicht gebildet, wobei dieser Transistor als Treiber-MOS-Transistor benutzt wird. Die Gate-Elektrode dieses MOS-Transistors wird durch die zweite elektrisch leitende bzw. Leiterschicht gebildet, wobei dieser Transistor als Last-MOS-Transistor benutzt wird. Die Kanallänge des Treiber-MOS-Transistors ist kürzer als diejenige des Last-MOS-Transistors, und es ist daher möglich, eine Speichervorrichtung mit höherer Speicherdichte zu bilden. Der Ausgangspegel des Lasttransistors, dessen Gate-Elektrode durch die zweite Leiterschicht gebildet ist, kann höher eingestellt sein als derjenige des Lasttransistors, dessen Gate-Elektrode durch die erste Leiterschicht gebildet ist, so daß der erstgenannte Lasttransistor wirksam als solcher zu arbeiten vermag.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine Aufsicht auf eine leistungslose bzw. nicht-flüchtige Halbleiter-Speichervorrichtung zur Veranschaulichung eines Kapazitätsbildungszustands eines leistungslosen Speichers,

Fig. 2 einen Schnitt längs der Linie II-II in Fig. 1, Fig. 3 einen Schnitt längs der Linie III-III in Fig. 1,

Fig. 4 eine Schnittansicht einer bisherigen leistungslosen bzw. nicht-flüchtigen Halbleiter-Speichervorrichtung,

Fig. 5 eine Schnittansicht einer leistungslosen bzw. nichtflüchtigen Halbleiter-Speichervorrichtung gemäß einer Ausführungsform der Erfindung,

Fig. 6a bis 6f Schnittansichten eines Halbleitersubstrats zur Erläuterung eines Verfahrens zur Herstellung einer leistungslosen Speichervorrichtung gemäß der Erfindung,

Fig. 7a bis 7h Schnittansichten eines HalbleiterSubstrats zur Erläuterung eines anderen Verfahrens zur Herstellung einer leistungslosen Speichervorrichtung gemäß der Erfindung,

Fig. 8 eine graphische Darstellung der Beziehung zwischen Schwellenwertspannung und Bor-Implantationsmenge,

Fig. 9 eine graphische Darstellung der Beziehung zwischen der Substratspannung und der Erhöhung der Schwellenwertspannung,

O I L· O O / U

Fig. 10 eine graphische Darstellung der Beziehung zwischen der effektiven Kanallänge und der Schwellenwertspannungsdifferenz ,

Fig. 11a bis 111 Schnittansichten eines Halbleitersubstrats zur Erläuterung eines Verfahrens zur Herstellung einer leistungslosen Speichervorrichtung mit einem MOS-Transistor vom freischwebenden Gate-Typ, einem MOS-Treibertransistor und einem MOS-Lasttransistor,

Fig. 12 eine (in vergrößertem Maßstab gehaltene) Schnittansicht des erfindungsgemäßen MOS-Treibertransistors,

Fig. 13 eine Schnittansicht eines Halbleitersubstrats zur Erläuterung eines Verfahrens zur Herstellung eines erfindungsgemäßen MOS-Treibertransistors,

Fig. 14 ein Schaltbild einer Adressen-Puffer- bzw. -Zwischenspeicherschaltung unter Verwendung eines MOS-Treibertransistors und eines MOS-Lasttransistors gemäß der Erfindung und

Fig. 15 ein Schaltbild einer Ausgangs-Pufferschaltung unter Verwendung eines MOS-Treibertransistors und eines MOS-Lasttransistors gemäß der Erfindung.

Nachdem die Fig. 1 bis 4 eingangs bereits erläutert worden sind, ist im folgenden zunächst eine Ausführungsform der Erfindung anhand von Fig. 5 beschrieben.

Die in Fig. 5 dargestellte leistungslose (nicht-flüchtige) Halbleiter-Speichervorrichtung 110 umfaßt eine Speicherzelle 120 aus einem MOS-Transistor mit freischwebendem Gate und Steuer-Gate 124 sowie einen MOS-Transistor 136, der einen peripheren Schaltkreis darstellt und eine Gate-Elektrode 138 aufweist. Unter Verwendung des Steuer-Gates 124

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als Maske sind eine N -Typ-Sourcezone 132 und eine Drainzone 130 der Speicherzelle 120 auf einem Halbleitersubstrat 128 ausgebildet. Die Sourcezone 142 und die Drainzone 140 des MOS-Transistors des peripheren Schaltkreises (im folgenden als "peripherer MOS-Transistor" bezeichnet) sind gleichzeitig durch Selbstausrichtung unter Verwendung der Gate-Elektrode als Maske ausgebildet worden. Die Länge X. (M) der Überlappung zwischen dem Steuer-Gate 127 und der Drainzone 130 der Speicherzelle 120 entspricht somit der Länge X. (P) der Überlappung zwischen der Gate-Elektrode 138 und der Source/Drain-Zone des peripheren MOS-Transistors 136. Das freischwebende Gate 122 der Speicherzelle 120 kann unter Heranziehung der Steuer-Gates 124 als Maske mittels Selbstausrichtung geformt sein, so daß die Länge des freischwebenden Gates 122 kürzer ist als diejenige des Steuer-Gates 124. Die Größe X„ der Überlappung zwischen dem freischwebenden Gate 122 und der Drainzone 130 kann daher kleiner sein als die Länge X. (M). Die Längen X. (M) und X. (P) entsprechen den betreffenden Längen bei der bisherigen Speichervorrichtung 20 (vgl. Fig. 4). Die Länge X der Überlappung zwischen dem freischwebenden Gate 122 und der Drainzone 130 ist kleiner als die Länge X. bei der bisherigen Speichervorrichtung 20, wobei die Kapazität CA zwischen Drainzone 130 und freischwebendem Gate 122 der Speicherzelle 120 kleiner ist als bei der bisherigen Speichervorrichtung. Wenn infolgedessen bei einer Einschreiboperation eine hohe Spannung an die Drainzone 130 der nicht-gewählten Speicherzone 120 angelegt wird, wird ein am freischwebenden Gate 122 induziertes Potential V_ kleiner. Aus diesem Grund wird der Streustrom verringert, während die Verkleinerung eines Potentials an der angewählten Spaltenleitung, auf welcher Daten eingeschrieben werden, geringer und die für den Einschreibvorgang erforderliche Zeit verkürzt werden. Infolgedessen besteht keine Möglichkeit für ein fehlerhaftes Einschreiben in die nicht-gewählte Speicherzelle.

Andererseits tritt ein geringer Anstieg des Potentials V

des freischwebenden Gates auf, und es ist dabei möglich, eine (Schwellenwert-) Spannung V_mTI kleiner auszulegen

Xn.

als bei der bisherigen leistungslosen Speicherzelle. Da in diesem Fall der über die Speicherzelle fließende Strom in der Auslesebetriebsart vergrößert werden kann, läßt sich das Aufladen und Entladen an der Spaltenleitung schneller durchführen, so daß auf diese Weise eine mit hoher Geschwindigkeit arbeitende Speichervorrichtung geschaffen werden kann.

Von der Spaltenleitung aus gesehen führt eine Herabsetzung der Kapazität C4 zu einer Verringerung der Kapazität der Spaltenleitung. Dieses Merkmal ermöglicht ebenfalls die Schaffung einer Hochgeschwindigkeits-Speichervorrichtung.

Die Länge des Steuer-Gates kann größer gewählt werden als diejenige des freischwebenden Gates, indem letzteres unter Verwendung des Steuer-Gates als Maske ausgebildet wird. Das Potential V„ am freischwebenden Gate kann durch den Kanten- bzw. Randeffekt der Gate-Elektrode effektiv erhöht
ken:

höht werden. Das Potential V„ läßt sich wie folgt ausdrük-

v_F =

C1+C2+C3+C4+C5

Die Größe OC gemäß dieser Gleichung kann vergrößert werden, weil die Länge des Steuer-Gates größer ist als diejenige des freischwebenden Gates und es möglich ist, dasselbe Potential V_ mit einem kleineren (Potential-)Wert V_ zu erzielen.

Die auf die beschriebene Weise ausgebildeten N -Typ-Source/ Drain-Zonen besitzen dieselbe Tiefe der Sperrschicht bzw. des Übergangs wie beim bisherigen MOS-Transistor mit freischwebendem Gate, so daß der Widerstand der Source/Drain-Zonen kleiner gehalten werden kann; hierbei besteht keine

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Möglichkeit oder Gefahr für das Auftreten eines Leistungsverlusts oder einer Verringerung der Arbeitsgeschwindigkeit. Weiterhin kann die Durchbruchspannung des pn-übergangs auf dieselbe Größe wie beim bisherigen MOS-Transistor mit freischwebendem Gate eingestellt werden, weil die N -Typ-Source/ Drain-Zonen dieselbe Ubergangstiefe wie bei der bisherigen Konstruktion besitzen.

Im folgenden ist ein Verfahren zur Herstellung einer leistungslosen bzw. nicht-flüchtigen Halbleiter-Speichervorrichtung gemäß der Erfindung anhand der Fig. 6a bis 6f beschrieben. Hierbei ist darauf hinzuweisen, daß der in diesen Figuren an der rechten Seite dargestellte Teil einen MOS-Transistor 136a des peripheren Schaltkreises darstellt, während der linke Teil in diesen Fig. eine Speicherzelle ■ 120a bildet. Gemäß Fig. 6a wird das p-Typ-Halbleitersubstrat 128a nach einem Photoätzverfahren selektiv oxidiert, um eine Feldoxidschicht 144a zu bilden. Der freigelegte Teil des Halbleitersubstrats 128a wird gemäß Fig. 6b zur Bildung einer ersten Oxidschicht 146a thermisch oxidiert. Sodann wird auf der Oxidschicht eine Photoresistschicht ausgebildet, worauf die über den Kanalbildungsbereichen oder -zonen einer Speicherzelle 120a und eines MOS-Transistors 136a (des peripheren Schaltkreises) liegenden Resistschicht—Abschnitte selektiv abgetragen werden und anschließend eine Ionenimplantation von p-Typ-Atomen, wie Bor, durchgeführt wird, um eine zweckmäßige Schwellenwertspannung zu erreichen. Hierauf wird die Resistschicht entfernt. Auf der Oberfläche des resultierenden Gebildes wird dann gemäß Fig. 6c nach einem CVD- bzw. chemischen Aufdampfverfahren eine erste Polysilizium-Schicht 148a ausgebildet, worauf diese Schicht 148a und die erste Oxidschicht 146a durch Photoätzen selektiv abgetragen werden, um ein freischwebendes Gate 122a, eine Gate-Elektrode 138a des peripheren MOS-Transistors 136a sowie erste und zweite Gate-Oxidschichten .1 50a und 151a auszubilden. Gemäß Fig. 6d wird sodann nach einem thermischen Oxidationsverfahren eine

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zweite Oxidschicht 152a geformt, welche die Oberfläche des Halbleitersubstrats 128a, das freischwebende Gate 122a und die Gate-Elektrode 138a bedeckt, worauf durch chemisches Aufdampfen auf der Oberfläche des resultierenden Gebildes eine zweite Polysiliziumschicht 154a ausgebildet wird. Die zweite Polysiliziumschicht 154a und die zweite Oxidschicht 152a werden gemäß Fig. 6e durch'Photoätzen selektiv entfernt, um. auf dem freischwebenden Gate 122a ein Steuer-Gate 124a auszubilden. Gleichzeitig werden die zweite Polysiliziumschicht 154a und die zweite Oxidschicht 152a an der Stelle, an welcher der periphere MOS-Transistor 136a vorgesehen wird, abgetragen. Unter Verwendung des Steuer-Gates 124a und der Gate-Elektrode 138a als Maske wird ein N Fremdatom mittels Ionenimplantation oder Festphasendiffusion in die freigelegte Oberfläche des Halbleitersubstrats eingeführt, so daß eine N -Zone 156a entsteht. Danach wird die resultierende Halbleitervorrichtung einer Hochtemperatur-Wärmebehandlung unterworfen, um gemäß Fig. 6f eine Sourcezone 132a und eine Drainzone 130a der Speicherzelle 120 sowie eine Sourcezone 142a und eine Drainzone 140a des peripheren Schaltkreises auszubilden. Bei dieser Wärmebehandlung werden die Oberflächen des Halbleitersubstrats 128a, des freischwebenden Gates 122a, des Steuer-Gates 124a und der Gate-Elektrode 138a zur Ausbildung einer dritten Oxidschicht 158a thermisch oxidiert.

Die auf diese Weise hergestellte Speicherzelle 120a besitzt eine kleine Überlappung zwischen der Drainzone 130a und dem freischwebenden Gate 122a, so daß die Kapazität C4 zwischen Drainzone 130a und freischwebendem Gate kleiner wird.

Im folgenden ist anhand der Fig. 7a bis 7h ein anderes Verfahren zur Herstellung der Halbleiter-Speichervorrichtung beschrieben. In diesen Figuren ist wiederum an der rechten Seite ein MOS-Transistor 136b eines peripheren Schaltkreises ("peripherer MOS-Transistor") dargestellt, während an der linken Seite eine Speicherzelle 120b veranschaulicht ist. Gemäß Fig. 7a wird zunächst ein p-Typ-Halb-

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leitersubstrat 128b nach einem Photoätzverfahren selektiv oxidiert, um eine Feldoxidschicht 144b auszubilden. Der freigelegte Teil des Halbleitersubstrats 128b wird zur Ausbildung einer ersten Oxidschicht 146b thermisch oxidiert. Auf der Oberfläche des so entstandenen Gebildes wird eine Photoresistschicht vorgesehen. Der über der Kanalbildungszone der Speicherzelle 120hr befindliche Resistschichtabschnitt wird selektiv abgetragen, worauf zur Einstellung einer zweckmäßigen Schwellenwertspannung p-Typ-Atome, wie Bor (B)_; durch Ionenimplantation in die Kanalbildungszone eingebracht werden. Hierauf wird die Photoresistschicht abgetragen. Gemäß Fig. 7b wird dann nach einem CVD- bzw. chemischen Aufdampfverfahren eine Phosphor (P) enthaltende erste Polysiliziumschicht 148b auf der ersten Oxidschicht 146b ausgebildet. Die erste Polysiliziumschicht 148b des peripheren MOS-Transistors 136b, die andere unnötige erste Polysiliziumschicht und die erste Oxidschicht 146b werden gemäß Fig. 7c selektiv entfernt. Gemäß Fig« 7c wird hierauf auf der gesamten Oberfläche des Halbleitersubstrats eine zweite Oxidschicht 152b ausgebildet. Auf der Oberfläche des resultierenden Gebildes wird eine Resistschicht vorgesehen, wobei der über der Kanalbildungszone des peripheren MOS-Transistors 136b befindliche Resistschichtabschnitt selektiv abgetragen und zur Einstellung einer vorbestimmten Schwellenwertspannung eine Ionenimplantation eines p-Typ-Fremdatoms, wie Bor (B) vorgenommen wird. Die restliche bzw. verbleibende Resistschicht wird abgetragen, und auf der Oberfläche des entstandenen Gebildes wird durch chemisches Aufdampfen eine zweite Polysiliziumschicht 154b ausgebildet, während auf der so entstandenen Oberfläche eine vierte Oxidschicht 160b vorgesehen wird. Die vierte Oxidschicht 160b, die zweite Polysiliziumschicht 154b und die zweite Oxidschicht 152b des MOS-Transistors der Speicherzelle und des peripheren Schaltkreises werden gemäß Fig. 7e zur Ausbildung eines Steuer-Gates 124b und einer Gate-Elektrode 138b selektiv (weg-)geätzt. Die erste Polysiliziumschicht 148b der Speicherzelle wird unter Verwendung des

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vierten Oxidschichtmusters 161b (auf dem Steuer-Gate 124b) als Maske mit Selbstausrichtung gemäß Fig. 7f geätzt, um ein freischwebendes Gate 122b auszubilden. Die erste Oxidschicht 146b wird selektiv entfernt, und gleichzeitig werden die vierten Oxidschichtmuster 161b und 162b entfernt. Da die erste Polysiliziumschicht 148b Phosphor enthält, ist ihre Ätzgeschwindigkeit größer als diejenige des Steuer-Gates 124b. Wenn daher die erste Polysiliziumschicht 148b während einer vorbestimmten Zeitspanne stärker geätzt wird, kann die Länge des freischwebenden Gates 122b kleiner ausgebildet werden als diejenige des Steuer-Gates 124b. Unter Heranziehung des Steuer-Gates 124b und der Gate-Elektrode 138b als Maske erfolgt dann eine Ionenimplantation eines n-Typ-Fremdatoms in die freigelegte Oberfläche des Halbleitersubstrats 128b, um N -Zonen 156b auszubilden (vgl. Fig. 7g). Das N-Typ-Fremdatom wird durch Hochtemperatur-Wärmebehandlung diffundiert bzw. verteilt, um eine Sourcezone 132b und eine Drainzone 130b der Speicherzelle 120b sowie eine Sourcezone 142b und eine Drainzone 140b des peripheren MOS-Transistors 136b zu formen (vgl. Fig. 7h). Bei der Hochtemperatur-Wärmebehandlung werden die Oberflächen des Halbleitersubstrats 128b, des freischwebenden Gates 122b, des Steuer-Gates 124b und der Gate-Elektrode 138b unter Ausbildung einer dritten Oxidschicht 158b thermisch oxidiert.

Die auf diese Weise hergestellte Speicherzelle 120b besitzt eine kleine Überlappung zwischen Drainzone 130b und freischwebendem Gate 122b, so daß die Kapazität C4 zwischen Drainzone 130b und freischwebendem Gate kleiner eingestellt sein kann.

Im Fall der beiden beschriebenen leistungslosen Halbleiter-Speichervorrichtungen besteht die Gate-Elektrode 138a des peripheren MOS-Transistors 136a aus der ersten Polysiliciumschicht 148a aus demselben Material wie demjenigen des freischwebenden Gates 122a der Speicherzelle 120a, und die

Gate-Elektrode 138a des MOS-Transistors 136b wird durch die zweite Polysiliziumschicht 154b aus demselben Material wie demjenigen des Steuer-Gates 124b der Speicherzelle 120b gebildet. Es ist darauf hinzuweisen, daß die Schwellenwertspannung des MOS-Transistors, z. B. des n-Kanal-MOS-Transistors, durch die Ionenimplantation eines p-Typ-Fremdatoms, wie Bor (B), in die Kanalbildungszone bestimmt wird. Die Ionenimplantation erfolgt vor der Ausbildung der Gate-Elektrode des MOS-Transistors. Dies bedeutet, daß im Fall des MOS-Transistors (im folgenden ^uch) als erster Polysiliziumtransistor bezeichnet) unter Verwendung der ersten Polysiliziumschicht als Gate-Elektrode die Ionenimplantation von Bor vor der Ausbildung der ersten Polysiliziumschicht erfolgt, während im Fall des MOS-Transistors (zweiter PoIysilizium-Transistor) unter Verwendung der zweiten Polysiliziumschicht als Gate-Elektrode diese Ionenimplantation vor der Ausbildung der zweiten Polysiliziumschicht erfolgt. Die erste Polysiliziumschicht wird zu einem früheren Zeitpunkt als die zweite Polysiliziumschicht ausgebildet und den verschiedenen nachfolgenden Wärmebehandlungen unterworfen. Das durch Ionenimplantation in die Kanalbildungszone des ersten Polysilizium-Transistors eingebrachte Bor wird tiefer in das Halbleitersubstrat eindiffundiert als das durch Ionenimplantation in die Kanalzone des zweiten Polysilizium-Transistors eingeführte Bor. Wenn somit gleichgroße Bormengen durch Ionenimplantation eingebaut werden, ist die Borkonzentration in der Kanalbildungszone beim ersten Polysilizium-Transistor geringer als beim zweiten Polysilizium-Transistor. Zur Erzielung derselben Schwellenwertspannung wird daher in die Kanalbildungszone des ersten Polysilizium-Transistors durch Ionenimplantation eine größere Bormenge eingebracht. Dieser Zustand ist in Fig. 8 veranschaulicht. Die Kurve (X gemäß Fig. 8 veranschaulicht die Beziehung zwischen der Schwellenwertspannung des ersten Polysilizium-Transistors und'der Bor-Implantationsmenge, während die Kurve ß die Beziehung zwischen der Schwellenwertspannung des zweiten Polysilizium-Transistors und der Bor-Implantationsmenge darstellt.

O I Z.OO /

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Es sei beispielsweise angenommen, daß gleich große Schwellenwertspannungen vorliegen, wenn die Substratpotentiale an erstem und zweitem Polysilizium-Transistor Null betragen. In diesem Fall ist eine Änderung jeder Schwellenwertspannung, wenn sich das Substratpotential V_n ändert (d. h.

rs

die Substrat-VorSpannungskennlinie), derart, daß sich die Fremdatomkonzentration des HalbleiterSubstrats so verhält, als wenn sie an der Seite des ersten Polysilizium-Transistors höher wäre als an der Seite des zweiten Polysilizium-Transistors. Dies beruht darauf, daß im ersten Polysiliziumtransistor das Bor tief in das Halbleitersubstrat eingedrungen ist. Fig. 9 veranschaulicht die erwähnte Substrat-Vorspannungskennlinie. In Fig. 9 stehen auf der Abszisse die Quadratwurzel des Substratpotentials und auf der Ordinate eine Differenz j4iV_„ zwischen der Schwellenwertspannung,

I In

wenn das Substratpotential Null V beträgt, und der Schwellenwertspannung für den Fall, daß das Substratpotential anliegt. In Fig. 9 stehen die Kurve Yfür die Kennlinie des ersten Polysilizium-Transistors und die .Kurve O für die Kennlinie des zweiten Polysilizium-Transistors.

Fig. 10 veranschaulicht-"die Beziehung zwischen einer effektiven Kanallänge L _f£ und einer Differenz Δ₂ ^νφττ zwischen der Schwellenwertspannung V_m„ (L = 40 um) eines MOS-Transistors mit einer Kanallänge L von 40 μπι und der Schwellenwertspannung V „ (L ~~) eines MOS-Transistors mit einer effektiven Kanallänge L -._f. Hierbei wird die effektive Kanallänge L ~^ durch Subtrahieren einer Querdiffusionslänge X. der Source/Drainzonen von der Länge χ der Gate-Elektrode des MOS-Transistors erhalten (x -2X.). Fig. 10 veranschaulicht einen Effekt (d. h. den Kurzkanaleffekt), gemäß dem die Schwellenwertspannung um so niedriger wird, je kürzer die Kanallänge ist. Die Kurven f und ζ stehen für die Kennlinien des ersten bzw. des zweiten Polysilizium-Transistors. Bei einer effektiven Kanallänge von wenig unter 2,0 μπι zeigt der ersten Polisilizium-Transistor den Kurzkanaleffekt, während der zweite Polysilizium-Tran-

sistor den Kurzkanaleffekt bei einer effektiven Kanallänge von etwas unter 2,5 μΐη zeigt. Ein Abfall der Schwellenwertspannung des ersten Polysilizium-Transistors tritt erst dann auf, wenn die effektive Kanallänge kürzer ist als beim zweiten Polysilizium-Transistor. Aus diesem Grund kann die Kanallänge des ersten Polysilizium-Transistors kleiner eingestellt werden als diejenige des zweiten Polysilizium-Transistors. Die Schwellenwertspannung des ersten Polysilizium-Transistors ist bis zur kürzeren Kanallänge stabilisiert, und wenn dieser Polysilizium-Transistor daher als Treiber transistor verwendet wird, läßt sich dieses Element stärker miniaturisieren als bei Verwendung des zweiten Polysilizium-Transistors, wodurch die Schaffung einer leistungslosen Halbleiter-Speichervorrichtung hoher Integrationsdichte möglich wird.

Die Schwellenwertspannung des ersten Polysilizium-Transistors besitzt eine größere Substrat-Vorspannungscharakteristik oder -kennlinie als diejenige des zweiten Polysilizium-Transistors. Wenn daher der erste Polysilizium-Transistor als Lasttransistor benutzt wird, ist die Ausgangsspannung niedriger als Verwendung des zweiten Polysilizium-Transistors als Lasttransistor. Vorausgesetzt seien z. B. die Schwellenwertspannung ν_φΐΤ von erstem und zweitem Polysilizium-Transistor mit 1 V und die Drainspannung V_D sowie die Gatespannung V_p mit (jeweils) 5 V. In diesem Fall erscheint an den Source-Elektrode dieser Transistoren die folgende Spannung V_c:

V_S = V_G - (V_TH + AV_TH)

Zwischen der Source-Spannung V_ und der Substrat-Spannung V_n besteht die Beziehung V„ = -V_.

- 24 -

/-V_B = /V_G - (V_TH + _Δν_ΤΗ)

Gleichung (3) ist durch die Kurve ri in Fig. 9 angegeben. Anhand der Schnittpunkte der Kurve T) mit den Kurven f und cT ist ersichtlich, daß die Source-Spannung V₀ des ersten Polysilizium-Transistors etwa 3,2 V beträgt, während die Source-Spannung V„ des zweiten Polysilizium-TraiEistors etwa 3,4 V beträgt. Demzufolge ist die Ausgangsspannung des zweiten Polysilizium-Transistors um 0,2 V höher als diejenige des ersten Polysiliziumtransistqrs. Folglich wird bevorzugt der zweite Polysilizium-Transistor als Lasttransistor benutzt, wobei in diesem Fall eine größere Stromversorgungsspanne sichergestellt ist.

Ein Verfahren zur Herstellung einer bevorzugten leistungslosen bzw. nicht-flüchtigen Halbleiter-Speichervorrichtung ist im folgenden anhand der Fig. 11a bis 111 beschrieben. In diesen Figuren ist ein MOS-Lasttransistor 164 (vgl. Fig. 111) des peripheren Schaltkreises an der rechten Seite dargestellt, während ein MOS-Treibertransistor 166 (vgl. Fig. 111) der Schaltung in der Mitte und eine Speicherzelle 120 (Fig. 111) aus einem MOS-Transistor mit freischwebendem Gate an der linken Seite veranschaulicht sind. Gemäß Fig. 11a wird (zunächst) ein p-Typ-Halbleitersubstrat 128 nach einem Photoätzverfahren zur Ausbildung einer Feldoxidschicht 144 selektiv oxidiert. Der freigelegte bzw. freiliegende Teil des Halbleitersubstrats 128 wird zur Ausbildung einer ersten Oxidschicht 146 thermisch oxidiert. Auf der Oberfläche des resultierenden Gebildes wird gemäß Fig. 11b eine Photoresistschicht 168 vorgesehen. Die über

♦ ft * β

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- 25 -

der Speicherzelle 120 und dem MOS-Treibertransistor 166 befindlichen Resistschichtabschnitte werden selektiv abgetragen, worauf durch Ionenimplantation p-Typ-Atome 170, wie Bor (B), zur Erzielung einer vorbestimmten Schwellenwertspannung in die Kanalbildungszone eingebaut werden. Sodann wird die Photoresistschicht 168 abgetragen, und eine Phosphor (P) enthaltende erste Polysiliziumschicht 148 wird gemäß Fig. 11c durch chemisches Aufdampfen auf der ersten Oxidschicht 146 ausgebildet. Die erste Polysiliziumschicht 148 und die erste Oxidschicht 146 des MOS-Treibertransistor s 166 werden gemäß Fig. 11d zur Bildung einer Gate-Elektrode 138c des MOS-Treibertransistors 166 selektiv entfernt, und die erste Polysiliziumschicht 148 sowie die erste Oxidschicht 146 des MOS-Lasttransistors 164 werden abgetragen. Gemäß Fig. 11e wird eine zweite Oxidschicht 152 auf der Gesamtoberfläche des Halbleitertyps ausgebildet. Gemäß Fig. 11f wird auf der zweiten Oxidschicht 152 eine Resistschicht 168 vorgesehen. Der über der Kanalbildungszone des MOS-Lasttransistors 164 gelegene Resistschichtabschnitt wird selektiv entfernt, worauf durch Ionenimplantation ein p-Typ- oder n-Typ-Fremdatom 170, wie Bor bzw. Phosphor, zur Erzielung einer vorbestimmten Schwellenwertspannung eingebaut wird. Hierauf wird die Resistschicht abgetragen. Auf die Oberfläche der zweiten Oxidschicht 152 wird eine zweite Polysiliziumschicht 154 aufgedampft, auf welcher eine vierte Oxidschicht 160 ausgebildet wird (vgl. Fig. 11g). Die vierte Oxidschicht 160, die zweite Polysiliziumschicht 154 und die zweite Oxidschicht 152 der Speicherzelle, des MOS-Treibertransistors und des MOS-Lasttransistors werden selektiv geätzt, um ein Steuer-Gate 124, eine Gate-Elektrode 138c des MOS-Treibertransistors 166 sowie eine Gate-Elektrode 138d des MOS-Lasttransistors 164 auszubilden. Hierauf wird eine Resistschicht aufgebracht. Die Resistschicht wird gemäß Fig. 11i mit Ausnahme des über der Gate-Elektrode 138c liegenden Teils 168a abgetragen. Die Polysiliziumschicht 148 der Speicherzelle wird gemäß Fig. 11i nach einem Selbstausrichtver-

fahren unter Verwendung eines Oxidschichtmusters 161 (auf dem Steuer-Gate 124) als Maske geätzt, um ein freischwebendes Gate 122 auszubilden. Nach dem Entfernen der Resistschicht wird die erste Oxidschicht 146 gemäß Fig. 11 j selektiv abgetragen. Gleichzeitig werden die vierten Oxidschichtmuster 161 und 162 entfernt. Da die erste Polysiliziumschicht 148 Phosphor enthält, besitzt sie eine höhere Ätzgeschwindigkeit als das Steuer-Gate 124. Wenn daher die erste Polysiliziumschicht 148 während einer vorbestimmten Zeitspanne stärker geätzt bzw. überätzt wird, kann die Länge des freischwebenden Gates 122 kürzer ausgebildet werden als diejenige des Steuer-Gates 124. Gemäß Fig. 11k wird hierauf unter Verwendung des Steuer-Gates 124 und der Gate-Elektroden 138c und 138d als Maske zur Bildung einer N -Zone 156 durch Ionenimplantation ein n-Typ-Fremdatom in die freigelegte Oberfläche des Halbleitersubstrats 128 eingebaut. Das n-Typ-Fremdatom wird durch Hochtemperatur-Wärmebehandlung diffundiert bzw. verteilt, um gemäß Fig. 111 eine Sourcezone 132 und eine Drainzone 130 der Speicherzelle 120, eine Sourcezone 142c und eine Drainzone 140c des MOS-Treibertransistors 166 sowie eine Sourcezone 142d und eine Drainzone 14Od des MOS-Lasttransistors 164 auszubilden. Bei der Hochtemperatur-Wärmebehandlung werden die Oberflächen des Halbleitersubstrats 128, des freischwebenden Gates 122, des Steuer-Gates 124 sowie der Gate-Elektroden 138c und 138d unter Bildung einer dritten Oxidschicht 158 thermisch oxidiert.

Eine auf diese Weise hergestellte leistungslose Halbleiter-Speichervorrichtung besitzt eine kleine Überlappung zwischen Drainzone 130 und schwebendem Gate 122, so daß die Kapazität C4 zwischen Drainzone 130 und schwebendem Gate 122 kleiner ausgelegt werden kann. Der erste Polysilizium-Transistor mit der Gate-Elektrode 138c aus der ersten Polysiliziumschicht 148 dient als Treibertransistor, während der zweite Polysilizium-Transistor mit der Gate-Elektrode 138d aus der zweiten Polysiliziumschicht 154 als Lasttransistor benutzt wird. Infolgedessen können die Chipgröße

verringert und der Ausgangspegel des Lasttransistors entsprechend erhöht werden.

Beim ersten Polysilizium-Transistor gemäß Fig. 12 kann eine Verbindung zwischen der ersten Gate-Elektrode 138c aus der ersten Polysiliziumschicht und dem zweiten Polysiliziummuster (der zweiten Gate-Elektrode) 172 aus der zweiten Polysiliziumschicht hergestellt werden. Die Oxidschicht 174 auf der Gate-Elektrode 138c kann selektiv weggeätzt werden, um eine Öffnung zu bilden, durch welche hindurch das zweite Polysiliziummuster 172 ausgebildet wird. Wenn letzteres als Teil der Speicherzelle ausgebildet wird, dient es als Steuer-Gate.

Bei Anwendung eines Verfahrensschritts zur Verbindung der zweiten Polysiliziumschicht 154 unmittelbar mit einer N Zone 176 (vgl. Fig. 13), die mit der ersten Polysiliziumschicht 148 in Verbindung steht, kann ein weiterer erster Polysilizium-Transistor ohne einen zusätzlichen Verbindungsbzw. Anschlußschritt geformt werden.

Bei der integrierten MOS-Schaltung wird im allgemeinen vor der Ausbildung einer Polysiliziumschicht die Oberfläche des Halbleitersubstrats freigelegt; die Polysiliziumschicht wird unmittelbar mit der freigelegten Oberfläche des Halbleitersubstrats verbunden; in der Polysiliziumschicht enthaltendes Phosphor wird zur Bildung einer N Zone in das Substrat eindiffundiert, oder Phosphor wird durch die Polysiliziumschicht in das 'Substrat eindiffundiert, um eine N -Zone zu bilden. Infolgedessen ist die Polysiliziumschicht mit der N -Zone verbunden. Dies bedeutet, daß die unter der Polysiliziumschicht gelegene N Zone mit Drain- und Source-Elektrode des Transistors und einer verbindenden N⁺-Schicht verbunden ist, so daß die Polysiliziumschicht unmittelbar mit der N -Schicht verbunden sein kann. Wenn dieser Verfahrensschrittzur unmittelbaren Verbindung der Polysiliziumschicht mit der N -Schicht

nicht angewandt wird, wird letztere mit einer Verbindungsmetallschicht, etwa aus Aluminium, für den Anschluß an den peripheren Schaltkreis verbunden, wobei diese Verbindungsmetallschicht an die Polysiliziumschicht angeschlossen ist. Infolgedessen ist die Polysiliziumschicht indirekt, d. h. über die Verbindungsmetallschicht, an die N -Schicht angeschlossen. Die Einfügung einer solchen Verbindungsmetallschicht ist vom Standpunkt der Integrationsdichte nachteilig. Aus diesem Grund wird häufig ein Verfahren angewandt, nach welchem die N -Schicht unmittelbar mit der Polysiliziumschicht verbunden wird.

Zur Freilegung der Substratoberfläche wird die zweite Oxidschicht 152 gemäß Fig. 13 selektiv abgetragen. Wenn anschließend die zweite Polysiliziumschicht 154 ausgebildet wird, ist die zweite Polysiliziumschicht 154 unmittelbar mit dem Substrat 128 verbunden, wobei Phosphor von der zweiten Polysiliziumschicht 154 in das Substrat 128 eindiffundiert wird. Wenn die zweite Oxidschicht 152 auf der ersten Polysiliziumschicht 148 bei der Abtragung der zweiten Oxidschicht 152 selektiv geätzt wird, wird die Oberfläche der ersten Polysiliziumschicht 148 freigelegt, und wenn die zweite Polysiliziumschicht 154 anschließend geformt wird, werden erste und zweite Polysiliziumschicht 148 bzw. 154 über einen selektiv geätzten Abschnitt 178 miteinander verbunden. Dies bedeutet, daß die zweite Polysiliziumschicht 154 unmittelbar mit der N⁺-Schicht 176 verbunden ist, während gleichzeitig die erste und zweite Polysiliziumschicht 148 bzw. 154 miteinander verbunden sind.

Wenn bei der Ausführungsform gemäß Fig. 12 und 13 die Gate-Elektrode des ersten Polysilizium-Transistors unter Verwendung der zweiten Polysiliziumschicht als Maske unter Selbstausrichtung geformt wird, kann der erste Polysilizium-Transistor ohne zusätzlichen Verfahrensschritt ausgebildet werden. Genauer gesagt: die Oxidschicht 162 (vgl·.

Fig. 11i) auf der zweiten Polysiliziumschicht schützt die Gate-Elektrode 138c, so daß ein Verfahrensschritt zum Abdecken der Gate-Elektrode 138c mit der Resistschicht entfallen kann. Wenn die Gate-Elektrode des ersten Polysilizium-Transistors unter Verwendung der zweiten Polysiliziumschicht als Maske mittels Selbstausrichtung geformt wird und erste und zweite Polysiliziumschicht zur Bildung eines ersten Polysilizium-Transistors miteinander verbunden werden, wird eine Ausdehnung der N -Drainzone in die Gate-Elektrode verkürzt, d. h. die Kapazität zwischen Drainzone (N -Zone) und erster Polysiliziumschicht (Gate-Elektrode) wird verringert. Eine Verringerung der Kapazität zwischen Drainzone und Gate-Elektrode führt zu einer Verringerung der Miller-Rückkopplungskapazität. Wenn ein solcher Transistor als Treibertransistor benutzt wird, ergibt sich eine hohe Ansprechgeschwindigkeit.

Die Anwendung von erstem und zweitem Polysilizium-Transistor ist nachstehend anhand von Fig. 14 erläutert.

Fig. 14 veranschaulicht eine Ausführungsform einer Adressen-Puffer- bzw. -Zwischenspeicherschaltung zur Lieferung eines Adresseneingangs zu einem Dekodierer. Dabei sind
Transistoren T1, T2 und T3 unter Bildung eines Umsetzers 11 in Reihe zwischen eine Stromversorgung V_QD (z. B. 5 V) und ein Bezugspotential V (z. B. 0 V) eingeschaltet.

bb

Dabei stellen die Transistoren T1 und T2 Lasttransistoren aus zweiten Polysilizium-Transistoren dar, während der
Transistor T3 einen Treibertransistor aus einem ersten
Polysilizium-Transistor bildet. Die Gate-Elektrode des
Transistors T1 ist an ein Chip-Freigabesignal CE angeschlossen, und die Gate-Elektrode des Transistors T2 ist mit
dessen Source-Elektrode zusammengeschaltet. Der Transistor T2 ist ein solcher vom Verarmungstyp, und an die
Gate-Elektrode des Transistors T3 wird ein Adressensignal A1 angelegt.

ό I Z ό ö / b

Ebenso besteht ein Umsetzer 12 aus Transistoren T4, T5 und T6, die in Reihe zwischen die Potentiale V- und V geschaltet sind. Die Transistoren T4 und T5 sind Lasttransistoren, deren Gate-Elektroden aus einer zweiten Polysiliziumschicht bestehen. Die Gate-Elektrode eines Transistors T6, an den ein Ausgangssignal des Umsetzers 11 angelegt wird, besteht aus einer ersten Polysiliziumschicht. Ein Transistor T7 ist zwischen eine Ausgangsleitung des Umsetzers 12 und das Bezugspotential V_oe geschaltet, wobei die Gate-Elektrode des Transistors T7 durch die erste Polysiliziumschicht gebildet und dieser Transistor mit einem invertierten Signal CE des Chip-Freigabesignals gespeist wird. Der Umsetzer 13 besitzen denselben Aufbau wie der Umsetzer 12. Transistoren T8, T9 und T10 sind in Reihe zwischen die Potentiale V^_n und V geschaltet, während ein dem Transistor T7 äquivalenter Transistor T11 an eine Verzweigung (common node) der Transistoren T9 und T10 angeschlossen ist.

In Reihe zwischen die Stromversorgung V und das Bezugspotential V geschaltete Transistoren T12 und T13 bilden

OO

eine Pufferschaltung B1. Ein Ausgangssignal des Umsetzers 13 wird der aus der ersten Polysiliziumschicht bestehenden Gate-Elektrode des Transistors T13 zugeführt, und ein Ausgangssignal des Umsetzers 12 wird an die durch eine zweite Polysiliziumschicht gebildete Gate-Elektrode des Transistors T12 angelegt. An einer Verzweigung Q1 zwischen den Transistoren T12 und T13 erscheint ein dem Adressensignal A1 äquivalentes Signal A2.

Eine Pufferschaltung B2 umfaßt Transistoren T15 und T14; die Gate-Elektrode des Transistors T15 wird durch die erste Polysiliziumschicht gebildet und mit einem Ausgangssignal des Umsetzers 12 beschickt, während die Gate-Elektrode des Transistors T14 durch die zweite Polysiliziumschicht gebildet und mit einem Ausgangssignal des Umsetzers 13 beschickt wird. Die Transistoren T14 und T15 sind in Reihe

"zwischen eine Stromversorgung V__n und ein Bezugspotential Vg_S geschaltet, wobei die Stromversorgung V _D an den Transistor T14 und das Bezugspotential V an den Transistör T15 angeschlossen sind. Ein invertiertes Signal Ä~2 des Ausgangssignals A2 der Pufferschaltung B1 wird an eine Verzweigung Q2 zwischen den Transistoren T14 und T14 angelegt.

Die Transistoren T1, T4 und T8, die mit dem Signal CE beschickt werden, und die mit dem Signal CE gespeisten Transistoren T7 und T11 sind vorgesehen, 'um den (Ruhe-)Stromverbrauch im unwirksamen bzw. Ruhezustand des Speichers zu verringern. In diesem Ruhezustand des Speichers gilt CE = 0; da die Gate-Elektroden der Transistoren T1, Τ4 und T8 den Pegel 0 besitzen, fließt kein Ruhe-Strom (consumption current) durch die Umsetzer 11, 12 und 13. Da CE = 1, werden die Transistoren T7 und T11 betätigt bzw. durchgeschaltet, und die Ausgangssignale der Umsetzer 12 und 13 gehen auf einen Pegel 0 über. Da die Gate-Elektroden der Transistoren T12 und T14 den Pegel 0 besitzen, fließt kein elektrischer Strom über die Pufferschaltungen BI und B2. Da die Lasttransistoren T12 und T14 gemäß Fig. 14 durch die zweiten Polysilizium-Transistoren gebildet werden, wird ein eine ausreichende Größe besitzendes Ausgangssignal des Pegels "1" an den Verzweigungen Q1 und Q2 abgegeben, wobei im Falle der durch den ersten Polysilizium-Transistor gebildeten Treibertransistoren T13 und T15 deren Kanallänge verkürzt werden kann, so daß eine hohe Integrationsdichte gewährleistet wird.

Eine andere Anwendung der Erfindung ist im folgenden anhand von Fig. 15 erläutert.

Fig. 15 veranschaulicht eine Ausgangspufferschaltung für die externe Ausgabe von Daten im integrierten Schaltkreis. Ein Umsetzer 14 umfaßt einen Transistor T16, dessen Gate-Elektrode aus einer zweiten Polysiliziumschicht besteht

und mit seiner Source-Elektrode verbunden ist, einen Transistor T17, dessen Gate-Elektrode durch eine erste Polysiliziumschicht gebildet und mit Daten im integrierten Schaltkreis gespeist wird, sowie einen Transistor T18, dessen Gate-Elektrode durch die erste Polysiliziumschicht gebildet und mit einem Chip-Freigabesignal CE gespeist wird. Die Transistoren T16, T17 und T18 sind in Reihe zwischen eine Stromversorgung V_nn und ein Bezugspotential V geschaltet. Der Transistor T16 ist vom Verarmungstyp.

Auf ähnliche Weise besteht ein Umsetzer 15 aus Transistoren T19, T20 und T21. An die Gate-Elektrode des Transistors T19 wird ein Chip-Freigabesignal CE angelegt. Ein Ausgangssignal des Umsetzers 14 wird zur Gate-Elektrode des Transistors T21 geliefert.

Ein Umsetzer 16 umfaßt einen Verarmungstyp-Transistor T22, dessen Gate-Elektrode an seine Source-Elektrode angeschlossen ist, und einen Transistor T23, dessen Gate-Elektrode aus einer ersten Polysiliziumschicht besteht und mit dem Ausgangssignal des Umsetzers 15 gespeist wird, wobei die Gate-Elektrode des Transistors T22 durch eine zweite Polysiliziumschicht gebildet wird. Die Transistoren T22 und T23 sind in Reihe zwischen die Stromversorgung V und das Bezugspotential V--, geschaltet.

bb

Eine Pufferschaltung B3 umfaßt einen Transistor T24, dessen Gate-Elektrode durch eine zweite Polysiliziumschicht gebildet und mit einem Puffer-Freigabeausgangssignal OE gespeist wird, einen Transistor T25, dessen Gate-Elektrode aus der zweiten Polysiliziumschicht besteht und mit einem Ausgangssignal des Umsetzers 16 gespeist wird, sowie einen Transistor T26,. dessen Gate-Elektrode durch die erste Polysiliziumschicht gebildet und mit einem Ausgangssignal des Umsetzers 15 beschickt wird. Die Transistoren T24, T25 und T26 sind in Reihe zwischen die Stromversorgung V„ und

β β ι

das Bezugspotential V₀₀ geschaltet. Die Gate-Elektrode eines zwischen eine Ausgangsklemme der Pufferschaltung B3 und das Bezugspotential V geschalteten Transistors T27 wird durch die erste Polysiliziumschicht gebildet und mit einem invertierten Signal ÖE des Puffer-Freigabeausgangssignals OE gespeist.

Auf ähnliche Weise besteht eine Pufferschaltung B4 aus Transistoren T28, T29 und T30. Die Gate-Elektrode des Transistors T28 besteht aus der zweiten Polysiliziumschicht und dient zur Abnahme des Signals OE, während die Gate-Elektrode des Transistors T29 (ebenfalls) aus der zweiten Polysiliziumschicht besteht und ein Ausgangssignal des Umsetzers 15 abzunehmen vermag und die Gate-Elektrode des Transistors T30 durch die erste Polysiliziumschicht gebildet wird und zur Abnahme eines Ausgangssignals des Umsetzers 16 dient. Die Gate-Elektrode eines zwischen den Ausgang der Pufferschaltung B4 und das Bezugspotential V geschalteten Transistors T31 besteht aus der ersten Polysiliziumschicht und vermag ein invertiertes Signal OE des Puffer-Freigabeausgangssignals OE abzunehmen.

Eine Pufferschaltung B5 ist für die externe Datenausgabe vorgesehen. Die Pufferschaltung B5 umfaßt einen Transistor T32 und einen Transistor T33, wobei die Gate-Elektrode des Transistors T32 aus einer zweiten Polysiliziumschicht besteht und ein Ausgangssignal der Pufferschaltung B3 abzunehmen vermag, während die Gate-Elektrode des Transistors T33 durch die erste Polysiliziumschicht gebildet wird und zur Abnahme eines Ausgangssignals der Pufferschaltung B4 dient. Die Transistoren T32 und T33 sind in Reihe zwischen die Stromversorgung V__n und das Bezugspotential V₀₀ geschaltet.

Wenn sich der Chip im aktiven Zustand befindet, gilt CE = 1 , CE = 0, OE =1 und OE=O. Dabei werden Daten zur Außenseite D ausgegeben. Wenn sich der Chip im inaktiven

O I I. ό ö / D

bzw. Ruhezustand befindet, gilt CE = O, CE = 1, OE = 0 und OE = 1. Infolgedessen wird der elektrische Strom in der Ausgangspufferschaltung praktisch zu 0. Die Ausgangssignale der Pufferschaltungen B3 und B4 besitzen beide den Pegel 0, so daß die Transistoren T32 und T33 sperren. Infolgedessen geht der Ausgang der Pufferschaltung B5 auf einen Hochimpedanz zustand über. Um den Ausgang der Ausgangspufferschaltung im betrieblichen bzw. aktiven Zustand des Chips in den Hochimpedanzzustand zu bringen, müssen die Bedingungen ' CE = 1, CE = 0, OE = 0 und OE = 1 erfüllt sein. Da in diesem Fall die Transistoren T24 und T28 gesperrt und die Transistoren T27 und T31 durchgeschaltet sind, gehen die Ausgangssignale der Pufferschaltungen B3 und B4 auf einen Pegel "0" über. Infolgedessen sind die Transistoren T32 und T33 gesperrt, so daß sie sich in einem Zustand hoher Impedanz befinden.

Da auch bei der Ausgangspufferschaltung mit dem beschriebenen Aufbau die Gate-Elektrode des Transistors T32 durch die zweite Polysiliziumschicht gebildet ist, kann ein Ausgangssignal eines ausreichend hohen Pegels geliefert werden. Die Gate-Elektrode des Treibertransistors T33 besteht aus der ersten Polysiliziumschicht, so daß dessen Kanallänge verkürzt und damit eine hohe Integrationsdichte gewährleistet werden kann.

Während bei den beschriebenen Ausführungsformen das freischwebende Gate, das Steuer-Gate und die Gate-Elektrode des MOS-Transistors·des peripheren Schaltkreises aus Polysilizium (polykristallinem Silizium) bestehen, ist die Erfindung keineswegs hierauf beschränkt, vielmehr ist es stattdessen möglich, eine elektrisch leitfähige Schicht mit derselben Funktion zu verwenden.

Leerseite

Claims

Patentansprüche

/Ί J Leistungslose (nicht-flüchtige) Halbleiter-Speichervorrichtung, gekennzeichnet durch einen MOS-Transistor eines ersten Typs mit einer Sourcezone, einer Drainzone und einer Gate-Elektrode und durch einen MOS-Transistor eines zweiten Typs mit Sourcezone, Drainzone sowie einer ersten Gate-Elektrode und einer unter Bildung einer Doppelgatestruktur über letzterer angeordneten zweiten Gate-Elektrode sowie dadurch, daß die Breite einer Überlappung zwischen der ersten Gate-Elektrode und der Drainzone des zweiten MOS-Transistors kleiner ist als diejenige einer Überlappung zwischen der Gate-Elektrode und der Drainzone des ersten MOS-Transistors.

ό Ι ZC5Ö /D -*.· .... »» ■"•j ·». .·..
2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der zweiten Gate-Elektrode des zweiten MOS-Transistors, in Richtung seiner Kanallänge gesehen, größer ist als diejenige seiner ersten Gate-Elektrode, in derselben Richtung gesehen.
3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite Gate-Elektrode des zweiten MOS-Transistors ein freischwebendes (floating) Gate bzw. ein Steuer-Gate sind und daß der zweite MOS-Transistor ein solcher mit freischwebendem Gate (floating gate type MOS transistor) ist und eine Speicherzelle bildet.
4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Länge des Steuer-Gates des MOS-Transistors mit freischwebendem Gate, in Richtung seiner Kanallänge gesehen, größer ist als diejenige seines freischwebenden Gates, in derselben Richtung gesehen.
5. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des ersten MOS-Transistors und das freischwebende Gate des zweiten MOS-Transistors durch dieselbe elektrisch leitfähige Schicht bzw. Leiterschicht gebildet sind.
6. Speichervorrichtung nach Anspruch 5,. dadurch gekennzeichnet, daß der erste MOS-Transistor ein Treibertransistor ist,
7. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des ersten MOS-Transistors und das Steuer-Gate des zweiten MOS-Transistors durch dieselbe Leiterschicht gebildet sind.
8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der erste MOS-Transistor ein Lasttransistor ist.

' *β· ,ο a
9. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß erste MOS-Transistoren einen Treibertransistor und einen Lasttransistor umfassen, daß die Gate-Elektrode des Treibertransistors und das freischwebende Gate des zweiten MOS-Transistors durch dieselbe Leiterschicht gebildet sind, und daß die Gate-Elektrode des Lasttransistors sowie das Steuer-Gate des zweiten MOS-Transistors durch dieselbe Leiterschicht gebildet sind.
10. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite Gate-Elektrode des zweiten MOS-Transistors zusammengeschaltet sind.
11. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Länge der zweiten Gate-Elektrode des zweiten MOS-Transistors, in Richtung seiner Kanallänge gesehen, größer ist als diejenige seiner ersten Gate-Elektrode, in derselben Richtung gesehen.
12. Speichervorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß der zweite MOS-Transistor, dessen erste und zweite Gate-Elektroden zusammengeschaltet sind, ein Treibertransistor ist.
13. Speichervorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß ein erster MOS-Transistor ein Lasttransistor, ist.
14. Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß ein erster MOS-Transistor ein Lasttransistor ist.
15. Verfahren zur Herstellung einer leistungslosen (nichtflüchtigen) Halbleiter-Speichervorrichtung, dadurch gekennzeichnet, daß (zunächst) auf einem Halbleitersubstrat unter Zwischenfügung einer ersten Isolierschicht eine erste elektrisch leitfähige Schicht bzw. Leiterschicht aus-

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gebildet wird, daß auf der ersten Leiterschicht unter Zwischenfügung einer zweiten Isolierschicht eine zweite Leiterschicht ausgebildet wird, daß durch selektives Ätzen der zweiten Leiterschicht eine zweite Gate-Elektrode geformt wird, daß durch selektives Ätzen der ersten Leiterschicht eine erste Gate-Elektrode geformt wird und daß durch Einführung eines Fremdatoms in das Halbleitersubstrat unter Benutzung der zweiten Gate-Elektrode als Maske eine Source- und eine Drainzone ausgebildet werden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die erste Gate-Elektrode ein freischwebendes (floating) Gate ist und daß die zweite Gate-Elektrode ein Steuer-Gate ist.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Länge des Steuer-Gates, in Richtung der Kanallänge gesehen, größer ist als diejenige des freischwebenden Gates, in derselben Richtung gesehen.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das freischwebende Gate unter Heranziehung des Steuer-Gates als Maske ausgebildet wird.
19. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß erste und zweite Gate-Elektrode zusammengeschaltet werden.
20. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Fremdatom nach einem Ionenimplantationsverfahren eingebaut wird.
21. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Fremdatom durch Festzustandsdiffusion eingebaut wird.
22. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß eine Gate-Elektrode eines MOS-Transistors eines peripheren Schaltkreises aus einer ersten Leiterschicht geformt wird.

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23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß Source- und Drainzone des MOS-Transistors des peripheren Schaltkreises unter Heranziehung der Gate-Elektrode als Maske ausgebildet werden.
24. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß eine Gate-Elektrode eines MOS-Transistors eines peripheren Schaltkreises aus einer zweiten Leiterschicht geformt wird.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß Source- und Drainzone des MOS-Transistors des peripheren Schaltkreises unter Heranziehung der Gate-Elektrode als Maske ausgebildet werden.
26. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß eine erste Gate-Elektrode eines MOS-Transistors eines ersten peripheren Schaltkreises eine erste Leiterschicht darstellt und daß eine zweite Gate-Elektrode eines MOS-Transistors eines zweiten peripheren Schaltkreises eine zweite Leiterschicht darstellt.
27. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß Source- und Drainzonen der MOS-Transistoren von erstem und zweitem peripheren Schaltkreis unter Heranziehung der ersten bzw. der zweiten Gate-Elektrode als Maske ausgebildet werden.