DE3111447A1

DE3111447A1 - Anzeigeschaltung fuer speicherschreibfehler

Info

Publication number: DE3111447A1
Application number: DE19813111447
Authority: DE
Inventors: Don Ray 60532 Lisle Ill. Draper; Peter 60137 Glen Ellyn Kusulas jun.
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1980-03-31
Filing date: 1981-03-24
Publication date: 1982-03-04
Also published as: FR2479534B1; CA1151305A; ES8201747A1; NL8101562A; SE8101789L; JPS56153600A; SE447771B; US4295219A; ES500742A0; IT1137306B; AU6857681A; AU536434B2; FR2479534A1; IT8120743A0; JPH0137776B2; DE3111447C2; GB2072903B; BE888112A; GB2072903A

Description

· KRAMER ZWIRNER · HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

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Patentconsult Radeckestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patenlconsuli Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsult

Western Electric Company Incorporated Draper, D.R. 2-1 New York, N.Y. 10038, USA

Anzeigeschaltung für Speicherschreibfehler

Die Erfindung betrifft eine Fehle ranzeigeschaltung für eine Speicheranordnung in einer Datenverarbeitungsanlage mit einem Prozessor zur Erzeugung von Datenwörtern mit einer Vielzahl von je mehrere Datenbits und Prüfbits enthaltenden Bytes, sowie zur Erzeugung von Speicherdatenwortstellen definierenden Adressensignalen und zur Erzeugung von bestimmte Bytes der Datenwörter identifizierenden Byteschreibsignalen, mit einer Schreibdecoderschaltung, die unter Ansprechen auf die Byteschreibsignale selektiv ein Schreibsteuersignal für jedes durch die Byteschreibsignale identifizierte Byte erzeugt, mit einer Speicheranordnung mit einer Vielzahl von Speicherdatenwortstellen, die je eine Vielzahl von Byteabschnitten aufweisen und unter Ansprechen auf die Adressensignale und Schreibsteuersignale die Bytes in eine der Speicherdatenwortstellen einspeichern, mit einer Übertragungseinrichtung,

München: R. Kramer Dipl.-Ing. ■ W. Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-Ass., Pat.-Anw. bis 1979 · G. Zwirner Dipl.-Ing. Dipl.W.-lng.

die den Prozessor, den Schreibdecoder und die Speicheranordnung zur Übertragung der Datenwörter, der Adressensignale und der Byteschreibsignale miteinander verbinden, und mit einer Prüfschaltung, die an die Übertragungseinrichtungen angeschaltet ist und für jedes Byte, dessen Bits eine vorbestimmte arithmetische oder logische Beziehung besitzen, ein erstes Ausgangssignal und für jedes Byte, dessen Bits eine andere Beziehung als die vorbestimmte arithmetische oder logische Beziehung besitzen, ein zweites Ausgangssignal erzeugt.

Datenverarbeitungsanlagen, die selektiv Bytes in eine Speicherwortstelle mit mehreren Bytds in einem Speichersystem einschreiben, sind bekannt. Beispielsweise ist in der US-PS 4 045 781 eine solche Anlage beschrieben. Dort wird die Verwendung von Steuersignalen und der beiden niedrigststelligen Bits der Adresse zum selektiven Einschreiben von Bytes in eine Speicherwortstelle erläutert, die durch die restlichen Bits der Adresse adressiert wird. Weiterhin wird in der genannten Patentschrift erläutert, daß diese Signale decodiert und durch einen Schreibdecoder zusammen mit Paritätsbits zum Speichersystem übertragen werden können, um die Anzeige von Fehlern zu ermöglichen, die durch eine fehlerhafte Funktion des Speichersystems verursacht werden. Wenn ein falsches Byte eingeschrieben wird und unentdeckt bleibt, so hat dies schwerwiegende Folgen für Datenverarbeitungsanlagen. In einer Datenverarbeitungsanlage hoher Zuverlässigkeit muß die Möglichkeit bestehen, festzustellen, daß ein falsches

Byte eingeschrieben ist. Nach dem Stand der Technik ist jedoch kein Verfahren zur Feststellung von Fehlern entweder auf dem übertragungsweg oder im Schreibdecoder bekannt. Es wird kein Verfahren beschrieben, um eine fehlerhafte Funktion eines Speichersystems anzuzeigen, die das Einschreiben eines nicht gewählten Byte verursacht.

Zur Lösung dieses Problems geht die Erfindung aus von einer Fehleranzeigeschaltung der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Fehleranzeigeschaltung einen Codierer-aufweist, der unter Ansprechen auf die Byteschreibsignale Prüfbits so erzeugt, daß für jedes durch die Byteschreibsignale identifizierten Byte die Bits die vorbestimmte arithmetische oder logische Beziehung und für alle anderen Bytes die Bits eine andere als die vorbestimmte Beziehung besitzten, und ferner eine Komparatorschaltung aufweist, die an die Prüfschaltung und die Schreibdecoder schaltung angeschlossen ist und unter Ansprechen auf die Schreibsteuersignale und die Ausgangssignale ein Speicherschreibfehlersignal erzeugt, wenn für eines der Bytes sowohl das Schreibsteuersignal als auch das zweite Ausgangssignal erzeugt wird.

Entsprechend der Erfindung wird also das Einschreiben ungewählter Bytes durch die Erzeugung von Prüfbits angezeigt, derart, daß die Bits jedes einzuschreibenden Byte eine vorbestimmte arithmetische oder logische Beziehung und die Bits jedes nicht einzuschreibenden Byte eine andere als die vorbestimmte Beziehung besitzen. Wenn irgendein Byte eingeschrieben wird, dessen Bits die vorbestimmte Beziehung nicht be-

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sitzen, ist ein Fehler aufgetreten, und es wird ein Speicherschreibfehlersignal erzeugt. Ein Prozessor erzeugt ein Multibyte-Datenwort, in dem jedes Byte Daten- und Prüfbits aufweist, ferner Byteschreibsignale, die die einzuschreibenden Bytes definieren, und Adressensignale, die Speicherdatenwortstellen definieren. Ein auch als Codierer bekannter Prüfbitgenerator im Prozessor erzeugt die Prüfbits für jedes Byte so, daß die Bits jedes für das Einschreiben gewählten Byte eine vorbestimmte arithmetische oder logische Beziehung besitzten, und die Bits jedes nicht für das Einschreiben gewählten Byte eine andere als die vorbestimmte Beziehung haben. Ein Steuerdecoder erzeugt unter Ansprechen auf die Byteschreibsignale für jedes einzuschreibende Byte ein Schreibsteuersignal. Eine Speicheranordnung speichert unter Ansprechen auf die Adressensignale und eines der Schreibsteuersignale ein Byte in die gewählte Wortstelle ein. Eine der Speicheranordnung zugeordnete Paritätsprüfschaltung prüft jedes der Bytes eines Multibyte-Datenworts, Sie erzeugt ein erstes Ausgangssignal für jedes Byte, das die vorbestimmte Beziehung besitzt, und ein zweites Ausgangssignal für jedes Byte, das eine andere als die vorbestimmte Beziehung besitzt. Für jedes Byte vergleicht ein Komparator die Ausgangssignale des Schreibdecoders und der Paritätsprüfschaltung und erzeugt ein Paritätsfehlersignal für jedes Byte, dem ein Schreibsteuersignal und ein zweites Ausgangssignal zugeordnet ist.

Ein weiteres Merkmal der Erfindung besteht darin, daß eine vom Einschreiben eines ungewählten Byte herrührende Fehlfunktion des Speichers durch eine Lesefehlerschaltung festgestellt wird, die der Prüfschaltung zugeordnet ist und ein Lese-Paritätsfehlersignal erzeugt, wenn der Prozessor das fehlerhaft eingeschriebene Byte liest. Die Prüfschaltung prüft außerdem die Bytes von aus dem Speicher gelesenen Wörtern und erzeugt ein erstes Ausgangssignal für jedes Byte, dessen Bits die vorbestimmte Beziehung besitzen. Da nur Bytes mit der vorbestimmten Beziehung in den Speicher hätten eingeschrieben werden sollen, muß jedes Byte, für das kein erstes Ausgangssignal erzeugt wird, fehlerhaft eingeschrieben worden sein. Die Lesefehlerschaltung erzeugt das Lese-Paritätsfehlersignal, wenn ein Byte gelesen und das erste Ausgangssignal nicht erzeugt wird.

Zweckmäßig weist der auch als Codierer bekannte Prüfbitgenerator eine Decodierschaltung und eine Vielzahl von Paritätsgeneratorschaltungen auf, wobei jede Generatorschaltung einem Byte des Datenwortes zugeordnet ist. Die Decodierschaltung decodiert die Byteschreibsignale und überträgt ein Ausgangssignal zu derjenigen Generatorschaltung, welche jedem einzuschreibenden Byte zugeordnet ist. Jede Paritätsgeneratorschaltung erzeugt die vorbestimmte Beziehung zwischen Daben- und Prüfbits durch Lieferung der richtigen Prüfbits, wenn das Ausgangssignal vorhanden ist, und erzeugt eine andere als die vorbestimmte Beziehung, wenn das Ausgangssignal nicht vorhanden ist.

Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen:

Fig. 1" das Blockschaltbild für ein Beispiel einer Datenverarbeitungsanlage, die eine Codierschaltung und eine Schreibprüfschaltung nach der Erfindung zusammen mit einer Zentralprozessoreinheit (CPU) und einem Speichersystem enthält\

Fig. 2 ein Blockschaltbild mit weiteren Einzelheiten der Codierschaltung nach Fig. 1;

Fig. 3 das Blockschaltbild der in Fig. 1 verwendeten Sehreibprüfschaltung;

Fig. 4 das Blockschaltbild des in Fig. 1 verwendeten Speichersystems.

Ein Ausführungsbeispiel für eine Datenverarbeitungsanlage, die eine Fehleranzeige für das Einschreiben individueller Bytes in eine Speicherwortstelle besitzt, ist in Fig.1 dargestellt. Die Sehreibprüfschaltung 100 und die Codierschaltung 106 führen die Fehleranzeige entsprechend der Erfindung durch. Die Datenverarbeitungsanlage weist einen Prozessor 109, eine Schreibprüfschaltung 100 und einen Speicher 102 auf. Der Prozessor 109 enthält eine Zentralprozessoreinheit (CPU) 101 und eine Codierschaltung 106. Jede Wortstelle des Speichers 102, der irgendein bekanntes Speichersystem sein kann, ist aus vier Bytes zusammengesetzt, wobei jedes Byte ein Paritätsbit und acht Datenbits enthält. Ein bestimmtes Byte einer Speicherwortstelle kann ohne Beeinflussung der anderen Bytes dieser Stelle eingeschrieben werden. Die Zen-

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tralprozessoreinheit 101 kann aus irgendeinem bekannten Prozessor bestehen, der in der Lage ist, Wörter zu lesen und selektiv Bytes in ein Speichersystem einzuschreiben. Der Prozessor 101 ist mit dem Speicher 102 über einen Adressenbus 103, einen Datenbus 104 und einen Steuerbus 105 verbunden. Der Prozessor 101 schreibt ein oder mehrere Bytes in eine bestimmte Speicherwortstelle im Speicher 102 ein, indem die Adresse über den Adressenbus 103, Steuerinformationen über den Steuerbus 105 und Daten über den Datenbus 104 übertragen werden. Nur die Bytes, die durch die über den Adressenbus und den Steuerbus übertragenen Informationen als einzuschreiben bezeichnet werden, werden bei Ausführung eines Speicherschreibbefehls modifiziert. Die nicht bezeichneten Bytes der Speicherwortstelle bleiben unverändert. Die einzuschreibenden Bytes werden durch die beiden niedrigststelligen Bits der über den Adressenbus 103 übertragenen Adresse und zwei über den Steuerbus 105 übertragene Steuersignale bezeichnet.

Die an die Busse 103, 104 und 105 angeschlossene Codierschaltung 106 erzeugt unter Verwendung der über diese drei Busse übertragenen Informationen ungerade Parität für jedes einzuschreibende Byte und gerade Parität für jedes nicht einzuschreibende Byte. Die Schreibprüfschaltung 100 decodiert die beiden niedrigststelligen Adressenbits und die beiden Steuersignale, um festzustellen, welche Bytes einzuschreiben sind, und erzeugt und überträgt Schreibiinpulse zum Speicher 102. Für jedes einzuschreibende Byte wird ein Schreibirapuls geliefert. Die Schreibprüfschaltung 100 prüft

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die Parität jedes über den Datenbus 104 übertragenen Byte und vergleicht diese Parität mit dem Umstand, ob ein Schreibimpuls für jedes Byte erzeugt worden ist oder nicht. Wenn ein Byte mit gerader Parität als einzuschreiben bezeichnet wird, überträgt die Schreibprüfschaltung 1OO ein Fehlersignal über die Leitung 107 zum Prozessor 101. Wenn ein Byte, das als nicht einzuschreiben bezeichnet worden ist, aufgrund einer Fehlfunktion des Speichers 102 eingeschrieben wird, ergibt sich für dieses spezielle Byte ein Paritätsfehler, wenn der Prozessor 101 später die spezielle Speicherwortstelle liest. Die Kombination der Codierschaltung 106 mit der Schreibprüfschaltung 100 stellt nicht nur Fehler fest, die auf dem Datenbus 104, dem Adressenbus 103, dem Steuerbus 105 und im Schreibdecodierer 100-c auftreten, sondern außerdem Fehler aufgrund von Speicherfehlfunktionen, die dazu geführt haben, daß das falsche Byte einer gegebenen Speicherwortstelle eingeschrieben worden ist.

Die Codierschaltung 106 ist genauer in Fig.2 dargestellt. •Die Codierschaltung 106 hat den Zweck, ein Paritätsbit für jedes vom Prozessor 101 über den Datenbus 104 zum Speicher 102 übertragene Byte zu erzeugen. Wenn ein Byte in den Speicher 102 einzuschreiben ist, erzeugt die Codierschaltung ein Paritätsbit derart, daß sich ungerade Parität für dieses Byte ergibt. Wenn ein Byte nicht in den Speicher 102 einzuschreiben ist, erzeugt die Codierschaltung 106 ein Paritätsbit, derart, daß sich gerade Parität für dieses Byte ergibt. Die beiden niedrigststelligen Bits der über den Adressenbus

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103 übertragenen Adresse sind AOO und A01, die über die Adern 211 bzw. 212 übertragen werden. Diese Adern verbinden den Codierer 106 mit dem Adressenbus 103. Die beiden verwendeten Steuersignale des Steuerbus 105 sind die Signale SHALFO und BYTEO, die über die Adern 209 bzw. 210 übertragen werden. Diese Adern verbinden den Codierer 106 mit dem Steuerbus 105. Wenn das Signal SHALFO eine 0 ist, sind zwei Bytes in den Speicher einzuschreiben. Die beiden Bytes können nur aus Datenbits DOO bis D15 oder Datenbits D16 bis D31 zusammengesetzt werden. Wenn zwei Bytes einzuschreiben sind, gibt das Signal A01 auf der Ader 212 an, ob die beiden höchststelligen oder die beiden niedrigststelligen Bytes einzuschreiben sind. Wenn nur ein Byte einzuschreiben ist, so ist das Signal SHALFO eine 1 und das Signal BYTEO eine O. In diesem Fall wird das einzuschreibende Byte durch die Signale AOO und A01 bestimmt. Wenn vier Bytes (ein vollständiges Wort) einzuschreiben sind, sind beide Signale SHALFO und BYTEO eine 1.

Durch Decodieren der Signale auf den Adern 209 bis 212 erzeugt der Decoder 106-a Ausgangssignale an den Ausgangsanschlüssen 01 bis 04, die über Adern·214, 206, 205 bzw. 204 zu Paritätsgeneratorschaltungen 208-a bis 208-d erzeugt werden. Eine solche Decodierschaltung kann aus üblichen Logikgattern in bekannter Weise hergestellt werden. Die Ausgangssignale 01 bis 04 des Decoders 106-a werden speziell anhand der in der nachfolgenden Tabelle 1 angegebenen Eingangssignale definiert. Wenn beispielsweise nur das den Datenbits DOO .bis D07 zugeordnete Byte einzuschreiben ist (BYTEO ist 0 und AOO, A01, SHALFO sind 1), so wird eine 1 vom Ausgangsanschluß

01 über die Ader 214 zum Eingangsanschluß I der Paritätsgeneratorschaltung 208-d übertragen,und O-Werte werden von den Ausgangsanschlüssen 02 bis 04 übertragen. Die Paritätsgeneratorschaltung 208-d erzeugt und Überträgt auf richtige Weise eine 1 oder eine 0 über die Ader 213 (Signal DPO), derart, daß sich eine gerade Anzahl von Bits in der Komination von DPO und DOO bis D07 ergibt. Die Paritätsgeneratorschaltungen 208-a bis 208-c erzeugen und übertragen auf richtige Weise 1- oder O-Werte auf den Adern 220 bis 222, derart, daß sich eine gerade Anzahl von Bits in jedem diesen Paritätsgeneratorschaltungen zugeordneten Byte ergeben;

	BYTEO	A01	Tabelle 1	01	02	_#	04
SHALFO	X	0	AOO	0	0	03	1
0	X	1	X	1	1	1	0
0	0	0.	X	0	0	0	1
1	0	0	0	0	0	0	0
1	O	1	1	0	1	1	0
1	0	1	0	1	0	O	0
1	1	X	1	1	1	0	1
1	X = beliebig		X			1

Die Schreibprüfschaltung 100 erzeugt und überträgt Signale WRTOj WRT1, WRT2 und WRT3 über das Kabel 108 zum Speicher 102* Jedes dieser Signale WRTO bis WRT3 ist einem speziellen Byte zugeordnet, das vom Prozessor 109 über den Datenbus zum Speicher 102 übertragen und benutzt wird, um das Einschreiben dieses Byte in den Speicher 102 zu steuern. Wenn beispielsweise die Schreibprüfschaltung 100 das Signal WRTO

zum Speicher 102 gibt, schreibt der Speicher 102 das aus den Datenbits DOO bis D07 und dem Paritätsbit DPO zusammengesetzte Byte ein. Die Signale WRTO bis WRT3 werden über Adern 305 bis 307 und 322 , die in Fig.1 , 3 und 4 als Kabel 108 bezeichnet sind, zum Speicher 102 übertragen.

Der Schreibdecoder 100-c erzeugt Ausgangssignale BO bis B3, die an Ausgangsanschlüssen 00 bis 03 abgegeben werden. Die Signale BO bis B3 werden über Adern 308 bis 311 zu NAND-Gattern 318 bis 321 übertragen. Der Schreibdecoder 100-c erzeugt die Signale BO bis B3, indem er die Signale A01 und AOO vom Adressenbus 103 und SHALFO und BYTEO vom Steuerbus 105 decodiert. Diese Decodierschaltungen lassen sich aus üblichen Logikgattern in bekannter Weise herstellen. Die Ausgengssignale BO bis B3 des Schreibdecoders 100-c sind auf spezielle Weise anhand der Eingangssignale gemäß Tabelle 2 definiert. Wenn beispielsweise das Signal SHALFO eine 1 ist und die Signale BYTEO und A01 sowie AOO O-Werte sind, so ist das Ausgangssignal B3 eine 1,und die übrigen B-Signale sind O-Werte. Die NAND-Gatter 318 bis 321 verknüpfen das jeweilige B-Signal durch eine NAND-Operation mit dem Signal WRITEO, das vom Prozessor 109 während einer Speichersehreiboperation übertragen wird. Wenn beispielsweise das Signal B3 eine 1 und die übrigen B-Signale O-Werte sind, so wird das Signal WRT3 in Form einer 0 vom NAND-Gatter 321 über die Ader 322 übertragen, wenn das Signal WRITEO als 1 über den Steuerbuts 105 ankommt und die übrigen NAND-Gatter 1-Werte übertragen.

Die Schreibprüfschaltung 100 führt eine Fehleranzeige aus,

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indem sie das Ausgangssignal jeder einzelnen Paritätsprüfschaltung 312, 327, 328 oder 329 mit dem entsprechenden Signal BO bis B3 vergleicht. Wenn eine Nichtübereinstimmung während einer Speicherschreiboperation festgestellt wird, so wird der Schreibparitätsfehler über die Ader 107 und den Steuerbus 105 zum Prozessor 101 übertragen.

	BYTEO	Tabelle 2	AOO	BO	B1	B2	B3
SHALFO	X	A01	X	0	0	1	1
0	X	0	X	1	1	0	0
0	0	1	0	0	0	0	1
1	0	0	1	0	0	1	0
1	0	0	0	0	1	0	0
1	0	1	1	1	0	0	0
1	1	1	X	1	1	1	1
1	X =: beliebig .	X

Eine Paritätsprüfschaltung liefert eine 1 an ihrem Ausgangsanschluß, wenn die neun an ihren Eingangsanschlüssen aufgenommenen Bits eine ungerade Anzahl von 1-Werten besitzen. Die Ausgangssignale der vier Paritätsprüfschaltungen , die über die Adern 323» 324, 325 und 326 übertragen werden, werden durch den Komparator 100-b mit den zugeordneten Signalen BO, B1, B2 und B3 verglichen, die über die Adern 308, 309, 310 und 311 ankommen. Beispielsweise wird das Ausgangssignal der Paritätsprüfschaltung 312, das über die Ader 323 läuft, durch den Komparator 100-b mit dem Signal BO verglichen, das über die Ader 308 übertragen wird. Wenn der Komparator 100-b

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eine Nichtübereinstimmung feststellt, liefert er an seinem Ausgangsanschluß eine 1 über die Ader 314 zum Gatter 315. Falls eine Nichtübereinstimmung aufgetreten ist, gibt das Gatter 315 eine 1 über die Ader 107 (das Schreib-Paritätsfehlersignal) koinzident mit dem Signal WRITEO zum Prozessor 101. Das Schreib-Paritätsfehlersignal setzt den Prozessor davon in Kenntnis, daß ein Fehler beim Schreiben des Speichers 102 aufgetreten ist.

Der Speicher 102 ist genauer in Fig.4 dargestellt und weist mehrere Speichermodule auf. Solche Speicher, wie der Speicher 102,sind bekannt. Jedes Speichermodul kann acht Datenbits und ein Paritätsbit aufnehmen und weist neun integrierte Schaltungen mit Schreiblesespeichern (RAM) auf. Das Speichermodul 403 ist genauer gezeigt. Die anderen Module sind identisch aufgebaut. Die Schreib-Lese-Speicher 405-a bis '405-i enthalten die erforderlichen Schaltungen zum Decodieren der Adressenbits A2 bis A11, die über den Bus 103 an den Eingangsanschlüssen AO bis A9 ankommen. Die übrigen Adressenbits(A12 bis A15),die über den Adressenbus 103 übertragen werden, werden vom Adressendecodierer 404 decodiert. Wenn der Speicher 102 durch den Prozessor 101 adressiert wird, überträgt der Adressendecoder 404 eine 0 über die Ader 407» die die Speichermodule 400, 401, 402 und 403 für das Lesen oder Schreiben an der Speicherwortstelle betätigt, die durch die Adressenbits A2 bis A11 adressiert wird.

Wie oben beschrieben, wird das Einschreiben von Daten in den Speicher 102 durch die Signale WRTO bis WRT3 gesteuert. Die Schreiboperation wird nur für den Schreib-Lese-Speicher 405-a

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des Speichermoduls 403 erläutert, die anderen Schreib-Lese-Speicher arbeiten aber auf ähnliche Weise. Wenn der Signalzustand der Ader 4o7 eine 0 ist (der Prozessor 101 adressiert den Speicher 102) und der Signalzustand der Ader 322 (Signal WRT3) eine 0 ist , speichert der Schreib-Lese-Speicher 4o5-a den Signalzustand der Ader 409 (Bit D24) in die Bitstelle ein, die durch die Adressenbits A2 bis A11 an den Eingangsanschlüssen AO bis A9 adressiert wird. Die Ader 322 ist mit dem Dateneingangsanschluß (DIN) des Schreib-Lese-■ Speichers 405-a verbunden. Gemäß Fig. 4 wird das Signal WRT3 außerdem über die Ader 322 zu den Schreib-Lese-Speichern 405-b bis 405-i übertragen. Das bewirkt, daß diese Schreib-Lese-Speicher ebenfalls den Signalzustand an ihren Anschlüssen DIN gleichzeitig mit dem Speicher 405-a bei Durchführung dieser Operation einspeichern. Auf entsprechende Weise veranlassen die Signale WRTO , WRT1 und WRT2 das Einschreiben von Daten in die Module 400, 401 bzw. 402 .

Das Lesen von Daten aus dem Speicher 102 durch den Prozessor 109 wird durch die über· den Adressenbus 103 übertragene Adresse und das über den Steuerbus 105 übertragene Lesesignal gesteuert. Da der Prozessor 109 Bytes nicht selektiv lesen kann, spricht der Speicher 102 auf das Lesesignal und die Adresse durch Übertragen eines Datenwortes über den Datenbus 104 zum Prozessor 109 an. Dieses Datenwort wird durch die Paritätsprüfschaltungen 100-a geprüft, um sicherzustellen, daß jedes Byte ein ungerade Anzahl von Bits (ungerade Parität) aufweist. Wenn ein oder mehrere Bytes gerade Parität haben, überträgt die Schreibprüfschaltung 100

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einen Leseparitätsfehler Über den Steuerbus 105 zum Prozessor 109. Durch Prüfen des aus dem Speicher 102 gelesenen Datenwortes auf gerade Parität stellt die Schreibprüfschaltung 100 sicher, daß jede Fehlfunktion des Speichers 102, die die Möglichkeit gibt, daß ein Byte fehlerhaft geschrieben wird, festgestellt wird.

Das Lesen eines Wortes aus dem Speicher 102 läßt sich am besten unter Bezugnahme auf Fig.4 verstehen. Wie oben beschrieben, wird das Lesen von Daten aus dem Speicher 102 durch das über den Steuerbus 105 übertragene Lesesignal und die über den Adressenbus 103 übertragene Adresse gesteuert. Die Leseoperation wird nur für den Schreib-Lese-Speicher 405-a des Speichermoduls 403 beschrieben, die anderen Schreib-Lese-Speicher in den Speichermodulen arbeiten aber auf entsprechende Weise. Wenn der Signalzustand der Ader 407 eine 0 ist (der Prozessor 109 adressiert den Speicher 102) und der Signalzustand der Ader 408 (Lesesignal) eine 1 ist, überträgt der Speicher 405-a das an der adressierten Bitstelle gespeicherte Bit zum Datenausgangsanschluß (DOUT). Wenn das Lesesignal eine 1 ist, gibt das UND-Gatter 406-a den Signalzustand am Anschluß DOUT über die Ader 409 zum Datenbus 104.

Die Fehleranzeige erfolgt durch Prüfen der vom Speicher über den Datenbus 104 übertragenen Bytes mittels der Paritätsprüfschaltung 100-a auf ungerade Parität. Für ungerade Parität liefern die Paritätsprüfschaltungen 312, 327, 328 und 329 in Fig.3 je eine 1 auf den Adern 323, 324, 325,bzw. 326. Wenn irgendeine Paritätsprüfschaltung gerade Parität

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feststellt, überträgt sie eine 0 auf der jeweiligen Ader. Wenn eine 0 über die Adern 323, 324, 325 oder 326 übertragen wird, gibt das NAND-Gatter 331 eine 1 zum UND-Gatter 330. Wenn das UND-Gatter 330 eine 1 vom NAND-Gatter 331 während einer Leseoperation (Lesesignal ist eine 1) aufnimmt, überträgt das UND-Gatter 330 das Lese-Paritätsfehlersignal über die Ader 332 und den Steuerbus 105 zum Prozessor 109.

Leerseite

Claims

BLUMBACH.;·]WESEH ;:BERGEN · KRAMER ZVVlRNER · HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentconsult Radeckestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsuli Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Palentconsult

Western Electric Company Incorporated Draper, D.R. 2-1 222 Broadeway, New York, N.Y. 10038,
Vereinigte Staaten von Amerika

Patentansprüche

Fehleranzeigeschaltung für eine Speicheranordnung in einer Datenverarbeitungsanlage

mit einem Prozessor (109) zur Erzeugung von Datenwörtern mit einer Vielzahl von je mehrere Datenbits und Prüfbits enthaltenden Bytes, sowie zur Erzeugung von Speicherdatenwortsteilen definierenden Adressensignalen und zur Erzeugung von bestimmte Bytes der Datenwörter identifizierenden Byteschreibsignalen ,

mit einer Schreibdecoderschaltung (100-c), die unter Ansprechen auf die Byteschreibsignale selektiv ein Schreibsteuersignal für jedes durch die Byteschreibsignale identifizierte Byte erzeugt,

mit einer Speicheranordnung (102) mit einer Vielzahl von Speicherdatenwortstellen, die je eine Vielzahl von Byteab-

schnitten aufweisen, und unter Ansprechen auf die Adressen- j

signale und Schreibsteuersignale die Bytes in einer der Speicherdatenwortstellen einspeichern,

mit Übertragungseinrichtungen (103, 104, 105), die den Fro-

Miinchen: R. Kramer Dipl.-Ing. · W.Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. ■ P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-Ass., Pat.-Anw. bis 1979 ■ G. Zwirner Dipl.-Ing. Dipl -W.-Ing. |

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zessor , den Schreibdecoder und die Speicheranordnung zur Übertragung der Datenwörter, der Adressensignale und der Byteschreibsignale miteinander verbinden, und mit einer Prüfschaltung (100-a), die an die Übertragungseinrichtungen angeschaltet ist, und für jedes Byte, dessen Bits eine vorbestimmte arithmetische oder logische Beziehung besitzen, ein erstes Ausgangssignal und für jedes Byte, dessen Bits'eine andere Beziehung als die vorbestimmte arithmetische oder logische Beziehung besitzen, ein zweites Ausgangssignal erzeugt,

dadurch gekennzeichnet, daß die Fehleranzeigeschaltung einen Codierer (106) aufweist, der unter Ansprechen auf die beiden Schreibsignale Prüfbits so erzeugt, daß für jedes durch die Byteschreibsignale identifizierte Byte die Bits die vorbestimmte arithmetische oder logische Beziehung und für alle anderen Bytes Bits eine andere als die vorbestimmte Beziehung besitzen, und ferner eine Komparatorschaltung (100-b) aufweist, die an die Prüfschaltung und die Schreibdecoderschaltung angeschlossen ist und unter Ansprechen auf die Schreibsteuersignale und die Ausgangssignale ein Speicherschreibfehlersignal erzeugt, wenn für eines der Bytes sowohl das Schreibsteuersignal als auch das zweite Ausgangssignal erzeugt wird.
2. Fehleranzeigeschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Codierer und die Prüfschaltung Paritätsgeneratoren bzw. Paritätsprüfeinrichtungen sind und daß die vorbestimmte arithmetische oder 3.ogische Bezie-

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-3-hung gerade oder ungerade Parität ist.
3. Fehleranzeigeschaltung nach Anspruch 1, bei der der Prozessor ferner Leseadressensignale und eine Lesesteuersignal erzeugen kann, die Übertragungseinrichtungen die Leseadressensignale und die Lesesteuersignale übertragen können und die Speicheranordnung unter Ansprechen auf das Lesesteuersignal einen Zugriff zu den durch die Leseadressensignale bezeichneten Speicherdatenwortstellen durchführt und dort. gespeicherte Datenwörter über die Übertragungseinrichtungen überträgt,

dadurch gekennzeichnet, daß der Schreibdecoder ferner Lesefehlerschaltungen (331, 330) aufweist, die ein Lesefehlersignal erzeugen und übertragen, wenn die Prüfschaltung das zweite Ausgangssignal für ein aus der Speicheranordnung gelesenes Byte erzeugt.
4. Fehleranzeigeschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß der Codierer (106) eine Decodierschaltung (106-a) aufweist, die eine Vielzahl von je einem bestimmten Byte entsprechenden Ausgangsanschlüssen aufweist und unter Ansprechen auf die Byteschreibsignale ein erstes Decodiererausgangssignal an Ausgangsanschlüssen erzeugt, die durch die Byteschreibsignale identifizierten Bytes entsprechen, und ein zweites Decodiererausgangssignal an Ausgangsanschlüssen erzeugt, die durch die Byteschreibsignale nicht ■identifizierten Bytes entsprechen, und eine Vielzahl von Generatorschaltungen aufweist, die je einem bestimmten Byte zugeordnet sind und unter Ansprechen auf Da«

tenbits des zugeordneten Byte Prüfbits erzeugen, derart, daß die Datenbits und die Prüfbits eine vorbestimmte arithmetische oder logische Beziehung aufweisen, wenn das erste Decodiererausgangssignal an dem dem zugeordneten Byte entsprechenden Ausgangsanschl.uß erzeugt wird, und derart, daß die Datenbits und die Prüfbits des zugeordneten Byte eine andere als die vorbestimmte arithmetische oder logische Beziehung besitzen, wenn das zweite Decodiererausgangssignal an dem dem zugeordneten Byte entsprechenden Ausgangsanschluß erzeugt wird.