DE3110891C2

DE3110891C2 - Schaltungsanordnung zur wiederholten Teilung elektrischer Ladungen

Info

Publication number: DE3110891C2
Application number: DE3110891A
Authority: DE
Inventors: Frederik Leonard Johan Eindhoven Sangster
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-03-25
Filing date: 1981-03-20
Publication date: 1985-12-05
Also published as: IT1196921B; FR2479611A1; US4411010A; JPS56149115A; CA1159117A; DE3110891A1; GB2073525A; IE810635L; GB2073525B; IE51607B1; SG10784G; FR2479611B1; IT8120652A0; JPS6210055B2; NL8001730A

Abstract

Zum Erzeugen gemäß einer Potenzreihe von 1/2 abnehmender Ladungen wird eine Eingangsladung über CTDΔs auf zwei Parallelzweige aufgeteilt. Um die Fehler, die bei dieser Teilung auftreten, zu korrigieren, werden die geteilten Ladungen dann über weitere CTDΔs abwechselnd entweder in demselben oder zu dem anderen Zweig weitergeschoben.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruches 1.

In der Zeitschrift »I.E.E.E. journal of Solid State Circuits« vom Dezember 1975, S. 371 bis 379, und vom Dezember 1976, S. 772 bis 779, sind Anordnungen für Analog/Digital- (ADC) bzw. Digital/Analog-Umsetzung (DAC) beschrieben, bei denen eine wiederholte Ladungshalbierung mit Hilfe einer Reihe von Kondensatoren mit binär gewichteten Kapazitätswerten erzielt werden soll. Dabei ergeben sich Schwierigkeiten bei der genauen Herstellung der richtigen Kapazitätswerte, was für die Genauigkeit, mit der die betreffende Ladungsteilung stattfindet, entscheidend ist.

Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung der eingangs genannten Art anzugeben, bei der Abweichungen in dem Wert der Kapazitäten voneinander für die Genauigkeit der Ladungsteilung im Sinne einer Halbierung nur unwesentlichen Einfluß hat.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.

Die Erfindung beruht auf dem Gedanken, daß es für die Umsetzung eines digitalen Signals in ein analoges Signal mit Hilfe von Ladungsverschiebungsanordnungen (CTD = Charge Transfer Device), wie Eimerkettenspeichern (BBD = Bucket Brigade Device) bzw. la dungsgekoppelten Anordnungen (CCD = Charge Coupled Device) auf einfache ,Weise möglich ist. Ladungen über Parallelzweige mit z. B. gleichen Kondensatoren zu verteilen, wie an sich aus IBM Tech. Disci. BuIL vom Januar 1976, S. 2540, bekannt ist. und auf diese Weise eine Reihe binär gewichteter Ladungen zu erhalten. Die Ladungen dieser Reihe, von denen das in bezug auf das Gewicht entsprechende Bit des digitalen Eingangssignals z.B. eine »1« ist, werden zusammengefügt, wodurch eine Gesamtladung erhalten wird, die das analoge Äquivalent des digitalen Signals 1st Zur Umsetzung analoger Signale in digitale Signale kann dann der Ausgang eines Digital/Analog-Umsetzers der oben beschriebenen Art mit dem analogen Eingangssignal verglichen werden, und aus dem Unterschied zwischen die sen beiden kann die digitale Steuerung der Ladungsverschiebungsanordnungc-i abgeleitet werden, womit dann das digitale Signal erhalten wird.

Ein großer Vorteil der Anwendung von Parallelzwei-

gen gegenüber den aus den obengenannten Aufsätzen in I.E.E.E. JL. SSC bekannten Ausführungen besteht darin, daß nun erwünschtenfalls Kondensatoren mit gleichen oder nahezu gleichen Kapazitätswerten verwendet werden können, so daß die Anzahl Bits des Digital/ Analcg-Umsetzers bzw. des Anaiog/Digital-Umsetzers im Vergleich zu hier genannten bekannten Anordnungen erheblich vergrößert werden könnte. Auch in diesem Falle ist jedoch nach wie vor die Umsetzungsgenauigkeit durch die Genauigkeit bestimmt, mit der die Ladungsverschiebungsanordnungen in beiden Parallelzweigen einander gleich sind. Die Folgen dieser Ungleichheit werden aber durch Anwendung der obengenannten weiteren Ladungsverschiebungsanordnungen vermieden, wie nachfolgend erläutert wird.

is Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert Es zeigt F i g. 1 das Prinzip der Erfindung, Fig.2 die Spannungs-Zeit-Diagramme der in Fig. 1 angewandten Taktimpulse und

F i g. 3 die Zusammensetzung von Anordnungen nach F i g. 1 zu einem Digital/Analog-Umsetzer.

In der Anordnung nach F i g. 1 lädt eine Quelle konstanter Spannung Vo über einen vom Taktimpuls Φ\ gesteuerten Transistor 1, insbesondere einen Feldef fekttransistor mit isolierter Gate-Elektrode (IGFET), ei nen Kondensator Q> auf, so daß darin eine vorgegebene Ladung ζ) gespeichert wird. Diese Ladung wird mit Hilfe einer einfachen Ladungsverschiebungsanordnung (nachstehend als Durchlaßgatter bezeichnet), die einen von einem Taktimpuls Φ? gesteuerten Transistor 2 enthält, zu der Speicherkapazität C\ weitergeschoben, wonach sie zwei Parallelzweigen A bzw. B zugeführt wird, die je eine Reihenschaltung eines Trenntransistors 3a bzw. 3b und eines Durchlaßgatters enthalten, das aus einem Transistor 4a bzw. 4b mit einer Speicherkapazität C 2a bzw. C 2b besteht, wobei diese Transistoren ebenfalls vom Taktimpuls Φι gesteuert werden. Wenn die Transistoren 3a und 36 bzw. 4a und 46 genau die gleichen Eigenschaften, insbesondere die gleichen Schwell- wertspannungen und Kanalwiderstände, aufweisen, so wird zu dem Zeitpunkt, zu dem mittels des Taktimpulses Φι die Ladung Qder Kapazität Ci über die Transistoren 4a bzw. 46 zu den Kapazitäten C 2a bzw. C 26 weitergeschoben wird, jeder der zuletzt genannten Kapazitäten

genau eine Ladung γ Q zugeführt. Eine derartige Bedingung kann aber in der Praxis nicht erfüllt werden, insbesondere nicht in einer Ausführung als integrierte

Schaltung, bei der es bereits besonders schwierig ist, gegenseitige Abweichungen von weniger als 1 % zu erreichen. Es sei bemerkt, daß die Kapazitäten C2a und C 26 nicht genau einander gleich zu sein brauchen, wenn entsprechend den tatsächlichen praktischen Verhältnissen angenommen wird, daß

a) den Kapazitäten nur über sehr kurze Zeit Ladung zugeführt wird und

b) eine nt·.- relaltiv geringe Aufladung der Kapazitäten stattfindet.

Wird eine vollständig entladene Kapazität C über einen Widerstand R von einer Spannungsquelle U aufgeladen, so ist der Anfangswert des Aufladestromes

I = (U-Uc)ZR,

wobei Uc die sich bei der Aufladung ergehende Spannung über die Kapazität C darstellt. Wird die Kapazität nur geringfügig während einer kurzen Zeit At < RC-Zeitkonstante aufgeladen, so ist die der Kapazität zugeführte Ladung

Q = Jt(U-U_c)/R

und damit unabhängig von der Größe der Kapazität C, wobei der Wert R im beschriebenen Zusammenhang von den verschiedenen Größen der Transistoren abhängt.

Jeder der Kapazitäten C2a bzw. C2b folgen über seriengeschaltete Trenntransistoren 5a bzw. 56 zwei Durchlaßgatter, die die Transistoren 6a und Ta bzw. 66 und 7b und die Sammelkapazitäten C3a bzw. C3b enthalten. Die diesen Durchlaßgattern zugeführten Taktimpulse Φζ bzw. A₁ und der gleichzeitig an den unteren Anschluß der Kapazitäten da bzw. CZb angelegte Taktimpuls Φι sorgen dafür, daß entweder die Durchlaßgatter 6a und 66 oder die Durchlaßgatter Ta und Tb wirksam sind. (Im Gegensatz zum vorgenannten Aufsatz in IBM-TDB wird also nie eine direkte Verbindung zwischen den oberen Anschlüssen der Kapazitäten C 2a und C2b hergestellt.) Dies hat zur Folge, daß abwechselnd die Ladungen der Kapazitäten C 2a bzw. C 2b während der Taktimpulsphase Φ3 zu den Sammelkapazitäten C3a bzw. C36 und während der Taktimpulsphase Φα zu den Sammelkapazitäten C36bzw. C3a weitergeschoben werden. Wenn die zuerst genannten Ladungen

betragen, wobei χ die Abweichung infolge der Ungleichheit der Durchlaßgatter, insbesondere der Transistoren 3a bzw. 4a und 3b bzw. 4b darstellt, wird jeder der Sammelkapazitäten C3a bzw. C36 abwechselnd die Ladung

obengenannten Ladungen, d.h. eine Ladung Q. zugeführt.

Es scheint nun, als ob durch die bisher beschriebenen Maßnahmen nichts erreicht ist, denn aus der Ladung 0 an der Kapazität C\ ist aufs neue eine gleich große Ladung über der Kapazität C 4a abgeleitet. Aus nachstehendem geht jedoch hervor, daß eine Verbesserung erzielt ist Der Kapazität C36 folgen nämlich wieder üwei Parallelzweige B' und C, die auf völlig gleiche Weise wie die Zweige A und B aufgebaut sind, d. h. daß die Kapazität C36 über Trenntransistoren 86 bzw. 8c, die den oben beschriebenen Transistoren 3a und 36 entsprechen, mit Durchlaßgattern verbunden ist, die die Transistoren 96 bzw. 9c(die den Transistoren 4a bzw. 46 entsprechen) enthalten die mit den Speicherkapazitäten C4b bzw. C4c (die den Kapazitäten C2a bzw. C26 entsprechen) verbunden sind, usw. Dies ist schematisch in F i g. 3 dargestellt.

In dieser Figur entspricht der Block 1, 2 den Schaltelementen 1-2der Fig. 1, mit deren Hilfe aus der Spannung V₀ die Ladung Q abgeleitet wird. Die Zweige 4a und 46, die den betreffenden Durchlaßgattern der F i g. 1 entsprechen, teilen diese Ladungen in etwa glei-

ehe Teile γ Q, während die Zweige 6a, 66, la und 76 den betreffenden »weiteren« Durchlaßgattern nach F i g. 1 entsprechen. Wenn nun angenommen wird, daß die Fehler, die die Durchlaßgatter 3a, 4a und 36.46 bzw. 86,96 und 8c. 9c usw. bei der Ladungsteilung herbeiführen, nacheinander x\ bzw. X2 usw. betragen, wird bei der Taktimpulsphase Φι an der Kapazität C36 eine Ladung

y <?(!+*.)
und bei der Taktimpulsphase Φα eine Ladung

eintreffen. Unter dem Einfluß des Taktimpulses Φ\ auf die Durchlaßgatter 9b und 9c wird diese Ladung wieder in etwa gleiche Hälften mit einem Fehler x₂ geteilt, so daß bei der Taktimpulsphase Φ3 an der Kapazität C4b eine Ladung

so und an der Kapazität C4ceine Ladung ±.Q(\-Xl-X₂)

eintrifft, während in der Taktimpulsphase Φα an der Kapazität C46eine Ladung

⁶⁰

zugeführt werden. Die Kapazität C3a ist über einen in Reihe geschalteten Trenntransistoren 8a mit einem Durchlaßgatter verbunden, das aus einem Transistor 9a ω besteht, der mit einer Speicherkapazität C4a gekoppelt ist. die wieder von dem Taktimpuls Φ\ gesteuert wird. Der Kapazität C4a wird daher die Summe der beiden

und an der Kapazität C4ceine Ladung

eintrifft. Die diesen Kapazitäten folgenden weiteren Durchlaßgatter 106. 116 bzw. 10c. lic (die den Durchlaßgattern 6a C3a, Ta C3b bzw. 66 C36. 76 C3a ent-

sprechen) sorgen dafür, daß bei der Taktimpulsphase Φι die dann vorhandene Ladung über die Zweige 10ό und 10c weitergeschoben wird. Das Ergebnis ist, daß an der Speicherkapazität C6Z>des Zweiges fl'die Ladungen

■j- <?(1 +χ,-X₂)und-^- <?(l-x, +X₂)

summiert werden, was daher (abgesehen von Effekten zweiter Ordnung), eine fehlerfreie Ladung -r- Q ergibt.

Auf ähnliche Weise folgen dem Zweig C zwei Parallelzweige Cund D(die den Zweigen B'und Centsprechen) usw., mit deren Hilfe fehlerfreie Ladungspakete ζ)/4, Q/S usw. erzeugt werden können. Diese Ladungen werden einem von einem digitalen Eingangssignal Dl gesteuerten Summator 5 zugeführt, der eine Anzahl elektronischer Zweiwegschalter enthält, die abhängig von dem Wert von D/die betreffende Ladung entweder zu dem analogen Ausgang AO oder zu Erde abführen. (In Fig. 1 ist einer dieser Zweiwegschalter durch die Transistoren 13 bzw. 14 dargestellt, wobei abhängig von dem Wert von DI der Taktimpuls Φι entweder dem Transistor 13 oder dem Transistor 14 zugeführt wird.)

Wo oben von Kapazitäten die Rede war, können, wie klar sein wird, für diese Kapazitäten auch innere Kapazitäten eines Halbleiterkörpers Anwendung finden, wie sie bei CCD's, PCCD's usw. auftreten.

Die Anwendung in Kaskode geschalteter IGFETs (2, 3a, 3b, 5a.. 5b usw.), d. hu daß die Source als Eingang (links in der Figur) dient, das Gate an einem festen Potential (Erde) liegt und die Drain als Ausgang (rechts in der Figur) dient, weist den Vorteil eines besseren Wirkungsgrades der Ladungsverschiebung auf; die den »weiteren« Ladungsverschiebungsanordnungen vorangehenden, in Reihe geschalteten Feldeffekttransistoren mit isoliertem Gate 5a, 5b usw. bieten außerdem den Vorteil, daß etwaige Fehler, die von z. B. Schwellwertspannungsunterschieden der Transistoren 6a und Ta bzw. 6b und Tb eingeführt werden, vermieden werden. Die von den Durchlaßgattern 6a bzw. Ta vom Kondensator C 2a auf die Kondensatoren C 3a bzw. C3b übertragene Ladung ist dann praktisch nur noch von der Schwellwertspannung des Transistors 5a abhängig und wird nicht von dem Wirkungsgrad der Durchlaßgatter 6a bzw. Ta beeinflußt

Im allgemeinen werden die beschriebenen Maßnahmen hauptsächlich für die signifikanteren Bits eines Digital/Analog-Umsetzers verwendet, weil für die weniger signifikanten Bits, also die Bits, die um einen großen Teilungsfaktor von der Ladung O verschieden sind, die angezeigten Fehler nicht mehr von Bedeutung sind.

Hierzu 2 Blatt Zeichnungen
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Claims

Patentansprüche:

1. Schaltungsanordnung zur wiederhohen Teilung elektrischer Ladungen in jeweils zwei gleiche Teile für Analog/Digital- bzw. Digital/Analog-Umsetzer unter Verwendung von durch Taktimpulse gesteuerte Ladungsverschiebungsanordnungen, dadurch gekennzeichnet, daß eine Eingangsladung zwei Parallelzweigen (A, B) zugeführt wird, die je eine Ladungsverschiebungsanordnung (4a, 4b) und eine Speicherkapazität (C2a, C2b)enthalten, und in denen mit Hilfe der durch eine erste Takiimpulsfolge (Φι) gesteuerten Ladungsverschiebungsanordnungen (4a. 4b) jeder dieser Speicherkapazitäten (C2a, C2b)d\e Hälfte der Eingangsladung mit einer durch die Ungleichheit der Ladungsverschiebungsanordrvingen (4a, 4b) bestimmten Ungenauigkeit zugeführt wird, daß jede der Speicherkapazitäten (C 2a, C 2b) mit zwei weiteren, durch weitere Taktimpulsfolgen (Φ3 und Φα) abwechselnd gesteuerten Ladungsverschiebungsanordnungen (6a, Sb, Ta, Tb) gekoppelt ist, von denen eine (6a bzw. 6b) die Ladung der Speicherkapazität (C2a bzw. C2b) des einen Zweiges (A bzw. B) zu einer in demselben Zweig (A bzw. fliegenden Sammelkapazität (C3a bzw. C3b) und die andere (Ta bzw. Tb) der weiteren Ladungsverschiebungsanordnungen (6a, 66, Ta, Tb) diese Ladung zu einer in dem anderen Zweig (B bzw. A) liegenden Sammelkapazität (C3b bzw. C3a) weiterschiebt, wobei die Frequenz der ersten Taktimpulsfolge (Φι) doppelt so hoch ist wie die der weiteren, gegeneinander versetzten Taktimpulsfolgen (Φ* Φ₄).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens den weiteren Ladungsverschiebungsanordnungen (6a, 6b, Ta, Tb) in Reihe geschaltete Transistoren (5a, Sb) vorangehen.