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DE3023410A1 - Verfahren zur herstellung von mos-strukturen - Google Patents

Verfahren zur herstellung von mos-strukturen

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Publication number
DE3023410A1
DE3023410A1 DE19803023410 DE3023410A DE3023410A1 DE 3023410 A1 DE3023410 A1 DE 3023410A1 DE 19803023410 DE19803023410 DE 19803023410 DE 3023410 A DE3023410 A DE 3023410A DE 3023410 A1 DE3023410 A1 DE 3023410A1
Authority
DE
Germany
Prior art keywords
source
gate
drain
trench etching
drain regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19803023410
Other languages
English (en)
Inventor
Egon Dipl.-Phys. Dr. 8000 München Bußmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
Priority to DE19803023410 priority Critical patent/DE3023410A1/de
Publication of DE3023410A1 publication Critical patent/DE3023410A1/de
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H10P50/691—
    • H10P76/40—
    • H10W10/0128—
    • H10W10/13—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

  • Verfahren zur Herstellung von MOS-Strukturen.
  • Die Erfindung betrifft ein Verfahren zur Herstellung von MOS-Strukturen nach dem LOCOS-Verfahren mit kleinen Abmessungen bei niedriger Temperatur. Unter niedriger Temperatur ist ein Tmperaturbereich von 5500 bis 800°C zu verstehen.
  • Es hat sich gezeigt, daß man mit dem Isoplanarverfahren - auch LOCOS-Verfahren (local oxidation of silicon) genannt - in Verbindung mit einer besonderen Technologie zum Anbringen von B-dotierten Bereichen eine drastische Reduktion der erforderlichen Oberfläche erzielen kann.
  • In der LOCOS-Technologie wird der Gatebereich mit einer Siliziumnitridschicht auf Siliziumdioxid und Silizium während des Feldoxidaufbaus abgedeckt. Nach Abätzen dieser Schichtkombination wird das Gateoxid besonders aufgebaut.
  • Auch auf diesem Spezialgebiet wird eine weitergehende Miniaturisierung angestrebt. Der Erfindung liegt die Aufgabe zugrunde, die Justier-Toleranz für die Erzeugung kleiner Strukturen durch die Selbstjustierung des Gates sowie der Source-Drain Bereiche zwischen den Feldoxiden und der Source-Drain-Kontakte unkritischer zu machen und ferner die Leitfähigkeit von Source, Drain und Gate zu erhöhen.
  • Diese Aufgabe wird gemäß der Erfindung dadurch erreicht, daß eine Trennung der Source-Drain-Dotierung von der Felddotierung durch eine Grabenätzung erfolgt. Auf diese T;.rei se wird erreicht, daß durch das unterschiedliche T;chstum die Selbstjustierung des Gates sowie der Source- und Drainbereiche zwischen den Feldoxiden und der Source-Drain-Kontakte unkritischer gemacht wird. Das bedeutet praktisch eine Vorustierung des Gatebereiches.
  • Zur Steigerung dieses effekts wird nach einer Teiterbildung der Erfindung Silizid über den Source-Drain-Gebieten abgeschieden. Dabei wird zusätzlich eine Leitfähigkeitserhöhung erreicht.
  • Nach einer Weiterbildung der Erfindung wird eine Durchoxidation der Polyschicht zur endgültigen gleichzeitigen Definition der Gate- und Kontaktgebiete vorgenommen. Dadurch erfolgt eine gleichzeitige festlegung des Gates und der Source-Drain-Kontakte. Die Erfindung wird anhand der Figuren an zwei Ausführungsbeispielen erläutert. Es zeigen: Figur 1 eine Ausführung A in einer Variante I, Figur 2 parallel dazu eine Variante II und Figur 3 eine Ausführung B.
  • Bei den Varianten I und II sind die einzelnen Verfahrensschritte immer nebeneinander angeordnet, tun die Unterschiede besonders hersuszustellen. Gleichbleibende Schritte sind nur einmal dargestellt. Beim ersten Verfahrensschritt nach der Ausführung A, der auch für die Ausführung B gilt, handelt es sich um das Erzeugen des Gateoxid mit Kanalimplantation, z. B. B+. Auf einem Substrat 1 ist ein Gateoxid aufgebracht, das in der Figur mit 2 gekennzeichnet ist. Mit den Pfeilen ist die Implantationsrichtung angedeutet.
  • Der nächste Vorgang, das Strukturieren des Gateoxidbereiches sowie die n+-Implantation wird ausland der Variante II erläutert. Bei der Variante I ist dieser Vorgang nicht vorhanden. Bei diesem Schritt II erfolgen die Source-Drain-Dotierungen. Auf das Gateoxid 2 wird eine Fotolackstruktur (Fötotechnik 1) als Maske für die n+-Implantation aufgebracht.
  • Beim Schritt 3, der ebenfalls nur bei der Variante II vorkommt, wird Wolfram oder 1:Tolframsilizid ganzflächig mit Ausnahme des Gateoxidbereichs abgeschieden. Mit n+ sind die im vorhergehenden Schritt aufgebrachten Implantationen gekennzeichnet.
  • Der Schritt 4 umfaßt das Strukturieren der Source-Drain-Bereiche, Grabenätzen und p+-Feldimp'lantation. Zu-dieser Stufe gehört die Fototechnik 2. Aus beiden Varianten I und II ist die Trennung der Source-Drain-Gebiete ersichtlich. Unter der G?'abenä'tzung L ist jeweils eine p-Implantation 5 angedeutet. Die vorher aufgebrachte Fotolackstruktur ist mit 6 bezeichnet. In der Variante II werden durch die Grabenätzung die Source-Drain-Gebiete getrennt.
  • Der Schritt 5, der für beide Varianten gilt, aber-nur bei der Variante I dargestellt ist, umfaßt das Änfüllen der Gräben mit Siliziumoxid. Das abgeschiedene Siliziumoxid ist mit 7 gekennzeichnet.
  • Der Verfahrensschritt 6 gilt nur für die Variante I. Dabei wird auf die im Schritt 2 in Variante II entsprechende Form die Lackstruktur 3 aufgebracht und die Söurce-Drain-Gebiete durch Implantation n+ definiert. Dabei dient das in der Ätzgrube abgeschiedene Siliziumoxid als Ionenfänger.
  • Der Verfahrens schritt 7 gilt für beide Varianten, obwohl er nur in der Variante I dargestellt ist. Dabei erfolgt eine ganzflächige Polysiliziumabscheidung.
  • Nach Schritt 8 der Variante I wird sowohl über den Source-Drain-Kontakten als auch über den Gate eine Fotolaclrnitridstruktur 9 bzw. eine Fotolacknitridsilizidstruktur 10 (Fototechnik 3) definiert. Wenn in diesem Schritt die Polydotierung ausgeführt wird, so vereinfacht dies die Selbstjustierung des Gates.
  • Im Schritt 9 der Varianten I und II werden durch die Durchoxidation des Polysiliziums Gateelektrode und Source-Drain-Kontakte definiert. 11 bezeichnet das dementsprechende Oxid. Da Siliziumoxid bei tiefen Temperaturen über n+-dotierten Gebieten sowie über Siliziden stärker wächst als lateral über das Gateoxid ergibt sich eine Selbstjustierung des Gate.
  • Nach der Ausführung B in der Figur 3 ist wiederum ein Substrat 1 mit einer Lackmaske 3 versehen. Im Schritt 1 erfolgt die Source-Drain-Implantation n+.
  • Im Schritt 2 ist die Trennung der Source-Drain-Gebiete durch Grabenätzung dargestellt. In diesem Schritt erfolgt gleichzeitig eine p+-Implantation.
  • Im Schritt 3 wird ganzflächig das Gateoxid 2 aufgebracht, wobei das unterschiedliche Oxidwachstum über den n+-Gebieten ausgenützt wird.
  • Der Schritt 4 in Ausführung B entspricht Schritt 7 in Ausführung A und der Schritt 5 der Ausführung B dem Verfahrensschritt 8 der Ausführung A. Der Endzustand in der Ausführung B ist mit dem Verfahrensschritt 9 der Ausführung A gleich.
  • Analog zu Variation 2 der Ausführung A ist auch hierbei eine Variation II mit Siliziden möglich.
  • 3 Patentansprtlche 3 Figuren

Claims (3)

PatentansPrüche .
1. Verfahren zur Herstellung von MOS-Strukturen nach dem LOCOS-Verfahren mit kleinen Abmessungen bei niedriger Temperatur, d a du r c h g e k e n n z e i c h n e t daß eine Trennung der Source-Drain-Dotierung von der Feiddotierung durch eine Grabenätzung erfolgt.
2. Verfahren nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß Silizide über den Source-Drain-Gebieten abgeschieden werden.
3. Verfahren nach den Ansprüchen 1 und 2, d a d u r c h g e k e n n z e i c h n e t , daß eine Durchoxidation der Polyschicht zur gleichzeitigen endgültigen Definition der Gate- und Kontaktgebiete vorgenommen wird.
DE19803023410 1980-06-23 1980-06-23 Verfahren zur herstellung von mos-strukturen Ceased DE3023410A1 (de)

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