DE3009530A1 - Datenverarbeitungssystem - Google Patents

Description

Anmelderin: Digital Equipment Corporation, Maynard, Massachusetts/ USA

Datenverarbeitungssystem

Die Erfindung betrifft ein Datenverarbeitungssystem.

Ein digitales Datenverarbeitungssystem weist im allgemeinen drei Grundelemente auf: einen Speicher, eine Ein-/Ausgabeeinheit und einen Prozessor. Der Speicher speichert Information an adressierbaren Speicherstellen. Diese Information weist sowohl Daten als auch Befehle zum Verarbeiten der Daten auf. Durch den Prozessor wird die Information zwischen ihm und dem Speicher übertragen; der Prozessor wertet die ankommende Information entweder als Daten oder Befehle aus und verarbeitet die Daten entsprechend den Befehlen. Die Ein~/Ausgabeeinheit steht ebenfalls mit dem Speicher in Verbindung, um Eingabeinformation an das System zu übertragen und um von ihm verarbeitete Information zu erhalten.

Da seit Jahren die Nachfrage nach Rechenleistung und -geschwin-

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digkeit gestiegen sind, ist bereits vorgeschlagen und ist es auch bekannt, mehrere Prozessoren in einem Verarbeitungssystem zu verwenden. In derartigen Mehrprozessor-Verarbeitungssystemen sollte normalerweise jeder der Prozessoren einen teilweisen oder vollständigen Zugriff zu denselben Speicherund Ein-/Ausgabeeinheiten haben» Folglich müssen Einrichtungen vorgesehen sein, die verhindern, daß die Prozessoren gleichzeitig Zugriff zu derselben Einheit haben. Hierzu sind verschiedene Anordnungen bekannt. Bei einer ersten Anordnung werden den Prozessoren Prioritäts warte zugeordnet, wodurch dann Prozessoren mit einer höheren Priorität vor Prozessoren mit einer niedrigen Priorität Zugriff zu den Speicher- und Ein-/Ausgabeeinheiten gestattet wird . Hierdurch wird unvermeidlich die Umlaufzeit für Programme verlangsamt, die in Einheiten mit einer niedrigen Priorität umlaufen.

Bei einer zweiten Anordnung ist eine Rechnerschaltung mit einem Hauptrechnersystem vorgesehen, um zwischen einer Anzahl untergeordneter oder Nebenprozessoren zu entscheiden. Diese Entscheidung kann durch Faktoren wie der Zeitdauerρ die ein Nebenprozessorzugriff zu der Speicher- oder der Ein-/Ausgabeeinheit hat, der Zeit seit dem letzten Zugriff, u.a. festgelegt sein. Wenn jedoch das Hauptsystem ausfällt ,ist dadurch verhindert, daß die untergeordneten oder Nebenprozessoren Zugriff zu den Speicher- oder Ein-/Ausgabeeinheiten haben, bis das Hauptsystem instandgesetzt ist. Ferner kann es in dem Hauptsystem zu einem Engpaß kommen, wenn das Hauptsystem bezüglich des Zugriffs zu den Speicher- oder Ein-/Ausgabeeinheiten zu schnell entscheiden muß, so daß dadurch die untergeordnete bzw. Nebenprozessoren langsamer werden.

In einer dritten Anordnung ist eine wechselseitig wirkende Steuereinheit zwischen den Prozessoren und den Speicher- und Ein-/Ausgabeeinheiten vorgesehen, um den Zugriff zwischen den Prozessoren und den Speicher- und Ein-/Ausgabeeinheiten zu steuern. Diese wechselseitig wirkende Steuereinheit verhindert jedoch nicht, daß die Prozessoren selbst arbeiten, wäh-

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rend sie warten, um Zugriff zu den Speicher- und Ein-/Ausgabeeinheiten zu haben. Bei dieser Anordnung ergeben sich sonst die gleichen Schwierigkeiten wie bei dem vorstehend angeführten Verarbeitungssystem mit Haupt- und Nebenprozessoren.

Da die Anforderungen an die Rechnerleistung weiter gestiegen sind, muß mehr und mehr Steuerinformation zwischen den verschiedenen Einheiten und Teilen des Systems durchlaufen. Hierzu ist zusätzlich eine Anzahl Steuerleitungen zwischen den Einheiten und Teilen erforderlich, wodurch die Kosten sowohl für die Steuerleitung selbst als auch für die zusätzlichen elektronischen Schaltungen steigen, die erforderlich sind, um eine Information auf den Leitungen auszuwerten und Information auf den Leitungen unterzubringen.

Die Erfindung soll daher ein Mehrprozessor-Datenverarbeitungssystem schaffen, bei welchem verhindert ist, daß die verschiedenen Zentralprozessoren gleichzeitig Zugriff zu den Speicherund den Ein-/Ausgabeeinheiten haben. Ferner soll ein Mehrprozessor-Dafcenverarbeitungssystern geschaffen werden, bei welchem verhindert ist, daß die verschiedenen Prozessoren Zugriff zu anderen Einheiten des Systems haben, ohne eine vorher zugewiesene Priorität oder eine Haup£einheit bzw. eine Zwischenphase zu benutzen.

Gemäß der Erfindung ist ein Datenverarbeitungssystem geschaffen, bei welchem alle Verbindungen zwischen den verschiedenen Einheiten oder Elementen auf einem einzigen Übertragungsweg in Form einer einzigen Vielfachleitung bzw. einem einzigen Bus durchgeführt werden. Die Vielfachleitung weist Leitungen für eine Entscheidung, für eine Informationsübertragung und zur Steuerung auf. Der Informationsübertragungsteil der verschiedenen Einheiten weist eine Einrichtung zum Abgeben eines Befehls für eine Abschaltoperation (locking operation) auf, welche von anderen Prozessoren in dem System empfangen wird. Dieser Befehl verhindert, daß die anderen Prozessoren dieselbe Art Abschaltbefehl abgeben, bis ein Anschaltbefehl (un-

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locking command) ausgegeben ist. Jeder Prozessor kann einen derartigen Anschaltbefehl geben. In Verbindung mit dieser Einrichtung braucht nur eine Leitung angesteuert zu werden, um anzuzeigen, daß die zur Informationsübertragung vorgesehenen Vielfachleitungen anstelle der üblichen Anzahl von Leitungen zwischen den verschiedenen Einheiten oder Teilen verwendet werden.

Gemäß der Erfindung weist somit ein Datenverarbeitungssystem eine Anzahl Dateneinrichtungen und eine Verbindungseinrichtung auf. Die Dateneinrichtungen weisen eine erste Dateneinrichtung mit Einrichtungen zum Abgeben von Befehlen, einschließlich eines Abschalt- und eines Anschaltbefehls auf. Jede Dateneinrichtung weist Schaltanordnungen auf, die auf diese Befehle ansprechen, so daß, wenn die erste Dateneinrichtung einen Anschaltbefehl abgibt, verhindert ist, daß außer der ersten Dateneinrichtung andere Dateneinrichtungen eine Information über die Verbindungseinrichtung zusammen mit einem Abschaltbefehl übertragen, bis von einer der Dateneinrichtungen ein Anschaltbefehl ausgegeben ist.

Nachfolgend wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die anliegenden Zeichnungen beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild eines digitalen Daten

verarbeitungssystems gemäß der Erfindung;

Fig.2A bis 2C schematisch Datenarten, die in Verbindung mit einer bestimmten Ausführungsform der Erfindung verwendet werden;

Fig. 3 die Leitungen und entsprechende Signale,

welche eine Verbindung für Verknüpfungen in dem digitalen Datenverarbeitungssystem in Fig.1 darstellen;

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Fig.4 eine Schema,in welchem die Reihenfolge

einer Lesetransaktion dargestellt ist, die zwischen den in Fig.3 dargestellten Verknüpfungen vorkommen kann;

Fig.5 ein Diagramm, in welchem Reihenfolgen

von Operationen für eine Lesetransaktion dargestellt sind, welche zwischen den in Fig.3 dargestellten Verknüpfungen vorkommen können;

Fig. 6 eine schematische Schaltung eines Teils

der in Fig.3 dargestellten Hauptverknüpfung ; und

Fig.7 eine schematische Schaltung eines Teils

einer in Fig.3 dargestellten untergeordneten oder Nebenverknüpfung.

Wie beispielsweise in Fig.1 dargestellt ist, weisen die Grundelemente eines Datenverarbeitungssystems, insbesondere eines Mehrprozessorsystems, einen ersten Zentralprozessor 10, einen zweiten Zentralprozessor 1OA, Speichereinheiten 11 und Ein-/Ausgabe-(E/A-)Einheiten 12 auf. Eine Vielfachleitung oder ein Bus 14 verbindet die Zentralprozessoren 10 und 10A, die Speichereinheiten 11 und die E/A-Einheiten 12. In einem Mehrprozessorsystem können auch mehr als zwei Zentralprozessoren mit der Vielfachleitung 14 verbunden sein. Sie würden dann in ähnlicher Weise wie die Prozessoren 10 und 10A mit der Vielfachleitung 14 verbunden sein.

Der Zentalprozessor 10 weist ein Bedienungspult 15, eine Kopplungseinrichtung für die Vielfachleitung und andere herkömmliche Schaltungen auf, die normalerweise in dem Zentralprozessor untergebracht sind. Der Zentralprozessor 1OA und andere Zentralprozessoren, die an die Vielfachleitung 14 angeschlossen sein können, entsprechen dem Zentralprozessor 10;

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es ist jedoch erforderlich, daß die Zentralprozessoren an eine Vielfachleitung oder einen Bus 14 angekoppelt werden können. Eine Kopplungsschaltung 16 erhält alle Daten von dem Speicher und führt alle Transaktionen für die übrigen Schaltungen in dem Zentralprozessor 10 durch.

Das Bedienungspult 15 dient als Anschluß- oder Kopplungseinrichtung für die Bedienungsperson. Von hier aus kann die Bedienungsperson Daten prüfen und ablegen, den Betrieb des Zentralprozessors 10 anhalten oder durch eine Reihe von Programmbefehlen schrittweise weiterschalten. Eine Bedienungsperson kann das System durch·, eine Ureingabe (bootstrap) initialisieren und kann verschiedene Diagnosetests an dem ganzen Datenverarbeitungssystem durchführen. Der Zentralprozessor *1 OA weist im allgemeinen ein (nicht dargestelltes) Bedienungspult auf.

In Fig.1 weist die Speichereinheit 11 eine Speichersteuereinheit 20 auf, welche mit einer Anzahl Speichertelder 21 verbunden ist. Die Arbeitsweise der Speichereinheit 11 entspricht der ,die in der am 10.10.1978 eingereichten US-Patentanmeldung S.N. 954 601 beschrieben ist.

Es sind verschiedene Arten von E/A-Einheiten 12 dargestellt. Ein E/A-Busadapter 22 verbindet mehrere Ein-/Ausgabegeräte 23, wie beispielsweise Fernschreiber oder Kathodenstrahlröhren, mit der Vielfachleitung 14. Die Verbindungs- und Übertragung ssignale zwischen dem E/A-Busadapter 22 und den Ein-/ Ausgabegeräten sind in einem Teil der US-PS 3 710 324 beschrieben.

Die zwei anderen in Fig.1 dargestellten E/A-Einheiten 12 schaffen eine Sekundärspeichereinrichtung für das Datenverarbeitungssystem. Sie weisen einen Sekundärspeicher-Busadapter 24 und eine Anzahl Plattenantriebe bzw. -laufwerke 25 auf. Ferner ist ein zweiter Sekundärspeicher-Busadapter 26 und ein Bandantrieb 27 dargestellt. Die Verbindung der Sekun-

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därspeicher-Busadapter 24 und 26 und ihrer jeweiligen Plattenantriebe 25 und des Bandantriebs 27 sind in der US-PS 3 999 163 beschrieben.

Die Vielfachleitung oder der Bus verbindet die verschiedenen Einheiten oder Teile eines Datenverarbeitungssystems. Bevor eine Informationsübertragung zwischen verschiedenen Paaren der mit der Vielfachleitung verbundenen Einheiten beschrieben wird, dürfte es zuerst nützlich sein, einige Definitonen von Ausdrücken oder Begriffen einzuführen, die bereits verwendet worden sind und die in Zukunft verwendet werden.

"Information" ist die Intelligenz, die zum Steuern verwendet wird und die Basis für eine Datenverarbeitung schafft. Sie schließt Daten- und Adressen- sowie Befehls- und Zustandsinformation ein. Der Begriff "Daten" schließt Information ein, welche Gegenstand oder Ergebnis einer Verarbeitung ist. Informationsübertragungen zwischen den Einheiten in dem in Fig.1 dargestellten Datensystem erfolgen über die Vielfachleitung 14 und schließen Übertragungen von diskreten Informationsdatenworten mit ein. Jedes Datenwort hat eine charakteristische Länge auf der Vielfachleitung 14 . Andere Einheiten können Informationsdatenworte mit anderen Längen verarbeiten. Das einfachste Informationsdatenwort ist das Byte. In einer bestimmten Ausführungsform des in Fig.1 dargestellten Datenverarbeitungssystems weist das Byte acht Binärstellen (oder Bits) auf. In Fig.2A sind acht zusammenhängende Bytes dargestellt. Die nächste größere Datenwortlänge ist ein "Wort", wie es in Fig.2B dargestellt ist. Ein Wort weist zwei zusammenhängende Bytes auf. Zwei zusammenhängende Worte bilden ein "Langwort", wie in Fig.2C dargestellt ist.

Die Vielfachleitung 14 kann alle Information in paralleler Form als ein Langwort übertragen. In den zwei in Fig.2A dargestellten, zusammenhängenden Langworten ist das Byte 0 die niedrigstwertige Bytestelle jedes Langworts. Das Wort 0 und das Langwort 0 sind die niedrigswertige Wort- und Langwortstelle

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in Fig.2B bzw. 2C. In der folgenden Beschreibung ist vorausgesetzt, daß entsprechende Ausrichtungen in dem Datenverarbeitungssystem erhalten werden; es gibt jedoch keine Bedingung oder Voraussetzung, daß irgendeine dieser Ausrichtungen aufrechtzuerhalten ist.

Wenn zwei Einheiten über die Vielfachleitung 14 Information auszutauschen haben, sind mindestens zwei Transaktionen über die Vielfachleitung, d.h. zwei "Bustransaktionen" notwendig. Während einer ersten Bustransaktion fordert eine Einheit den Informationsaustausch an und überträgt Befehls- und Adresseninformation an die Vielfachleitung 14. Das andere, durch die Adresseninformation bestimmte Element spricht an und bereitet sich für den Informationsaustausch vor. Hierdurch ist eine erste Bustransaktion beendet. Während der zweiten Bustransaktion läuft die auszutauschende Information über die Vielfachleitung 14.

Jede Einheit, welche an die Vielfachleitung 14 angeschlossen ist, wird eine Verknüpfung (nexus) genannt. Das spezielle, in Fig.1 dargestellte System weist 6 Verknüpfungen auf. Eine Verknüpfung wird während eines Informationsaustausches in Form ihrer Funktion festgelegt. Während eines derartigen Austausches wird die Verknüpfung, welche Befehls- und Adresseninformation an die Vielfachleitung 14 überträgt, in Fig.3 eine "Hauptverknüpfung" 3OA bezeichnet. Die Einheit, die auf diese Befehls- und Adresseninformation anspricht, wird als "untergeordnete oder Nebenverknüpfung" 3OB bezeichnet. Wenn folglich ein Zentralprozessor Daten aus der Speichersteuereinheit 20 wieder auffinden muß, wird der Zentralprozessor eine Hautpverknüpfung und überträgt einen Lese-(oder Leseanschalt-)Befehl und eine Speicheradresse während einer ersten Bustransaktion. Die Speichersteuereinheit 20 wird eine untergeordnete Verknüpfung, wenn sie die Befehls- und Adresseninformation von der Vielfachleitung 14 empfängt und übernimmt.

Eine Verknüpfung ist auch als eine sendende oder empfangende

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Verknüpfungseinheit festgelegt. Eine sendende Verknüpfungseinheit steuert die Signalleitungen an, während die empfangende Verknüpfungseinheit während jeder Bustransaktion die Signalleitungen abtastet und prüft. In dem folgenden Beispiel ist der Zentralprozessor während der ersten Bustransaktion eine sendende Verknüpfung und während der zweiten Bustransaktion sine empfangende Verknüpfung. In ähnlicher Weise ist die Speichersteuereinheit 20 während der ersten Bustransaktion eine empfangende Verknüpfungseinheit und während der zweiten Bustransaktion eine sendende Verknüpfungseinheit. Ähnliche Transaktionen kommen bei einem Informationsaustausch zwischen irgendwelchen anderen Verknüpfungseinheiten vor. Jedoch fungieren die Speichersteuereinheiten normalerweise nur als untergeordnete oder Nebenverknüpfungseinheiten, während Zentralprozessoren normalerweise als Hauptverknüpfungseinheiten fungieren.

Bei der speziellen Ausführungsform der Erfindung befördert die Vielfachleitung 14 eine Anzahl Signale zu und von den verschiedenen Einheiten, welche über entsprechende Leitungen mit ihr verbunden sind. Diese Leitungen und Signale können in drei allgemeine Klassen aufgelistet werden:

1. Ein Entscheidungssignal über die Entscheidungsleitung 31 der Vielfachleitung;

2. Eine Informationsübertragung über die Daten/Adressenleitungen 32 und 33 der Vielfachleitung; und

3. Ein Steuersignal über Steuerleitungen 34 bis 38 der Vielfachleitung.

Die Leitungen 31 bis 38 bilden die Vielfachleitung 14. Die Datenadressen- oder Informationsübertragungs-Vielfachleitung weist Informationsleitungen 32 und Funktionsleitungen 33 auf. Befehle werden über Funktionsleitungen 33 abgegeben.

Die Steuerleitungen und Signale weisen eine Zustandsleitung 34, eine Halteleitung 35, eine Warteleitung 36, eine DBBZ-Leitung 37 und eine Taktleitung 38 auf. Die Zustandsinformation zeigt

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an, ob die adressierte Speicherstelle die geforderte Information hat und ob die Information gültig ist. Das Haltesignal verhindert, wenn es auf der Halteleitung 35 eingefügt wird, daß irgendwelche Verknüpfungen von der Daten/Adressenvielfachleitung ausgesteuert werden. Haltesignale können beispielsweise verwendet werden·um in bestimmten Speichern die Geschwindigkeit zu steuern, mit welcher Schreibtransaktionen vorkommen.

Das auf der Warteleitung 36 geltend gemachte und durchgesetzte Wartesignal schließt Unterbrechungstransaktionen ein. Das DBBZ-Signal oder das Daten/Adressen-Vielfachleitungs-Besetztsignal (bus busy signal) zeigt an, wenn es auf der DBBZ-Leitung 37 geltend gemacht und durchgesetzt ist, wann eine Verknüpfung über die Daten-Adressen-Vielfachleitung eine anfordernde oder eine sendende Information ist.

Eine Anzahl Befehle wird über die Funktionsleitung 33 gesendet, nämlich Lese-; Leseabschalt-, Schreib- und Schreibabschalt-Befehle. Wenn eine Verknüpfungseinheit einen Lesebefehl ausgibt, fordert sie den Inhalt einer Speicherstelle zu lesen, dessen Adresse über die Übertragungsleitungen 32 übertragen wird. Ein Leseabschalt-Befehl zeigt an, daß die befehlende Verknüpfungseinheit fordert, die adressierte Speicherstelle zu lesen und verhindert, daß andere Verknüpfungseinheiten mit ihren eigenen Leseabschalt-Befehlen Zugriff zu der Vielfachleitung erhalten, bis ein Schreibanschaltbefehl an die Funktionsleitung gegeben wird. Der Leseabschalt-Befehl verhindert nicht, daß eine andere Hauptverknüpfungseinheit einen Lese- oder Schreibbefehl ausgibt. Der Leseabschaltbefehl wird hauptsächlich dazu verwendet, zu verhindern, daß andere Prozessoren oder Verknüpfungseinheiten Zugriff zu einem Speicher haben, in welchem eine gültige Information sein kann, oder möglicherweise eine gültige Information lesen. Dies ist möglich, wenn der Prozessor ,der ursprünglich den Leseabschalt-Befehl ausgegeben hat, Zugriff zu dem Speicher hat.und eine Information in dem Speicher modifizieren kann, zum selben Zeitpunkt, wenn ein anderer

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Prozessor versucht, sie aus demselben Speicher zu lesen. Um dies zu verhindern, gibt der erste Prozessor einen Leseabschalt-Befehl.um dadurch sicherzustellen, daß verhindert ist, daß andere Verknüpfungseinheiten Zugriff zu dem Speicher erhalten.

Wie oben ausgeführt,sind für jede Lese- und für Schreibtransaktion zwei Transaktionen über die Vielfachleitung, d.h. zwei Bustransaktionen erforderlich. In Fig.4 und 5 sind für die wiedergegebene Ausführungsform Beispiele für eine Lese- und eine Schreibtransaktion dargestellt. In Fig.4 und 5 sind die positiven (zu beanspruchenden ) signale zur Vereinfachung der Beschreibung als richtig oder beansprucht dargestellt, wenn sie einen hohen Pegel haben. GeerdeteBeanspru-.chungsschaltungen und Signale (d.h. die geltend gemacht oder richtig sind, wenn sie niedrig sind) ergänzen normalerweise diese Logik. Jedoch ist die Umwandlung zwischen positiver und geerdeter Logik, die auf dem sogenannten Morgan-Lehrsatz beruht, lsi: dem Fachmann bekannt.

Fig.4 ist ein Beispiel für eine Lesetransaktion zwischen zwei in Fig.3 dargestellten Verknüpfungseinheiten. Die Taktimpulse kennzeichnen und begrenzen die verschiedenen Zyklen auf der Vielfachleitung, wobei ein neuer Zyklus bei der Vorderflanke jedes positiv werdenden Impulses beginnt. Wenn die Hauptverknüpfungseinheit die Vielfachleitung benutzen will, um aus einer untergeordneten Verknüpfungseinheit, beispielsweise einem Speicher zu lesen, macht die Haupteinheit ihr Prioritätssignal auf der Entscheidungslei tung 31 geltend. Wenn ihre Priorität die höchste ist, und wenn die Halte7 und DBBZ-Leitungen alle auf nicht beanspruchtem Pegel I¹ ±gen, erhält die Haupteinheit die Steuerung der Vielfachleit mg 14, indem sie d. DBBZ-i , wie zum Zeitpunkt B in

Fig.4 dargestellt ist. Die Haupteinheit beansprucht für einen Zyklus die D3BS-Leitung .-und überträgt gleichzeitig Adressen- und Steuerinformation auf der Daten/Adressenleitung 32 und 33. Die Haupteinheit verschiebt dann das DBBZ-Signal

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BAD ORIGINAL

auf einen nicht beanspruchten Pegel.

Die adressierte Nebeneinheit beansprucht _VOm Zeitpunkt C bis zum Zeitpunkt D d ie DE3S-Leitung ., wie dargestellt ist. Keine,- andere Verknüpfungseinheit kann dann eine Steuerung auf der Vielfachleitung erhalten, solange die untergeordnete Einheit die DBBZ-Leitung beansprucht. Wenn die untergeordnete Einheit bereit ist, Information an die Haupteinheit zu übertragen, verschiebt die untergeordnete Einheit das DBBZ-Signal auf einen nicht beanspruchten Pegel und überträgt, wie vom Zeitpunkt D bis zum Zeitpunkt E dargestellt ist, die Information auf der Daten/Adressenleitung und gleichzeitig kehrt eine Zustandsinformation auf der Zustandsleitung 34 zurück.

Da die DBBZ-Leitung nach dem Zeitpunkt D nicht mehr beansprucht ist, kann eine andere Haupteinheit versuchen, die Steuerung der Vielfachleitung während des zum Zeitpunkt D beginnenden Zyklus zu erhalten. Während dieses Zyklus kann sie dann ihr Prioritätssignal geltend machen und die DBBZ-Leitung während des zum Zeitpunkt E beginnenden Zyklus beanspruchen, um eine Adresse und Steuerung zu übertragen und um eine neue Transaktion zu beginnen. Auf diese Weise können sich die Transaktionen bei einem Zyklus über lappen, wodurch die Transaktionszeit verringert wird. Mit anderen Worten, es können während einer vorgegebenen Zeitperiode mehr Zugriffe zu einem Speicher versucht werden als wenn die Transaktionen auf der Vielfachleitung sich nicht überlappen. Dieses überlappen ist zum Teil durch das Zustandssignal in Fig.4 dargestellt. Das linke höchstwertige Zustandssignal, das während des unmittelbar auf den Zeitpunkt B folgenden Zyklus abgegeben worden ist, kann beispielsweise von einer vorherigen Transaktion stammen.

Hierdurch machen dann sowohl die Haupteinheit als auch die untergeordnete Einheit ein DBBZ-Signal auf derselben Leitung geltend, wodurch die Anzahl der Leitungen in der Vielfachleitung (d.h. der Busleitungen) verringert ist. Die Praxis war, eine Anzahl Besetztleitungen vorzusehen, die anzeigen, -daß die

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Vielfachleitung in Benutzung ist. Durch Verringern der Anzahl der Besetztleitungen kann die Gesamtanzahl der Leitungen in der Vielfachleitung und infolgedessen die Schaltung, die zum Ansteuern dieser Leitung erforderlich ist, verkleinert werden.

In Fig.5 ist eine Warte-Transaktion als Beispiel dargestellt. Eine Haupteinheit ,die eine Warte-Transaktion wünscht, macht ihr Prioritätssignal über die Entseheidungsleitung 31 geltend. Wenn die Halte- und die DBBZ-Leitungen beide auf einem sogenannten nicht geltend gemachten Pegel sind und die Priorität der Haupteinheit die höchste ist, erhält sie die Steuerung der DBBZ-Leitung und beansprucht die DBBZ-Leitung. Sie überträgt dann gleichzeitig Adressen- und Steuerinformation für einen Zyklus an die Daten/Adressenleitung. Die adressierte untergeordnete Einheit beansprucht die DBBZ-Leitung _una erhält die Signale auf der Daten/Adressenleitung. Am Anfang des letzten Zyklus verschiebt die untergeordnete Einheit das DBBZ-Signal auf einen nicht , beanspruchten . Pegel und überträgt Zustandsinformation auf der Zustandsleitung 34. Der letzte Zyklus beginnt dann zum Zeitpunkt D. Da die DBBZ-Leitung niedrig ist, kann eine andere Haupteinheit ihr Prioritätssignal geltend machen, und wenn die Halte- und Warteleitungen nicht beansprucht

sind, kann sie eine Steuerung der Hauptleitung durch Beanspruchen der DBBZ-Leitung zum Zeitpunkt E erhalten.

In Fig.6 und7 sind Beispiele von Schaltungen für eine Haupt- und untergeordnete Einheit dargestellt, um die DBBZ-Leitung zwischen geltend gemachten und nicht beanspruchten Pegeln zu verschieben. Die in Fig.6 dargestellte Schaltung 50 einer Haupteinheit schafft eine Einrichtung, die verhindert, daß die Hauptverknüpfungseinheit 3OA mit einem Leseabschalt-Befehl Zugriff zu der DBBZ-Leitung 37 erhält, wenn eine andere Haupteinheit vorher einen Leseabschalt-Befehl ausgegeben hat, der durch einen Schreibanschalt-Befehl nicht angeschaltet bzw. entriegelt worden ist.

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Die Schaltung 50 weist einen Befehlsdekodierer 51 auf, der die Schaltung entsprechend einem Befehl, wie Lesen, Schreiben, wie Lesen abschalten und Schreiben anschalten, betätigt. Wenn eine Leseabschaltbefehl ausgegeben wird, gibt der Dekodierer 51 einen hohen Eingang an ein NAND-Glied 52 und einen hohen Eingang an ein UND-Glied 53 ab. Wenn, wie nachstehend beschrieben, der zweite Eingang des NAND-Glieds 52 niedrig ist, wird der Ausgang des NAND-Glieds 52 hoch, und wenn das Haltesignal niedrig ist,(nicht geltend gemacht ist), wenn die Entscheidungsleitung der Haupteinheit hoch ist (wodurch angezeigt ist, daß diese Haupteinheit die Priorität hat) und wenn die DBBZ-Leitung laufend niedrig ist (nichtbeansprucht ist .) , ist der Ausgang des UND-Glieds 53 hoch. Bei dem nächsten Taktimpuls eines Taktgebers 54 wird der Setzausgang eins D-Flip-Flops hoch, wodurch die DBBZ-Leitung 37 auf einen hohen (beanspruchte) Pegel verschoben wird. Ein Inverter 54A macht dann den Ausgang des UND-Glieds 53 niedrig. Bei dem nächsten Taktimpuls wird das Flip-Flop 55 rückgesetzt, wodurch die DBBZ-Leitung auf einen nicht beanspruchte Pegel verschoben wird. Folglich beansprucht die Haupteinheit die DBBZ-Leitung für einen Zyklus für die Zeit zwischen den zwei ersten Taktimpulsen.

Die Schaltung 50 weist ein UND-Glied 56 und ein D-Flip-Flop auf, welches den ersten Zyklus einer Transaktion der Haupteinheit über die Vielfachleitung bezeichnet. Bevor das Flip-Flop 55 die DBBZ-Leitung beansprucht, wird der Rücksetzausgang des Flip-Flops 57 ebenso wie dereine Eingang eines UND-Glieds 56 hoch. Wenn das Flip-Flop 55 die DBBZ-Leitung beansprucht wird der zweite Eingang an dem UND-Glied 56 hoch, und sein Ausgang wird ebenfalls hoch. Bei dem nächsten Taktimpuls wird das Flip-Flop 57 gesetzt, sein Rücksetzausgang wird niedrig und dadurch wird das UND-Glied 56 niedrig. Das UND-Glied 56 ist folglich nur während des ersten Zyklus hoch, der sonst der Adressenzyklus genannt wird.

Die Schaltung 50 weist ein JK-Flip-Flop 58 auf, das die Transaktion auf der Vielfachleitung erkennt , die durch diese

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spezielle Haupteinheit eingeleitet wird. Wenn der Ausgang des UND-Glieds 53 bei dem nächsten Taktimpuls hoch wird, wird auch der Setzausgang des JK-Flip-Flops 58 hoch (und sein Rücksetzausgang wird niedrig). Dadurch, daß die Setz- und Rücksetzausgänge des Flip-Flops 58 hoch bzw. niedrig werden, wird die Transaktion angezeigt, die durch diese Haupteinheit eingeleitet worden ist.

Die Schaltung 50 weist auch ein zweites JK-Flip-Flop 59 auf, das erkennt, wenn ein Leseabschalt-Befehl auf der Funktionsleitung und wenn ein Schreibanschalt-Befehl abgegeben worden ist. Das Flip-Flop 59 erkennt auch, wenn der vorherige Leseabschalt-Befehl durch diese spezielle Haupteinheit ausgegeben worden ist. Wenn diese Haupteinheit den Leseabschalt-Befehl ausgegeben hat, ist nicht verhindert, daß ein weiterer Leseabschalt-Befehl ausgegeben wird. Mit dem Flip-Flop 59 ist dies auf die folgende Weise erreicht. Wenn ein Leseabschalt-Befehl auf der Funktionsleitung 33 während eines Adresenzyklus untergebracht wird, dekodieren Inverter 6OA den Befehl auf den Funktionsleitungen und setzen die Funktionseingänge an dem UND-Glied 60 hoch. Dadurch wird der Ausgang des UND-Glieds 56 hoch. Wenn der Leseabschalt-Befehl von der Schaltung 50 nicht mehr ausgegeben wird, wird der Rücksetzausgang des Flip-Flops 58 hoch. Folglich wird der Ausgang des UND-Glieds 60 hoch, und bei dem nächsten Taktimpuls wird der Setzeingang des JK-Flip-Flops 59 hoch. Wenn der Setzausgang hoch ist und wenn ein Leseabschaltbefehl durch den Dekodierer 51 dekodiert wird, wird das NAND-Glied 52 niedrig angesteuert und die Schaltung 50 kann die DBBZ-Leitung nicht beanspruchen. Der Setzausgang des JK-Flip-Flops 59 bleibt hoch, bis der K-Eingang bei einem Taktimpuls hoch angesteuert wird. Dies ist der Fall, wenn ein Warteanschalt-Befehl während eines Adressenzyklus auf der Funktionsleitung ausgegeben wird. Der Inverter 61A dekodiert diesen Befehl und setzt die Funktionseingänge des UND-Glieds 61. Während des Adressenzyklus wird derAusgang des UND-Glieds 56 hoch ,welcher den Ausgang des UND-Glieds 61 hoch setzt. Dadurch wird das Flip-Flop 59 rück-

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gesetzt und dessen Setzausgang niedrig. Das Flip-Flop bleibt rückgesetzt, bis es wieder durch einen Leseabschalt-Befehl gesetzt wird. Wenn der Setzausgang niedrig ist und wenn ein Leseabschalt-Befehl durch den Dekodierer 51 dekodiert wird, wird das NAND-Glied 52 hoch, so daß die Schaltung 50 die DBBZ-Leitung .beanspruchen kann.

Wenn dagegen die Schaltung 50 den Leseabschalt-Befehl ausgibt, wird der Rücksetzausgang des Flip-Flops sowie der Ausgang des UND-Glieds 60 niedrig. Das Flip-Flop 59 bleibt somit rückgesetzt, und sein Setzausgang wird niedrig. Das NAND-Glied 52 läßt einen Leseabschalt-Befehl durch, wenn der Ausgang des Flip-Flops 59 niedrig ist, was nur eintreten kann, wenn der vorherige Leseabschalt-Befehl durch die Schaltung 50 ausgegeben worden ist, oder wenn dieser Befehl durch den Schreibanschalt-Befehl ungültig gemacht worden ist.

In Fig.7 ist eine Ausführungsform einer Schaltung 70 für eine untergeordnete Einheit zum Ansteuern der DBBZ-Leitung dargestellt. Wenn die Haupteinheit eine Adresseninformation auf der Daten/Adressenleitung abgibt, dekodiert ein Adressendekodierer 71 die Adresse und kennzeichnet diese Verknüpfungseinheit als die adressierte untergeordnete oder Nebeneinheit. Der Dekodierer 71 ist mit einem Eingang eines UND-Glieds 72 verbunden, dessen Ausgang mit dem J-Eingang eins JK-Flip-Flops 73 verbunden ist, das die DBBZ-Leitung 37 ansteuert. Die DBBZ-Leitung 37 ist ihrerseits mit einem UND-Glied 76 und dem D-Eingang einesFlip-Flops 77 verbunden. Der Rücksetzausgang des Flip-Flops 77 ist mit dem anderen Eingang des UND-Glieds 76 verbunden. Der Ausgang des UND-Glieds 76 ist mit dem zweiten Eingang des UND-Glieds 72 verbunden. Das Flip-Flop 77 identifiziert den ersten (Adressen-)Zyklus der Transaktion auf der Vielfachleitung in ähnlicher Weise wie es mit dem UND-Glied 56 in der Schaltung 50 erfolgν ist. Der Adressenzyklus wird für einen Zyklus beansprucht ., worauf er auf einen nicht beanspruchten Pegel verschoben wird. Wenn der Adressenzyklus beansprucht wird, steuert das Flip-Flop 73 die DBBZ-Leitung

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37 an. Während der nachfolgenden Taktzyklen wird der Adressenzyklus und das UND-Glied 72 niedrig, das Flip-Flop 73 bleibt jedoch angeschaltet (bzw. beansprucht ) bis, wie nachstehend ausgeführt, die Information bereit ist, um abgesendet zu werden.

Ein Befehldekodierer 78 in der untergeordneten Verknüpfungseinheit erkennt, wenn die Daten bereit sind, um über die Daten/Adressenleitung übertragen zu werden; die Datenbereit-Leitung H würde hoch werden, wodurch das Flip-Flop 73 rückgesetzt und die DBBZ-Leitung 37 auf niedrig gebracht würde. Hierdurch wird der Ausgang des UND-Glieds 76 niedrig gesteuert, welcher wiederum den Ausgang des UND-Glieds 72 niedrig steuert. Die Flip-Flops 73 und77 werden beide durch den Taktgeber 54 gesteuert.

Entsprechend Fig.6 wird bei einer Schreibtransaktion ein Leseabschalt-Befehl von dem Befehlsdekodierer 51 nicht ausgegeben. Die Leseabschalt-Leitung wird niedrig (nichtbeansprucht-.) so daß die Verknüpfungseinheit schreiben kann, ob nun ein Leseabschalt-Befehl auf der Funktionsleitung vorliegt oder nicht. Die Speicheranforderungs-Leitung H wird für eine Lesetransaktion beansprucht wodurch das UND-Glied 53 hoch gesteuert und das Flip-Flop 55 gesetzt wird, das die DBBZ-Leitung 37 ansteuert. Die untergeordnete oder Nebeneinheit behauptet bei einer Schreibtransaktion die DBBZ-Leitung in ähnlicher Weise wie bei einer Lesetransaktion. Die Nebeneinheit steuert die DBBZ-Leitung 37 an, bis sie einen Befehl erhält, der anzeigt, daß der nächste Zyklus der letzte Zyklus ist. Der Befehlsdekodierer 78 der Nebeneinheit steuert dann die Datenbereit-Leitung H hoch, wodurch das Flip-Flop 73 rückgesetzt wird. Eine Zustandsinformation wird dann von der untergeordneten Einheit über die Zustandsleitung an die Haupteinheit übertragen.

Ende der Beschreibung

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Claims (3)

1. Anmelderin: Digital Equipment Corporation, Maynard, Massachusetts USA

   Patentansprüche

   M, Datenverarbeitungssystem mit einer Anzahl Dateneinrichtungen, die eine erste Dateneinrichtung und eine Einrichtung zum Verbinden der Dateneinrichtung mit einer Anzahl Einrichtungen aufweist, um Signale zwischen den Dateneinrichtungen zu übertragen, wobei die erste Dateneinrichtung eine Einrichtung zum Ausgeben von Befehlen an die Verbindungseinrichtung aufweist, welche Befehle einen Abschalt-Befehl einschließen, damit die erste Dateneinrichtung Information auf.der Verbindungseinrichtung übertragen kann und um zu verhindern, daß andere Dateneinrichtungen Information auf der Verbindungsleitung zusammen mit einem Abschalt-Befehl übertragen, und welche Befehle einen Anschaltbefehl einschließen, damit die anderen Dateneinrichtungen Information zusammen mit einem Abschalt-Befehl an die Verbindungseinrichtung übertragen können, dadurch geken nzeichnet, daß jede der Dateneinrichtungen eine Schaltanordnung (59, 60, 61) aufweist, die mit der Verbindungseinrichtung verbunden ist, die auf einen Abschalt-Befehl anspricht, der vorher von der ersten Dateneinrichtung ausgegeben worden ist, um zu verhindern, daß die entsprechende Dateneinrichtung Information mit einem Abschalt-Befehl

   030039/0781

   ORIGINAL INSPECTED

   an die Verbindungseinrichtung überträgt, und daß jede der Schaltanordnungen (59, 60, 61) auf einen Anschalt-Befehl anspricht, der von einer Dateneinrichtung ausgegeben worden ist, damit eine Dateneinrichtung Information an die Verbindungseinrichtung übertragen kann, wenn der Anschalt-Befehl jünger ist als der vorherige Abschalt-Befehl.
2. 2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß jede der Einrichtungen, die auf den Abschalt-Befehl anspricht, einen Befehlsdekodierer (60, 60A) aufweist, der mit der Verbindungseinrichtung verbunden ist, um von dieser Befehle aufzunehmen, auf der ferner mit der entsprechenden Schaltanordnung verbunden ist, um die Schaltanordnung zu setzen, wenn ein Abschalt-Befehl durch den entsprechenden Befehlsdekodierer (60, 60A) dekodiert wird.
3. 3. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß jede der Einrichtungen, die auf einen Anschalt-Befehl· anspricht, einen Befehlsdekodierer (61 , 61A) aufweist, der mit der Verbindungseinrichtung verbunden ist, um von dieser Befehle zu erhalten, und der ferner mit der entsprechenden Schaltanordnung verbunden ist, um die Schaltanordnung rückzusetzen, wenn ein Anschalt-Befehl von dem entsprechenden Befehlsdekodierer (61, 61A) dekodiert wird.

   030039/0761