DE3045771A1

DE3045771A1 - Schaltungsanordnung zum ansteuern eines leistungs-fet

Info

Publication number: DE3045771A1
Application number: DE19803045771
Authority: DE
Inventors: Ernst Dipl.-Ing. 8000 München Hebenstreit
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1980-12-04
Filing date: 1980-12-04
Publication date: 1982-07-08
Also published as: JPS57121323A

Description

Schaltungsanordnung zum Ansteuern eines Leistungs-FET
Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Ansteuern eines Leistungs-FET mit einem Ubertrager, dessen Primärwicklung mit einem Steuereingang verbunden ist und bei dem eine der Klemmen der Sekundärwicklung mindestens über eine Diode mit dem Gateanschluß und die andere Klemme mit dem Sourceanschluß des FET verbunden ist.
Eine solche Schaltungsanordnung ist zum Beispiel in der Zeitschrift "SIEMENS Components" 18 (1980), Heft 4, Seite 187 ff. beschrieben worden. Die Primärwicklung ist Teil eines Sperrschwingers, dessen Ausgangsspannung über eine Diode zwischen Gateanschluß und Sourceanschluß eines Leistungs-FET angekoppelt ist. Schwingt der Sperrschwinger, so werden dem Gateanschluß über die Diode positive Steuerimpulse zugeführt, die die zwischen Gateanschluß und Sourceanschluß liegende Eingangskapazität des FET aufladen und den FET leitend steuern. Wird der Sperrschwinger durch Unterbrechen der Eingangs spannung ausgeschaltet, so schaltet der FET dann aus, wenn sich die Eingangskapazität über einen Widerstand auf eine Spannung entladen hat, die unterhalb der Einsatzspannung liegt. Die Ausschaltgeschwindigkeit des FET ist damit von außen nicht zu beeinflussen.
Es könnte nun daran gedacht werden, dem Eingang des FET eine Folge von Rechteckimpulsen zuzuführen, wobei bei einem n-Kanal-FET die positive Flanke den FET einschaltet und die negative Flanke den FET ausschaltet. Bei einer Ubertragerankopplung ergibt sich dabei jedoch folgendes Problem, das im Zusammenhang mit Fig. 1 dargestellt wird: In Fig. 1 ist ein Ersatzschaltbild eines Ubertragers dargestellt. Dieser ist charakterisiert durch die primäre und die sekundäre Streuinduktivität C/L und die Querinduktivität L. Wird an die Eingangsklemmen 1, 2 durch Schließen des Schalters S eine Eingangs spannung ue zugeführt, so fließt ein Strom ieX der sekundärseitig eine Spannung ua induziert, die an den Ausgangsklemmen 3, 4 ansteht. Diese Spannung ist die Steuerspannung des Leistungs-FET, der durch den Widerstand RG und die Eingangskapazität CG symbolisiert ist. Ist die Eingangskapazität CG aufgeladen, so fließt der Strom ie durch die primäre Streuinduktivität rL und die Querinduktivität L als Magnetisierungsstrom e = 1 U. t L L (1 + 6) weiter. Der Magnetisierungsstrom ie ist also der auf den Anschaltzeitpunkt der Spannung U bezogenen Zeit t proportional. Der Magnetisierungsstrom verursacht im Ubertrager entsprechende Verluste. Außerdem entstehen Probleme, die im Ubertrager aufgebaute magnetische Energie zu beseitigen.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der oben genannten Art so weiterzubilden, daß sowohl ein gesteuertes Einschalten als auch ein gesteuertes Ausschalten des Leistungs-FET möglich ist, daß dabei aber die im Ubertrager umgesetzte Verlustleistung möglichst klein bleibt.
Diese Aufgabe wird gelöst durch folgende Merkmale: Zwischen Steuereingang und Primärwicklung liegt ein Differenzierglied; zwischen Gateanschluß und Sourceanschluß liegt die Laststrecke eines Transistors; die eine Klemme der Sekundärwicklung ist mit einem Anschluß eines Kondensators verbunden; der andere Anschluß des Kondensators ist über eine Zenerdiode mit der anderen Klemme der Sekundärwicklung verbunden; der Steueranschluß des Transistors ist mit dem einen Anschluß des Kondensators verbunden; die Zenerdiode ist so gepolt, daß sie in Durchlaßrichtung vorgespannt ist, wenn die Diode in Durchlaßrichtung vorgespannt ist.
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche. Die Erfindung wird an Hand von Ausführungsbeispielen in Verbindung mit den Fig. 2 bis 5 näher erläutert. Es zeigen: Fig. 2 eine vollständige Schaltungsanordnung, Fig. 3 eine Abwandlung des primärseitig liegenden Differenziergliedes, Fig. 4 ein gegenüber Fig. 2 abgewandeltes sekundärseitiges Anpassungsnetzwerk und Fig. 5 einen Umschalter, bei dem sekundärseitig die Anpassungsnetzwerke nach Fig. 2 oder 4 verwendet werden können.
In Fig. 2 ist eine Schaltungsanordnung zum Ansteuern eines Leistungs-FET gezeigt, die aus einem Übertrager 7, mit einer Primärwicklung 8 und einer Sekundärwicklung 9, einem primärseitigen Differenzierglied und einem sekundärseitigen Anpassungsnetzwerk 10 besteht. Das primärseitige Differenzierglied besteht im einfachsten Fall aus einem im Strompfad liegenden Kondensator 5 und einem Widerstand 6, der der Primärwicklung 8 parallelgeschaltet ist. Eine Klemme 3 der Sekundärwicklung 9 ist über eine Diode 11 mit dem Gateanschluß G eines n-Kanal-Leistungs-FET 12 verbunden. Die andere Klemme 4 der Sekundärwicklung ist mit dem Sourceanschluß S verbunden. Der FET 12 liegt über eine Last 13 an einer Spannung UB. Die Eingangskapazität CG des FET 12 ist durch einen Kondensator dargestellt, dessen Zuleitungen gestrichelt sind.
Zwischen dem Gateanschluß G und dem Sourceanschluß S beziehungsweise parallel zur Eingangskapazität CG liegt die Laststrecke (Emitter-Kollektorstrecke) eines-bipolaren Transistors 14. Der Basis-Emitterstrecke des Transistors 14 ist ein Kondensator 15 parallelgeschaltet, dessen einer Anschluß an der Klemme 4 der Sekundärwicklung 9 beziehungsweise am Sourceanschluß S liegt. Der andere, mit dem Basisanschluß des Transistors 14 verbundene Anschluß des Kondensators 15 ist über eine Zenerdiode 17 mit der einen Klemme 3 verbunden. Ferner ist noch ein Widerstand 16 vorgesehen, der zwischen dem Gateanschluß G und dem Basisanschluß des Transistors 14 liegt. Der Bipolartransistor 14 kann auch durch einen p-Kanal-FET ersetzt werden. Bei diesem ist die Laststrecke durch die Strecke Sourcezone-Drainzone gebildet.
Bei Anlegen einer Eingangsspannung ue, zum Beispiel eines Rechteckimpulses an die Eingangsklemmen 1, 2 wird diese differenziert und erscheint sekundärseitig an den Klemmen 3, 4 als Ausgangsspannung ua in Form eines positiven und eines negativen Impulses. Der positive Impuls gelangt über die Diode 11 zum Gateanschluß G und lädt die Eingangskapazität CG auf. Der FET 12 ist damit eingeschaltet. Gleichzeitig wird der Kondensator 15 über die Zenerdiode 17 aufgeladen. Danach nimmt die Spannung an der Sekundärwicklung 9 ab und wird wegen des Abbaus der magnetischen Energie im Übertrager negativ. Diese negative Spannung treibt einen Strom durch den Widerstand 18. Sie ist wesentlich kleiner als die Spannung ua. Erreicht das Potential an der Klemme 3 jedoch einen Wert, bei dem die Differenz zwischen der Spannung uG an der Kapazität CG und der erwähnten negativen Spannung größer ist als die Zenerspannung der Zenerdiode 17, so bricht diese durch und entlädt die Eingangskapazität CG so lange, bis die Spannungsdifferenz kleiner als die Zenerspannung geworden ist. Bei entsprechender Wahl der Zenerspannung entlädt sich die Eingangskapazität C, G nur soweit, daß der FET 12 leitend bleibt.
Wird die Eingangsapannung ue unterbrochen, so erscheint an den Ausgangsklemmen 3, 4 ein negativer Impuls. Dieser Impuls hat die Größe ua, so daß nun an der Klemme 3 eine Spannung liegt, die der Summe der Spannungen Ua +uG entspricht. Hierbei bricht die Zenerdiode 17 durch, der Kondensator 15 entlädt sich und der Transistor 14 wird geöffnet. Nun wird die Eingangskapazität CG entladen und der FET 12 sperrt. Nach dem Abklingen des negativen Impulses an den Klemmen 3, 4 entsteht ein positiver Impuls, der wieder auf den Abbau der magnetischen Energie im übertrager 7 zurückzuführen ist. Dieser Impuls hat geringe Amplitude und wird durch den Widerstand 18 bedämpft. Durch entsprechende Dimensionierung kann er soweit bedämpft werden, daß er kleiner als die Schwellspannungen der Diode 11 und der Zenerdiode 17 ist. Damit kann die Eingangskapazität nicht mehr aufgeladen werden und ein erneutes Einschalten des FET 12 ist ausgeschlossen.
Anstelle des einfachen Differenziergliedes nach Fig. 2 kann eine primärseitige Treiberstufe nach Fig. 3 treten.
Zu diesem Zweck ist die Primärwicklung 8 in zwei Teil- wicklungen 25, 26 aufgeteilt. In Reihe mit der Teilwicklung 25 liegt die Emitter-Kollektorstrecke eines ersten (pnp) Transistors 24. In Reihe mit der zweiten Teilwicklung 26 liegt die Emitter-Kollektorstrecke eines zweiten (npn) Transistors 23. Die Basisanschlüsse der Transistoren 23, 24 sind über Kondensatoren 21 beziehungsweise 22 mit der Eingangsklemme 1 verbunden. Der EmitteranschluB des pnp-Transistors 23 und der durch einen Punkt gekennzeichnete Anfang der Teilwicklung 25 liegen an der positiven Klemme einer Betriebsspannung UB, während der Emitter des npn-Transistors 24 und der durch einen Punkt gekennzeichnete Anfang der zweiten Teilwicklung 26 an Masse liegen. Die zweite Eingangsklemme 2 liegt ebenfalls an Masse. Mit den-Eingangsklemmen 1 und 2 ist eine zum Beispiel Rechteckimpulse liefernde Spannungsquelle 20 verbunden. Zur Vermeidung von Richteffekten ist der Emitter-Basisstrecke des Transistors 23 eine Diode 27 antiparallel und ein Widerstand 28 parallelgeschaltet. Entsprechend ist der Transistor 24 mit einer Diode 29 und einem Widerstand 30 beschaltet. Der Transistor 23 kann auch durch einen p-Kanal-FET und der Transistor 24 durch einen n-Kanal-FET ersetzt werden.
Wird auf die Eingangsklemmen 1, 2 die Eingangsspannung Ue gegeben, so wird diese am Kondensator 22 differenziert und öffnet den Transistor 24. Damit fließt ein Strom von +UB durch die erste Teilwicklung 25 und die Kollektor-Emitterstrecke des Transistors 24 nach Masse.
In der Sekundärwicklung 9 (Fig. 2) des Ubertragers 7 wird damit ein positiver Impuls induziert, der den FET 12 auf die in Verbindung mit Fig. 2 beschriebene Weise öffnet. Wird die Eingangsspannung unterbrochen, so wird ihre abfallende Flanke im Kondensator 21 differenziert und öffnet den Transistor 23. Damit fließt ein Strom von +UB durch den Transistor 23 und die zweite Teilwicklung 26 nach Masse. In der Sekundärwicklung 9 wird somit ein negativer Impuls induziert, der auf die beschriebene Weise den FET 12 ausschaltet.
Das sekundärseitige Anpassungsnetzwerk kann dahingehend abgeändert werden, daß zwischen der Diode 11 und dem Gateanschluß des FET 12 die Kollektor-Emitterstrecke eines weiteren Transistors 31 eingeschaltet ist. Dieser ist ein npn-Transistor und ist mit dem pnp-Transistor 14 zu einem Komplementär-Emitterfolger zusammengeschaltet.
Parallel zu den Kollektor-Emitterstrecken der Transistoren 31 und 14 ist ein Kondensator 32 geschaltet. Diese Schaltung hat insbesondere dann einen Vorteil, wenn über die zwischen Drainanschluß D und Gateanschluß G liegende Millerkapazität cMi positive und negative durch hohe du/dt-Beanspruchungen verursachte Störmimpul se auf den Gateanschluß des FET 12 gelangen. Sind diese Störungen groß genug, so könnten sie den FET 12 unabhängig vom Anlegen einer Eingangs spannung aus- oder einschalten. Gelangt nun ein positiver Störimpuls über die Millerkapazität auf den Gateanschluß G, so wird der Transistor 14 ein wenig aufgesteuert und der Störimpuls wird über den Kondensator 15 kurzgeschlossen. Bei einem negativen Störimpuls wird der Transistor 31 aufgesteuert und der Störimpuls wird ebenfalls über den Kondensator 15 kurzgeschlossen. Besonders vorteilhaft ist dabei, das der Kondensator 15 so wirkt, als läge unmittelbar zwischen Gateanschluß G und Sourceanschluß S ein um die Stromverstärkung ß des Komplementär-Emitterfolgers vergrößerter Kondensator 15 . Der Kondensator 32 dient dazu, die Versorgungsspannung für den Komplementär-Emitterfolger zu liefern. Er wird bei jedem positiven Stromimpuls über die Diode 11 aufgeladen. An die Stelle des Komplementär-Emitterfolgers kann auch ein aus einem n-Kanal-FET und einem p-Kanal-FET bestehender Komplementär-Sourcefolger treten.
Auf der Basis der Schaltungen nach Fig. 2, 3 oder 4 läßt sich auch ein in Fig. 5 dargestellter Umschalter aufbauen. Der Umschalter kann das Anpassungsnetzwerk 10 nach Fig. 2 oder das nach Fig. 4 enthalten. In Serie mit dem FET 12 liegt ein zweiter FET 34, wobei der Sourceanschluß des FET 12 mit dem Drainanschluß des FET 34 verbunden ist. Die Last 13 liegt auf der einen Seite an Masse und auf der anderen Seite am Verbindungspunkt der FET 12 und 34. Der Ubertrager 7 liefert sekundärseitig beim Anlegen einer Eingangs spannung an der SekundErwicklung 9 einen positiven Impuls und an der Sekundärwicklung 33 einen negativen Impuls. Und damit wird der FET 12 eingeschaltet und der FET 34 ausgeschaltet, sofern er nicht bereits gesperrt war. Beim Ausschalten der Eingangsspannung ue liefert die Sekundärwicklung 9 einen negativen Impuls und die Sekundärwicklung 33 einen positiven Impuls, wodurch der FET 12 gesperrt wird und der FET 34 leitend wird. Die Stromrichtung durch die Last 13 kehrt sich dann um.
Die gezeigten Anordnungen nach den Fig. 2, 3 und 4 können auch dazu verwendet werden, den FET 12 dauernd eingeschaltet zu halten. Dazu wird auf die Eingangsklemmen 1, 2 eine periodische Folge von Rechteckimpulsen der Größe ue gegeben. Die abfallenden Flanken beziehungsweise die negativen Impulse werden dadurch wirkungslos gemacht, daß entweder die Basiszuleitung zum Transistor 23 durch einen Schalter unterbrochen wird oder daß die Basis-Emitterstrecke kurzgeschlossen wird. Es ist auch möglich, den Stromweg durch die Teilwicklung 26 zu unterbrechen oder die Rückflanke der Eingangsspannung so abzuflachen, daß der Schiebungsstrom durch den Kondensator 21 nicht ausreicht, um den Transistor 23 zu öffnen.
5 Figuren 8 Patentansprüche

Claims

Patentansprüche J Schal.tungsanordnung zum Ansteuern eines Leistungs-FET mit einem Ubertrager, dessen Primärwicklung mit einem Steuereingang verbunden ist und bei dem eine der Klemmen der Sekundärwicklung mindestens über eine Diode mit dem Gateanschluß und die andere Klemme mit dem Sourceanschluß des FET verbunden ist, g e k e n n z e i c h n e t durch folgende Merkmale: Zwischen Steuereingang (1, 2) und Primärwicklung (8) liegt ein Differenzierglied (5, 6); Zwischen Gateanschluß (G) und Sourceanschluß (S) liegt die Laststrecke eines Transistors (14); die eine Klemme der Sekundärwicklung (4) ist mit einem Anschluß eines Kondensators (15) verbunden; der andere Anschluß des Kondensators ist über eine Zenerdiode (17) mit der anderen Klemme (3) der Sekundärwicklung verbunden; der Steueranschluß des Transistors (14) ist mit dem einen Anschluß des Kondensators (ins) verbunden; die Zenerdiode (17) ist so gepolt, daß sie in Durchlaßrichtung vorgespannt ist, wenn die Diode (i1) in Durchlaßrichtung vorgespannt ist.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die eine Klemme (3) der Sekundärwicklung (9) lediglich über die Diode (11) mit dem Gateanschluß (G) des FET (12) verbunden ist, und daß die Zenerdiode (17) über einen Widerstand (16) ebenfalls mit dem Gateanschluß (G) verbunden ist.
3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Diode (11) über die Kollektor-Emitterstrecke eines zum ersten Transistor (14) komplementären zweiten Transistors (31) mit dem Ga- teanschluß des FET verbunden ist, daß beide Transistoren als Komplementär-Emitterfolger geschaltet sind, und daß den Emitter-Kollektorstrecken beider Transistoren ein Kondensator (32) parallelgeschaltet ist.
4. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der erste Transistor ein FET ist, daß die Diode (11) über der Source-Drainstrecke eines zu diesem FET komplementären weiteren FET mit dem Gateanschluß des Leistungs-FET verbunden ist, daß der genannte und der weitere FET als Komplementär-Sourcefolger geschaltet sind, und daß den hintereinandergeschalteten Source-Drainstrecken beider FET ein Kondensator parallelgeschaltet ist.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß der Sekundärwicklung (9) ein Widerstand (18) parallelgeschaltet ist.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, g e k e n n z e i c h n e t durch die Merkmale: Das Differenzierglied weist zwei Kondensatoren (21, 22) auf, deren einer Anschluß mit ein und derselben Klemme (1) des Steuereingangs verbunden ist, der andere Anschluß der Kondensatoren (21, 22) ist mit je einem Basisanschluß zweier zueinander komplementärer dritter und vierter Transistoren (23, 24) verbunden; die Primärwicklung ist in zwei gegensinnig gewickelte Teilwicklungen (25, 26) aufgeteilt; der Anfang der ersten Teilwicklung (25) ist mit dem Emitter des dritten Transistors (23) verbunden; der Anfang der zweiten Teilwicklung (26) ist mit dem Emitter des vierten Transistors (24) verbunden; das Ende der ersten Teilwicklung (25) ist mit dem Kollektor des vierten Transistors (24) verbunden; das Ende der zweiten Teilwicklung (26) ist mit dem Kollektor des dritten Transistors (¢23) verbunden.
7. Schaltungsanordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß den Emitter-Basisstrecken des dritten und vierten Transistors je ein Widerstand (28, 30) parallel und je eine Diode (27, 29) antiparallelgeschaltet ist.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, g e k e n n z e i c h n e t durch die Merkmale: Das Differenzierglied weist zwei Kondensatoren (21, 22) auf, deren einer Anschluß mit ein und derselben Klemme (1) des Steuereingangs verbunden ist; der andere Anschluß der Kondensatoren ist mit Je einem Gateanschluß zweier zueinander komplementärer FET verbunden; die Primärwicklung ist in zwei gegensinnig gewickelte Teilwicklungen (25, 26) aufgeteilt; der Anfang der ersten Teilwicklung (25) ist mit dem Sourceanschluß des p-Kanal-FET verbunden; der Anfang der zweiten Teilwicklung (26) ist mit dem Drainanschluß des n-Kanal-FET verbunden; das Ende der ersten Teilwicklung (25) ist mit dem Sourceanschluß des n-Kanal-FET verbunden; das Ende der zweiten Teilwicklung (26) ist mit dem Drainanschluß des p-Kanal-FET verbunden.