DE3044037C2

DE3044037C2 - Ratenänderungschaltung

Info

Publication number: DE3044037C2
Application number: DE3044037A
Authority: DE
Inventors: Syed Vicker Gillette N.J. Ahamed
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1979-11-23
Filing date: 1980-11-22
Publication date: 1985-06-27
Also published as: SE8008083L; FR2470494A1; DE3044037A1; NL8006374A; CA1164112A; JPS5693446A; JPS648860U; IT8026177A0; NL185644C; GB2064921B; IT1134421B; US4316061A; NL185644B; GB2064921A; JPH0441646Y2; SE456296B; FR2470494B1

Description

Eine Ratenänderung bei der Datenübertragung beinhaltet die Transformation von Daten mit einer Rate in g. Daten mit einer anderen, vorbestimmten Rate. Es gibt zwar Ratenänderungsschaltungen bei vielen Anwen-

£* dungsfäHeü, aber das Interesse konzentriert sich insbesondere auf Zeitkompressions-Multiplexsysteme (TCM)

unter Verwendung dispersiver Kanäle.

Generell weist ein TCM-System (das auch als Burst-Betrieb-System bekannt ist) Schaltungen an beiden Enden des Kanals auf, die abwechselnd Daien-Bursts in Blöcken mit einer Vielzahl von Abtastdaten aussenden. Jedem Burst ist ein geeignetes Schutzband zugeordnet, um ein Abklingen von Störimpulsen sowie die Synchronisation und Taktwiedergewinnung zu ermöglichen. An jedem Ende des Kanals ist eine Pufferung in Form von Ratenänderungsschaltungen erforderlich, um die Daten immer dann anzusammeln, wenn die Schaltung am jeweiligen Ende im Empfangsbetrieb arbeitet.

Bei der TCM-Betriebsweise ist die Umlaufverzögerungszeit ein kritischer Parameter im Hinblick auf eine als Echo bekannte Signalstörung, die auf Einflüsse von Kanal-Unregelmäßgikeiten bei der Signalübertragung zurückgeht. Eine bedeutsame Komponente bei dieser Verzögerung ist die sogenannte »Überschußverzögerung«. Es handelt sich dabei - wie noch genauer erläutert werden soll - um die Verzögerung bei der Leerung des letzten Pufferspeichers, der bei konventionellen Ratenänderungsschaltungen verwendet wird, um die Primärrate (Endstellenrate) in die Sekundärrate (Burst-Rate) umzuwandeln und umgekehrt. Vor 1971 wurde eine Null-Überschußverzögerung mit konventionellen Anordnungen von Ratenänderungsschaltungen, typisch Schieberegistern, nur erreicht, wenn die Anzahl der unabhängigen Schieberegister bis auf die Anzahl von Bits in einem Block erhöht wurde, wodurch sich komplizierte Anordnungen hinsichtlich der Weiterleitungs- und Schiebefunktionen ergeben.

Der Stand der Technik bei Ratenänderungsschaltungen mit einer Null-Überschußverzögerung wird beschrieben in einem Aufsatz »A General Class of Rate-Change Circuits« in »The Bell System Technical Journal«, Dezember 1971. In diesem Aufsatz wird eine Schaltungsauslegung erläutert, die in erster Linie in Verbindung mit der Magnetblasen-Technologie zweckmäßig ist. Die durch diese Technologie bei der Auslegung der Schaltung bedingte Einschränkung besteht darin, daß alle individuellen Informationsbits in einem Taktzyklus um eine Periode weitergeführt werden müssen. Dazu sind die Muster der Schaltungswege nach einer geometrischen Reihe angeordnet. Die Schaltungsauslegung arbeitet, wenn sie mit Schieberegistern verwirklicht wird, zufriedenstellend, um eine Null-Überschußverzögerung zu erreichen. Die Schaltungsauslegung bedingt jedoch zwei unnötige Beschränkungen: Die Fähigkeit von Schieberegistern, daß mit einer Rate eingeschoben und mit einer anderen Rate ausgeschoben werden kann, wird nicht ausgenutzt, und eine Ratenänderung um nicht ganzzahlige Faktoren bedingt ein zweistufiges Verfahren, so daß eine zu große Anzahl von Schieberegistern erforderlich ist.

Der Erfindung liegt die Aufgabe zugrunde, Ratenänderungsschaltungen zu schaffen, die eine Ratenerhöhung und Ratenerniedrigung mit Null-Überschußverzögerung oder minimaler Überschußverzögerung auch für nicht ganzzahlige Faktoren bei kleinem Aufwand, insbesondere an Speichern, ermöglicht.

Die Lösung der Aufgabe ist im Anspruch 1 angegeben. Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Unter Überschußverzögerung wird die Verzögerung verstanden, die bei einer Ratenverzögerung zwischen dem Ende eines Blockes mit der ursprünglichen Rate und dem Ende des Blockes mit der erhöhten Rate bzw. bei einer Ratenverringerung zwischen dem Anfang eines Blockes mit der ursprünglichen Rate und dem Anfang des Blockes mit der verringerten Rate vergeht.

Der Ausdruck »Überschuß« trägt dem Umstand Rechnung, daß eine gewisse Verzögerung schon aufgrund von Laufzeiten und anderen Effekten unvermeidbar ist.

Die Erfindung umfaßt eine erste Klasse von Ratenänderu.^gsschaltungen, die eine Null-Überschußverzögerung zeigen, wobei die Zahl der Schieberegister und die Kompliziertheit der Schiebe- und Weiterleitfunktionen ein Minimum wird. Für Ratenvergrößerungsschaltungen ist die Überschußverzögerung immer dann Null, wenn die erforderliche Ratenäi/derung größerals 2 ist. Entsprechend ist für Ratenverringerungsschaltungen die Überschußverzögerung für Ratenänderungen bis zu '/2 gleich Null.

Die Erfindung umfaßt außerdem eine zweite Kiasse von Ratenänderungsschaltungen, die eine minimale Überschußverzögerung aufgrund eines vom Benutzer auswählbaren Kompromisses zwischen der Anzahl von Schieberegistern und der Kompliziertheit der Schiebe- und Weiterleitfunktionen zeigen. Für Ratenvergrößerungsschaltungen gilt dies immer dann, wenn die Ratenänderung zwischen 1 und 2 liegt. Entsprechend tritt Tür Ratenverringerungsschaltungen eine minimale Verzögerung für Ratenänderungen Vi und 1 auf.

Ratenvergrößerungsschaltungen beider Klassen weiten eine Parallelanordung von Speichern auf, wobei die Größe der verschiedenen Speicher geometrisch bei nur logarithmischer Zunahme der Anzahl von Speichereinrichtungen ansteigt. Die Basis des Logarithmus und der geometrischen Vervielfacher werden beide als der ganzzahlige Teil des Ratenvergrößerungsfaktors, oder anders gesagt, des Verhältnisses der Endstellenrate zur Burst-Rate bestimmt. Eingangstakteinrichtungen führen Datenabtastwerte der ankommenden Datenblöcke zum jeweiligen Speicher, während eine Ausgangstakteinrichtung nach einergeeigneten Verzögerung die in den Speichern angesammelten Abtastdaten zum Ausgang fuhrt. Das letzte Bit im Block wird entweder direkt zum Ausgang gegeben oder für eine Ratenänderung größer als 2 bzw. zwischen 1 und 2 in einem Speicher abgelegt. Für Ratenverringerungsschaltungen kann die Schaltungsauslegung ähnlich der oben beschriebenen Aus- !5 legung sein. Ein zusätzlicher, zwischen den Eingang und Ausgang gelegten Speicher nimmt das erste- Bit des Blocks auf, und die Ausgangstakteinrichtung beginnt mit der Verarbeitung am Anfang des Blocks. Die Basis des Logarithmus und der geometrischen Multiplizierer sind der ganzzahlige Teil des Ratenerniedrigungsfaktors oder, anders gesagt, des Verhältnisses der Burst-Rate zur Endstellenrate.

Für beide Klassen der Ratenerhöhungs- und Erniedrigungsschaltung verwenden die Eingangs- und Ausgangstakteinrichtungen Signale, die als Kombinationen logarithmischer Zählwerte entweder der Endstellenrate oder der Burst-Rate ableitbar sind.

Im Prinzip beruhen die Schaltungsanordnungen nach der Erfindung auf der Möglichkeit, aus einem beliebigen Speicher auszuschieben, während in den nächstkleineren Speicher eingeschoben wird. Zwei wesentliche Vorteile ergeben sich durch diese Anordnung: Die Anzahl der Speicher kann exponentiell für eine gegebene Verzögerung verringert werden, und die Weiterleitung kann sehr einfach durch identische Zähler bewirkt werden, die exponentiell sich ändernde Zeitspannen mit der Primär- und der Sekundär-Taktrate ausgeben.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen beschrieben. Es zeigt

Fig. 1 eine Ratenvergrößerungsschaltung mit Null-Überschußverzögerung für die Basis 2 nach der Erfindung;

Fig. 2 Zeitsteuerungsinformationen für die Eingangs- und Ausgangstakteinrichtung nach Fig. 1; F i g. 3 eine Ratenvergrößerungsschaltung mit Null-Überschußverzögerung für die Basis oder Wurzel R nach der Erfindung;

F i g. 4 eine Ratenverringerungsschaltung mit Null-Überschußverzögerung für die Basis 2 nach der Erfindung als Gegenstück für die Schaltung nach Fig. 1;

Fig. 5 Zeitsteuerungsinformationen für die Eingangs- und Ausgangstakteinrichtung in Fig. 4; F i g. 6 eine Ratenvergrößerungsschaltung für minimale Überschußverzögerung und die Basis 2 entsprechend der Erfindung, mit der Ratenverhältnisse zwischen 1 und 2 verwirklicht werden können; F i g. 7 Zeitsteuerungsinformationen für die Eingangs- und Ausgangstakteinrichtung in F i g. 6 unter Darstellung des Intervalls minimaler Verzögerung;

Fi g. 8 eine verallgemeinerte Ratenvergrößerungsschaltung nach der Erfindung für minimale Überschußverzögerung und Ratenverhältnisse zwischen 1 und 2.

Für die Klarheit der Darstellung ist es zweckmäßig, die Erläuterung der Ausführungsbeispiele aufzuteilen in zuerst eine unabhängige Beschreibung von Ratenvergrößerungsschaltungen mit Null-Überschußverzögerung, gefolgt von einer Beschreibung von Ratenverringerungsschaltungen mit Null-Überschußverzögerung und anschließend eine Beschreibung von Ratenvergrößerungsschaltungen minimaler Verzögerung. Darüberhinaus werden zwar Ratenveränderungsschaltungen für nicht ganzzahlige Faktoren besonders herausgestellt, eine ganzzahlige Ratenänderung läßt sich aber ebenfalls leicht unter Verwendung der hier beschriebenen Schaltungsanordnungen verwirklichen.

1. P-atenvergrößerungsschaltungen mit Null-ijberschnßverzögerung

Vor einer Erläuterung der allgemeinen Schaltungsauslegung vermittelt ein spezielles Beispiel einen Einblick in das allgemeine Schema.

Es seien Datenblöcke betrachtet, die 42 Abtastwerte, typisch Bits, enthalten, die seriell in Blöcken durch die PCM-Endstellenschaltung gemäß F i g. 1 verarbeitet werden sollen. Das Ratenänderungsverhältnis beträgt 3 :7, d. h. die Ausgangsrate soll gleich 2¹A der Eingangsrate sein. Da 42 ein Vielfaches von 3 und 7 ist, ergibt sich der Fall, daß Datenblöcke mit je 42 Bits in Abschnitten mit 42 Bits verarbeitet werden. Jeder Block mit 42 Bits auf der Leitung 100 wird durch die gleiche Gruppe von Weiterleit- oder Gatterfunktionen verarbeitet, die auch eine

Verarbeitung bei früheren Blöcken durchgeführt haben. Es sei zunächst die Anordnung von 6 Schieberegistern 101-106 gemäß F i g. 1 betrachtet. Die Länge der Schieberegister entspricht der Folge 2° 2', 2²,2\ 2" und (42-2⁵). Demgemäß hat das Schieberegister 101 die Länge 1, das Schieberegister 102 die Länge 2 usw. bis zum letzten Schieberegister 106 mit der Länge 10. Der geometrische Vervielfacher 2 wird als ganzzahliger Teil des Ratenänderungsverhältnisses bestimmt. Die Länge des letzten Registers 106 ergibt sich aus der Differenz zwischen der Anzahl von Bits im Datenblock (42) und der Summe aller Bits, die vorhergehenden Schieberegistern 101-105 zugeordnet worden sind, zuzüglich des Bits, das direkt zwischen den UND-Gattern 201 und 501 übertragen wird. Bei diesem Beispiel ergeben sich für die vorhergehenden Bits insgesamt 1 + Σ? 2· = 2⁵ = 32, so daß das letzte Register 106 die Länge 10 hat.

Das Signal C„, das die UND-Gatter 301 und 306 treibt, und das Signal C* das die UND-Gatter 401 und 406 treibt, sind Eingangs- bzw. .^usgangstaktsignale, die mit Vielfachen von T,, und T₁ auftreten, wobei T_n die primäre (Endstellen-) Taktdauer und T₁ die sekundäre (Burst-) Taktdauer in Sekunden angeben.

Die Signale Ao, Ai,..., At aut'den Leitungen 211 bis 217 werden alle 42 T₁, Sekunden erzeugt und dauern für

IT,,, 2⁰T,,, 2¹T,, 2⁴T,, und (42-2⁵) T,, Sekunden an, beginnend mit dem Signal A₁, und endend

mit dem Signal Ao. Die Gattersignale A₀ bis A₆ werden auf einfache Weise durch Binärzähler erzeugt, wenn das Ratenänderungsverhältnis zwischen 2 und 3 liegt, wobei jeder Zähler durch das Taktsignal C,, weitergeschaltet wird. Auf entsprechende Weise werden Signale Bo, Bi,..., B₆ auf den Leitungen 511 bis 517 durch identische Schaltungen erzeugt, die mit dem sekundären Taktsignal T, betrieben werden, das aber für die ersten (1 - η) 42 T,, = 24 T, Sekunden verzögert ist, wiederum beginnend mit dem Signal B₆ und endend mit Bo. Demgemäß fuhren die Signale A₀ bis A₆, die Eingangssignale für UND-Gatter 201 bis 207 darstellen, die ersten (42-2⁵) Abtastwerte zum Schieberegister 106, die nächsten 2⁴ Abtastwerte zum Schieberegister 105 und so weiter, bis das letzte Bit auf der Leitung 100 direkt über das UND-Gatter 201 zum UND-Gatter 501 gegeben ist. Außerdem ermöglicht die Kombination der Signale Ai bis A₆ und Q,, die Eingangssignale der UND-Gatter 301 bis 306 bilden, ein getaktetes Einführen der Datenbasis in die jeweiligen Schieberegister 101 bis 106 zu den jeweils richtigen Zeitpunkten. Darüberhinaus führen die Signale B₀ bis B₆ und C_ft die Eingangssignale der UND-Gatter 401 bis 406 darstellen, die Datenbits sequentiell aus den entsprechenden Schieberegistern 101 bis 106 zum jeweils richtigen Zeitpunkt zum ODER-Gatter 601. Die TCM-Daten erscheinen auf der Ausgangsleitung 600 des ODER-Gatters 601.

Die Eingangs-und Ausgangs-Zeitsteuerungsinformation für einen Burst mit 42 Abtastwerten wird im Zeitdiagramm gemäß F i g. 2 zusammengefaßt. In F i g. 2 ist der als Bezugswert verwendete Zeitabschnitt entsprechend dem oberen Zeitdiagramm der volle Wert des primären Taktsignals T^. Mit diesem Takt werden die Eingangsdaten verarbeitet. Der sekundäre Takt ist entsprechend der Darstelung im unteren Zeitdiagramm mit Bezug auf den primären Takt maßstäblich verändert. Im unteren Diagramm sind die Zeitpunkte für das Auftreten sowie die Ubertragungsintervalle der Ausschiebeoperationen dargestellt. Entsprechend dem oberen Diagramm werden die ersten 10 Daten-Abtastwerte während des Intervalls 0 bis 10 T,, in das Schieberegister 106 gegeben. Zwischen 11 T, und 26 T, werden die nächsten 16 Abtastwerte in das Schieberegister 105 gegeben und so weiter, bis während der einzigen Zeitlage, die bei 41 T^ endet, der vorletzte Abtastwert in das Register 101 geschoben wird. Wegen der speziellen Anordnung der Register kann das Ausschieben aus einem vorher geladenen Register beginnen, während das nächste Register der Anordnung geladen wird. Darüberhinaus ist die Zeitsteuerung so gewählt, daß das letzte Bit im Datenblock bei seinem Eintreffen direkt zum Ausgang geführt werden kann, da alle vorhergehenden Bits gespeichert und auf geeignete Weise zum Ausgang geführt worden sind. Bei der Ausgangsoperation werden entsprechend dem unteren Diagramm in Fig. 2 die 10 im Register 106 gespeicherten Abtastwerte während des Intervalls zwischen 24 T,, und 28 η T_p zum Ausgang übertragen. Während dieses Intervalls ist das Register 105 vollständig geladen worden, und beim Register 104 hat das Laden begonnen. Das Register 105 wird während des Zeitintervalls zwischen 28 η T_p und 35 η T_p geleert, während für das Register 104 das Laden beendet wird und das Register 103 mit der Verarbeitung beginnt. Das letzte Bit wird direkt bei seinem Eintreffen während des bei 42 T, endenden Intervalls zum Ausgang geführt. Da T₁ = η T,, ist, wird zur Erzeugung des Ausgangssignals ein Intervall von (42-24) T,, = (18)3 T₅ = 42 ^Sekunden benötigt. Die Überschußverzögerung ist Null, weil das letzte Bit direkt übertragen wird, der ratenerhöhte Block also gleichzeitig mit dem ursprünglichen Block endet.

Es wird jetzt die Verallgemeinerung des speziellen Ausführungsbeispiels nach F i g. 1 anhand der Schaltungsanordnung gemäß Fig. 3 dargestellt. (Bauteile in Fig. 3, die Bauteilen in Fig. 1 entsprechen, tragen um 1000 erhöhte Bezugszeichen in Fig. 3). Die Eingangsdaten treffen in Blöcken mit N Abtastwerten auf der Leitung 1100 mit einer Rate von R,, Blöcken je Sekunde ein. Diese Abtastwerte sollen während einer Zeitdauer T = ^- Sekunden verarbeitet und auf der Ausgangsleitung 1600 mit einer Rate von R,(> R,,) Blöcken je Sekunde geliefert werden. Das Ratenvergrößerungsverhältnis R,: R,,, das wenigstens gleich 2 ist, bestimmt eine Wurzel R als ganzzahligen Teil des Verhältnisses R_s: R,.

Die Schiebcrcgisterlär.ge entspricht der Folge R⁰, R²,..., R',..., R-", (N-!-i£J R'). Die Zahl J der Schieberegister ist so gewählt, daß sie der Bedingung R^AI < (N-I) (R-I) < R^y für alle Werte von N > R genügt. Diese Bedingung gilt, da die Anzahl von Abtastwerten für die vorhergehenden J-1 -Register zuzüglich des direkt übertragenen Abtastwertes kleiner sein muß als N, wobei N kleiner oder gleich der Summe aller Abtastwerte sein muß, wenn man das ./-te Register der Länge R^J voraussetzt. Demgemäß gilt:

J-I J-\

1 + Σ /? < 7V< 1 + Γ Ä' ;

-° ' ^{= 0}

' - ° ^R~^l

so daß sich die gewünschte Bedingung ergibt. Die J Schieberegister tragen in F i g. 3 die Bezugsziffern 1101 bis 1106.

Das Signal C₁,, das die UND-Gatter 1301 bis 1306 treibt, und das Signal C₅, das die UND-Gatter 1401 bis 1406 treibt, sind Eingangs- bzw. Ausgangstaktsignale, die bei Vielfachen von T_n = -^ und 7; = -^ auftreten, wobei T_p die primäre (Endstellen-) Taktdauer und T₅ die sekundäre (Burst-) Taktdauer in Sekunden angegeben.

Die Signale A₀, A\, ■ ■ ■, Λ+ Ai-u Ai auf den Leitungen 1211 bis 1217 werden alle T= NT_n Sekunden

erzeugt und dauern 1T₁,, R⁰T₁,, R¹T₁,,... ,R^J-²T_P und (ΛΜ-Γ R!)T_P Sekunden an, beginnend mit dem Signal Aj und endend mit dem Signal A₀. Die Gattersignale A₀ bis Ai werden durch Zähler der Basis /{erzeugt. Entsprechend werden Signale fi_obis Bj, die auf den Leitungen 1511 bis 1517 erscheinen, durch identische Schaltungen erzeugt, die durch den sekundären Takt £ verzögert um die ersten (1-y) 7Sekunden, betätigt, wiederum beginnend mit dem Signal Bj und endend mit dem Signal Bo. Demgemäß führen die Signale Ao bis Ai, die Eingangssignale der UND-Gatter 1201 bis 1207 bilden, die ersten (Ν-1-Σ Ä')-Abtastwerte zum Schieberegister 106, die

/ ■ ο

nächsten R^J-² Abtastwerte zum Schieberegister 105 usw., bis der letzte Abtastwert v/c-qv Leitung 1100 direkt über das UND-Gatter 1201 zum UND-Gatter 1501 übertragen ist. Demgemäß ermöglicht die Kombination der

Signale A\ bis Ai und C_p, die Eingangssignale der UND-Gatter 1301 bis 1306 darstellen, ein taktgesteuertes Eingeben der Datenbits in die entsprechenden Schieberegister 1101 bis 1106 zu den jeweils richtigen Zeitpunkten. Weiterhin führen die Signale ß_obis Bj und C_n die Eingangssignale der UND-Gatter 1401 bis 1406 darstellen, sequentiell die Daten-Abtastwerte aus den entsprechenden Schieberegistern 1101 bis 1106 zu den jeweils richtigen Zeitpunkten zum ODER-Gatter 1601. Die TCM-Daten erscheinen auf der Ausgangsleitung 1600 des

ODER-Gatters 1601.

2. Ratenverringerungsschaltung mit Überschußverzögerung

Wenn die gewünschte Ratenverringerung ein Ratenänderungsverhältnis zwischen 0 und 0,5 besitzu kann die bereits anhand von Beispielen in F i g. 1 und 3 dargestellte Grundschaltungsanordnung mit nur 2 kleineren Veränderungen verwendet werden. Die erforderlichen Änderungen sind:

(i) Ersetzen des direkten Weges, der bisher den letzten Abtastwert im Block vom Eingang zum Ausgang übertragen hat, durch ein Speicherelement, beispielsweise ein Flipflop oder ein Schieberegister, um jetzt den ersten Abtastwert für eine Neuaussendung zu speichern; (ii) Umkehrung der Reihenfolge bei der Erzeugung der

Signale Λο, A\,...,Aj\inaBo,B\ Bj, d.h. A₀ wird zuerst erzeugt, gefolgt von A\ usw. Entsprechendes gilt für

Bo bis Bj.

Als Beispiel ist die Schaltungsanordnung gemäß Fig. 4 die duale Ausführung der Schaltung gemäß F i g. 1, da Blöcke mit 42 Abtastwerten unter Anwendung eines Datenverringerungsverhältnisses von 7 :3 verarbeitet werden, d. h. die Eingangsrate beträgt = 2¹A der Ausgangsrate. (Bauteil in Fig. 4, die Bauteilen in Fig. 1 entsprechen, tragen um 2000 erhöhte Bezugszeichen.)

Das Schieberegister 2107 ist hinzugefügt worden, um das erste Bit des auf der Leitung 2100 ankommenden Blocks zu speichern. Wiederum läßt sich die Länge der Schieberegister 2101 bis 2106 schreiben

als 2°, 2' (42-2⁵). Die Taktsignale C, und C_n die Eingangssignale der UND-Gatter 2301 bis 2307 und

2401 bis 2407 sind, stehen im Verhältnis 3 :7. Die Signale A₀ bis At auf den Leitungen 2511-2517 werden für (1,

2°,2' 2", 10) r_rund(1.2⁰,2' 2")7; Sekunden erzeugt, beginnend am Anfang des Blockes. Die Anfangs-

zeitpunkte dieser Signale liegen (0,1,2°, 2" 2⁴)7^ Sekunden und (0,1,2°, 2',..., 2⁴)7; Sekunden von der

Anfangsposition des Blockes für die Signale Ao bis Ai bzw. Bo bis Bi entfernt. Die Zeitsteuerungsinformation wird durch das Diagramm gemäß Fig. 5 zusammengefaßt. Das Bezugsintervall ist der Burst-Takt 7^, und der Ausgangstakt ist in diesem Maßstab im unteren Diagramm dargestellt. Der Eingangstakt ist mit Bezug auf Γ, maßstäblich verändert. Die Eingangsschiebe- und Gatter-Intervalle sind im oberen Diagramm gezeigt.

Das Prinzip dieses Beispiels läßt sich auf einen N-Bit-Block der Wurzel R und eine Schaltungsanordnung ähnlich der Fig. 3 mit den oben beschriebenen, kleineren Änderungen anwenden.

3. Ratenerhöhung zwischen 1 und 2

i-rUrCu unVcitcfUng ucf üucfi υ650ΐΐϊΊ6υ£Ω6Ω vjftinugcuäriiCcn laut SiCn äüCn 6ίΩ6 oCiiäitüngSänoruuUng mit

Null-Überschußverzögerung für diese Ratenänderung ableiten. Die Anzahl der Schieberegister erhöht sich jedoch wie bei den konventionellen Ratenänderungsschaltungen auf die Anzahl von Bits im Block. Es ist jedoch

möglich, die Forderung nach einer Null-Überschußverzögerung im Wege eines Kompromisses geringfügig abzuändern und auf vorteilhafte Weise die Anzahl der Schieberegister zu verringern sowie die Gatter- und Schiebefunktionen zu vereinfachen. Diese Überlegungen geben Veranjassung für eine zweite Klasse von Ratenänderungsschaltungen, den sogenannten Schaltungen mit minimaler Überschußverzögerung, die jetzt besprochen werden.

Es sei wiederum das spezielle Beispiel eines Datenblockes mit einer Länge von 84 Bits betrachtet, der durch die Schaltungsanordnung gemäß Fi g. 6 verarbeitet werden soll. Die gewünschte Ratenerhöhung beträgt 4:7, d. h. die Ausgangsrate ist = 1³A der Eingangsrate. Für Ratenänderungsverhältnisse zwischen 1 und 2 wird die Wurzel im Voraus zu 2 gewählt Die Schaltungsanordnung gemäß F i g. 6 stimmt also mit der Anordnung gemäß F i g. 1 überein, für die ebenfalls die Wurzel 2 gilt (Bauteile in F i g. 6, die Bauteilen in F i g. 1 entsprechen, haben um 3000 erhöhte Bezugszeichen.)

Wenn jedoch das Schieberegister 3107 nach einer Verzögerung von (1-⁴A) 84 T_p = 36 ζ geleert wird, dann wird das nächstniedrigere Schieberegister 3106 nicht vollständig geladen. Aus diesem Grund wird der Kompromiß notwendig. Wenn die Ausschiebefolge zum Ausgang 3600 um einen kleinen Betrag verzögert wird, der gerade

;.'· eine Anpassung an die Ladeanforderungen für das Register 3106 berücksichtigt, dann ergibt sich die inkremen-

fi teile Verzögerung zu 4⁴A T₉ = 20 T_n + 32 T₁, - 36 T_n - 20(⁴A) T_p.

^ Zum besseren Verständnis dieses Verzögerungsfaktors wird auf das Zeitdiagramm gemäß F ig. 7 verwiesen.

[:· Dieses Diagramm entspricht in seinem Aufbau dem nach F i g. 2. Der Bezugszeitabschnitt ist T_n und die im unte-

I ren Teil von F i g. 7 gezeigte Ausgangszeitfolge ist mit Bezug auf die Eingangszeitfolge im oberen Teil maßstab-

fe lieh verändert.

t Wenn das Schieberegister 3107 mit dem Ausschieben um Zeitpunkt 36 T_p beginnen würde, wäre die Schiebe-

p operation bei 47³A T_n beendet (vgl. das gestrichelte Intervall unterhalb des zweiten Diagramms). Das Schiebe-

K register 3106 wird jedoch weiter geladen und ist zum Zeitpunkt 527J, voll geladen.

j| Erst vom Zeitpunkt 52 T₁, an kann der Inhalt des Schieberegisters 3106 zum Ausgang geführt werden. Die

i' bevorzugte Lösung dieses Problems besteht darin, das Ausschieben des Registers 3107 um 4V? T_n Sekunden zu

P: verzögern, so daß das endgültige Ausschieben vom Register 3107 und das endgültige Laden des Registers 3106

Ii zusammenfallen.

|i Die minimale Verzögerung von 4⁴A T_p Sekunden spielt eine zentrale Rolle bei der Arbeitsweise der Schaltung.

t Diese Verzögerung, die Tür die richtige Funktion des Schieberegisters 3106 wesentlich ist, wird in 2²A T_n,

% 1¹A T_n, ⁴A T_n, ²A 7^, ¹A T_n und schließlich ¹A T_n für die Schieberegister 3105 bis 3101 bzw. 3iO8 aufgeteilt. Wenn diese

[I Verzögerung von 4 ⁴A T_n durch zusätzliche Schaltungen erzeugt ist, läßt sich die Funktion der UND-Gatter 3201

\>: bis 3208,3300 bis 3307,3400 bis 3407 und 3501 bis 3508 sowie der Signale A₀ bis A₁ und B₀ bis B₁ mit Hilfe nor-

f. maler Binärzähler verwirklichen, die um den entsprechenden Wert verzögert sind. Dieses Merkmal macht kom-

L plizierte Gatterschaltungen selbst dann überflüssig, wenn die Bruchteils-Erhöhungsrate kleiner als 2 ist.

[; Es zeigt sich, daß die Gesamtverzögerung von 4 ⁴A T_p Sekunden durch Aufteilung des Registers 3106 in zwei 16-

Q Bit-Register (nicht gezeigt) halbiert werden kann. In diesem Fall wird das Register 3107 um 2 ²A T_n verzögert und

|i die restliche Verzögerung wird in 1¹A T_n, ⁴A T_n, ²A T_n, ¹A T_n und ¹A T_n für die restlichen Schieberegister 3107 bis 3101

[I und 3108 aufgeteilt. Führt man diese Überlegungen unbegrenzt weiter, so würde sich ergeben, daß alle Schiebe-

& register für eine Null-Verzögerung in Einzelbit-Register aufgeteilt werden müssen. An dieser Stelle wird der

ti Kompromiß zwischen der Kompliziertheit hinsichtlich der Schieberegister und minimaler Verzögerung offen-

f| sichtlich. Beispielsweise würden konventionelle Schaltungsanordnungen mit 7 Schieberegistern fürje 12 Bits zu

p einer Verzögerung von 12 T_n Sekunden führen, während 12 Schieberegister mit je 7 Bits eine Verzögerung von

V 7 T_n Sekunden bewirken würden. Dies steht einer Verzögerung von 4⁴A T_n und 2²A T_n Sekunden für 8 bzw. 9

Schieberegister bei der Schaltungsanordnung gemäß F i g. 6 gegenüber. Die Kompliziertheit der Schaltung läßt

r sich abhängig von den jeweiligen Anforderungen durch den Konstrukteur wählen.

; Die Verallgemeinerung des speziellen Ausführungsbeispiels in F i g. 6 wird durch die Schaltungsanordnung in

ί F i g. 8 dargestellt. (Bauteile in F i g. 8, die Bauteile in F i g. 1 entsprechen, weisen um 4000 erhöhte Bezugszei-

Ir- chen auf.) Die Eingangsdaten kommen in Blöcken mit /VAbtastwerten auf der Leitung 4100 mit einer Rate von

j R_n Blöcken je Sekunde an. Diese Abtastwerte werden während einer Zeitspanne 7"= ^Sekunden verarbeitet und

:^f auf der Ausgangsleitung 4600 mit einer Rate von Rj[>R_n) Blöcken je Sekunde ausgegeben. Das Ratenerhöhungs-

Ϊ: verhältnis r =γ liegt zwischen 1 und 2.

ί Die Schieberegisterlänge entspricht der Folge l,2⁰,2',2²,.. . ,2-", 2^², (N-2·'-¹)· Die Anzahl J ist so gewählt,

? daß sie der Bedingung 1 + 2^¹ < N < 1 + V genügt.

Die erforderliche Verzögerung wird wie folgt bestimmt: Um sicherzustellen, daß das Ausschieben des Registers 4106 unmittelbar nach dem Einschieben des Registers 4105 stattfinden kann, wird die erforderliche Ver-

K zögerung berechnet aus:

_D = (iV-2-'-¹) + V-¹ -N(?^-) - (P=^-) T_n Sekunden

L . ^r ^r

oder

D= 2-« (--1) T_n Sekunden.

^r

Im ersten, obenstehenden Ausdruck geben die ersten beiden Tenne die zur Auffüllung der Register 4UD7 und 4106 mit (N-2·⁷-¹ und 2^J~² Schieberegisterpositionen bei der primären Rate von 7"Sekunden je Block an. Der dritte Term gibt den Beginn des zweiten Blocks aufgrund einer Taktratendifferenz zwischen C_pund Can. Der vierte Term stellt die Zeit zur Leerung des Registers 3107 mit der sekundären Rate dar. Wie vorherzusehen, geht im Grenzfall für r - 2 die erforderliche Verzögerung gegen Null.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Ratenänderungsschaltung für eine Folge von sequentiell auftretenden Abtastdaten, ge ken η ze i c tine t durch eine Vielzahl von parallel angeordneten Abtastwert-Speichem (101-105) mit einer nach einer

s geometrischen Reihe ansteigenden Zahl von Abtastwert-Positionen, und einer Einrichtung (202-206; 502- 506) zur Überführung der Abtastdaten mit einer Rate in die Speicher und mit einer anderen Rate aus den Speichern, wobei die einzelnen Speicher nach einer vorgegebenen Reihenfolge mit unterschiedlichen Abschnitten der Folge von Abtastwerten beaufschlagt werden.

2. Ratenänderungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Abtastdaten in Blöcke gleicher Länge unterteilt sind.

3. Ratenänderungsschaltung nach Anspruch 2, gekennzeichnet durch einen zusätzlichen Speicher (106), dessen Länge die Summe der Abtastwertpositionen in der Vielzahl von Speichern auf die um Eins verminderte Blocklänge ergänzt (Fig. 1 und 3).

4. Ratenänderungsschaltung nach Anspruch 3 mit Null-Überschußverzögerung, dadurch gekennzeichnet, daß zur Erhöhung der Rate um einen gewählten Faktor von wenigstens zwei eine Einrichtung (207,206-

202) zur Weiterführung aller Abtastwerte außer dem letzten zuerst zum zusätzlichen Speicher (106) und dann beginnend mit dem längsten Speicher (105) zur Vielzahl von Speichern (101-105) vorgesehen ist, daß eine Einrichtung zur sequentiellen Erzeugung von Zeitintervallen für das A uslesen der Speicher vorgesehen ist, und zwar zuerst abhängig von der Länge des zusätzlichen Speichers (106) und dann von der Länge der Vielzahl von Speichern (101-105), beginnend mit dem längsten Speicher (105), daß ferner eine Einrichtung zur Verzögerung des Auslesens der Speicher (101-106) um eine durch den gewählten Faktor vorbestimmte Dauer vorgesehen ist, sowie eine Einrichtung (201,501) zur direkten Übertragung des letzten Abtastwertes zum Ausgang (Fig. 1 und 3).

5. Ratenänderungsschaltung nach Anspruch 3 mit Null-Übergangsverzögerung, dadurch gekennzeichnet, daß zur Erniedrigung der Rate um einen gewählten Faktor von wenigstens zwei eine Einrichtung (2206-2202,

2207) zur Weiterführung aller Abtastwerte außer dem ersten zuerst zu der Vielzahl von Speichern (2101- 2105), beginnend mit dem Speicher (2101) kleinster Länge, und dann zum zusätzlichen Speicher (2106) vorgesehen ist, ferner ein weiterer Speicher (2107) zur Aufnahme des ersten Abtastwertes, und daß eine Einri chtung zur sequentiellen Erzeugung von Zeitintervallen für das Auslesen der Speicher vorgesehen ist, und zwar zuerst abhängig von einem der Abtastwerte nach der Ratenerniedrigung, dann von der Länge der Vielzahl von Speichern (2101-2105), beginnend mit dem kürzesten Speicher (2101), und danach von der Länge des zusätzlichen Speichers (2106) (Fig. 4).

6. RatenänderungsschaUung nach Anspruch 3 mit minimaler Überschußverzögerung, dadurch gekennzeichnet, daß die Schaltung zur Erhöhung der Rate um einen Faktor zwischen eins und zwei eine Einrichtung (3207-3202,3208) zur Weiterführung aller Abtastwerte außer dem letzten zuerst zu dem zusätzlichen Speicher (3107) und dann, beginnend mit dem längsten Speicher (3106), an die Vielzahl von Speichern (3101-3106) aufweist, ferner eine Einrichtung (3108) zur Aufnahme des letzten Abtastwertes, und daß eine Einrichtung zur sequentiellen Erzeugung von Zeitintervallen für das Auslesen der Speicher vorgesehen ist, und zwar zuerst abhängig von der Länge des zusätzlichen Speichers (3107), dann von der Länge der Vielzahl von Speichern (3101-3106), beginnend mit dem längsten Speicher, und danach von einem der Abtastwerte, und ferner eine Einrichtung zur Verzögerung des Auslesens der Speicher (3101-3108) um eine Zeitdauer, die durch das Ratenerhöhungsverhältnis und die maximale Speieberlänge vorbestimmt ist (Fig. 6).

7. RatenänderungsschaUung nach Anspruch 1 zur Ratenerhöhung um einen nicht ganzzahligen Faktor größer als zwei mit Null-Überschußverzögerung für Abtastdaten in Blöcken der Länge N, die während der Zeitdauer T zu verarbeiten sind, dadurch gekennzeichnet, daß eine Block-Eingangsrate R,, = l/T und eine Ausgangsrate R₅ vorgesehen sind, wobei N ein ganzzahliges Vielfaches des Zahlenwertes sowohl von R,, als auch von R₁ ist, und der ganzzahlige Teil des Verhältnisses R/R,, eine Wurzel R > 2 bestimmt, daß die Anzahl J der Speicher (1101-1106) der Bedingung R^-' < (N-I) (R-I) < R^J genügt, daß die Länge der Speicher der Reihe R⁰, R¹, R³,... R',... (N-1-.E^R') vom ersten (1101) zum letzten (1106) Speicher folgt, daß die Einrich-

tung (1207-1202) zur Überführung der Abtastdaten in die Speicher (1101-1106) mit der Rate R,, betrieben und am Beginn jedes Zeitabschnitts T vorbereitet und aktiviert wird, um die Abtasldaten entsprechend der Länge der Speicher (1101-1106) in diese zu überführen, und zwar beginnend mit dem letzten Speicher (1106) und endend mit dem ersten Speicher (1101), und daß die Einrichtung (1507-1502) zum Überführen der Abtastdaten aus dem Speicher mit der Rate R_s betrieben und während jedes Zeitabschnitts T nach einem Verzögerungsintervall (1 -γ) T aktiviert wird, und daß eine Einrichtung (2101,1501) zur direkten Übertragung des letzten Abtastwertes im Block zum Ausgang vorgesehen ist (Fig. 3).

8. Ratenänderungsschaltung nach Anspruch 1 zur Ratenerniedrigung um einen nicht ganzzahligen Faktor von wenigstens zwei mit Null-Überschußverzögerung für Abtastdaten in Blöcken der Länge N, die während eines Zeitabschnitts T zu verarbeiten sind, dadurch gekennzeichnet, daß eine Block-Eingangsrate R,, und eine Ausgangsrate R, = 1/T vorgesehen sind, wobei N ein ganzzahliges Vielfaches des Zahlenwertes sowohl von R^ als auch von R₅ ist und das ganzzahlige Teil des Verhältnisses R/R₁ eine Wurzel R > 2 bestimmt, daß die Anzahl (J+1) der Speicher (2101-2106) der Bedingung R^yl < (N-1) (R-1) S IV genügt, daß die Länge der Speicher der Reihe 1, R⁰, R¹ R²,... R\ .., (Ν-1-Γ^ R') vom ersten (2107) zum letzten (2106) Speicher folgt, daß die Einrichtung (2201-2207) zur Überführung der Abtasidaten in die Speicher mit der Rate R,, betrieben und am Anfang jedes Zeitabschnitts T vorbereitet und aktiviert wird, um die Abtastdaten entsprechend der Länge der Speicher (2101-2107) in diese zu führen, und zwar beginnend mit dem ersten Speicher (2107) und endend mit dem letzten Speicher (2106), und daß die Einrichtung (2501-2507) zum Überfuh-

ren der Abtastdaten aus den Speichern mit der Rate Rj betrieben und am Anfang jedes Zeitabschnitts T vorbereitet und aktiviert wird, um die in den Speichern abgelegten Abtastdaten sequentiell zum Ausgang zu führen.

9. Ratenänderungsschaltung nach Anspruch 1 zur Ratenvergrößerung um einen nicht ganzzahligen Faktor zwischen eins und zwei mit minimaler Überschußverzögerung für Abtastdaten in Blocken der Länge N, die während eines Zeitabschnitts T zu verarbeiten sind, dadurch gekennzeichnet, daß die Schaltung eine Blockeingangsrate Rp = 1 /T und eine Ausgangsrate R, besitzt, wobei N ein ganzzahliges Vielfaches des Zahlenwertes sowohl von R„ als auch von R₃ ist, und das Verhältnis R_s: R₇, zwischen 1 und 2 liegt, daß die Anzahl (y+1) der Speicher (4101-4107) der Bedingung 2·⁷"¹ < N-1 < 2^J genügt, daß die Länge der Speicher der Reihe 1,2°. ?.', 2²,... 2',... (N-2-'-¹) vom ersten Speicher (4107) zum letzten Speicher (4106) folgt, und daß die Einrichtung (4201-4207) zum Überführen der Abtastdaten in die Speicher mit der Rate Rp betrieben und am Anfang jedes Zeitabschnitts T vorbereitet und aktiviert wird, um die Abtastwerte entsprechend der Länge der Speicher (4201-4207) in diese zu führen, und zwar beginnend mit dem letzten Speicher (4206) und endend mit dem zweiten Speicher (4201), und daß die Einrichtung (4501-4507) zum Überführen der Abtastdaten aus oen Speichern mit der Rate Rj betrieben und während jedes Zeitabschnittes T nach einem Verzögerungsintervall: (1 +^) T + 2^J-² (^) -I)T aktiviert wird, um die in den Speichern abgelegten Abtast-

Kj Kj

daten sequentiell zum Ausgang zu führen (Fig. 8).