DE2948120C2 - Isolierschicht-Feldeffekttransistor mit einer inselförmigen Halbleiterschicht auf einem isolierenden Substrat und Verfahren zur Herstellung eines derartigen Isolierschicht-Feldeffekttransistors - Google Patents

Description

Die Erfindung betrifft einen Isolierschicht-Feldeffekttransistor mit einer inselförmigen Halbleiterschicht, die auf einer Hauptoberfläche eines isolierenden Substrats angeordnet ist und eine von diesem abgewandte Oberfläche aufweist, mit einer Source- und einer Drain-Zone, die unter Freilassung einer zwischen ihnen liegenden Kanalzone in die inselförmige Halbleiterschicht von deren Oberfläche aus so weit eindiffundiert sind, daß sie die Hauptoberfläche des Substrats erreichen, mit einer Source-Elektrode auf der Source-Zone, einer Drain-Elektrode auf der Drain-Zone und einer durch eine Isolierschicht isolierten Gate-Elektrode oberhalb der Kanalzone auf einem zur Hauptoberfläche des Substrats parallelen ersten Flächenbereich der Oberfläche der inselförmigen Halbleiterschicht.

Die Erfindung betrifft auch ein Verfahren zur Herstellung eines derartigen Isolierschicht-Feldeffekttransistors.

Ein Isolierschicht-Feldeffekttransistor (IG FET) des vorstehend genannten Typs ist beispielsweise aus Electronics, Ausgabe vom 26. Mai 1977, Seiten 99—105, bekannt Die Erfindung ist mit besonderem Vorteil anwendbar für einen IG FET mit einer Silizium-Halbleiterschicht, die auf einem Saphir- oder Spinelsubstrat (im folgenden abgekürzt als SOS für Silicon on Sapphire oder Spinel) epitaktisch gezüchtet ir.t

IG FET's der vorstehend genannten Art konnten in jüngster Zeit in ihrer Leistungsfähigkeit wesentlich verbessert werden. Besonders für die Schaltkreisintegration ist es eine wichtige Technik geworden, die Kapazität von Verdrahtungsebenen, die jeweils Transistoren oder ähnliches miteinander verbinden, durch voneinander isoliertes Anordnen einer Vielzahl von Transistoren auf einem isolierenden Substrat von hohem Widerstand zu reduzieren. Auf der anderen Seite muß die Kapazität der Transistoren in sich reduziert werden. Zu diesem Zweck · wurde allgemein eine Methode zum Ausbilden der Source- und Drain-Zone in einem sich bezüglich des Gates selbstjustierenden Prozeß vorgeschlagen. Aber auch mit diesem sogenannten »Selbstjustier«-Verfahren (self-aligning process), in dem eine Gate-Elektrode aus polykristallinem Silizium als Maske zum Ausbilden der Source- und Drain-Zone benutzt wird, würde die Überlappung zwischen der Gate-Elektrode und den Source- bzw. Drain-Zonen durch seitliehe Diffusion annähernd gleich der Dicke der Siliziumschicht werden, wenn die Source- und Drain-Zonen so tief ausgebildet werden, daß sie bis zur Verbindungsfläche zwischen Saphir und Silizium reichen. Die von dieser Überlappung verursachte Kapazität wird deshalb groß, und die dynamische Leistungsfähigkeit des Transistors verschlechtert sich. Es ist zwar nur nötig, die Silizium-Einkristallschicht oder die

Halbleiterschicht dünn zu machen, um ein solches Überlappen aufgrund seitlicher Diffusion zu reduzieren. Die Kristalleigenschaften einer Halbleiterschicht hängen aber stark von ihrer Dicke ab, so lange diese Dicke ein bestimmtes Maß unterschreitet Im allgemeinen wird ein Reduzieren der Dicke unter dieses bestimmte Maß eine Verschlechterung der Kristalleigenschaften und folglich der Leistungsfähigkeit des Transistors, der unter Verwendung einer solchen Halbleiterschicht gebaut ist, verursachen. Zürn Beispiel muß nach der heutigen ι ο Technik ein auf einem Saphirsubstrat gezüchteter Siliziumkristall mindestens 200 nm dick sein, und im allgemeinen werden Siiiziumschichten mit einer Dicke von 500 nm bis 1 um verwendet Zusätzlich ist im Falle von auf halbisolierenden GaAs-Substrat gezüchteten GaAs-Schichten eine Reduzierung der Stärke begrenzt im Hinblick auf Zonen mit variabler Störstellenkonzentration, Haftstellen auf der Grenzschicht, Gleichmäßigkeit der Dicke einer Epitaxieschicht, Reproduzierbarkeit usw.

Wenn auf der anderen Seite die Source- und Drain-Zonen so ausgebildet werden, daß sie, um das Überlappen zwischen Gate-Elektrode und Source- und Drainzone zu verringern, nicht bis zum isolierenden Substrat hinunterreichen, dann wird die Kapazität des pn-Übergangs zwischen dem Unterteil dieser Gebiete und der Halbleiterschicht vergrößert.

Da in letzter Zeit die Verwirklichung eines Transistors mit einer Gate-Länge von ungefähr 500 nm, die eine hohe Schaltgeschwindigkeit zuläßt, möglich geworden ist, muß das oben erwähnte Anwachsen der Kapazität vermieden werden.

Der Erfindung liegt die Aufgabe zugrunde, einen IG FET der eingangs genannten Art zu schaffen, der eine möglichst geringe Überlappung zwischen der Gate-Elektrode und der Source- bzw. Drain-Zone bei gleichzeitig möglichst geringer Kapazität des pn-Übergangs zwischen diesen Zonen und der Halbleiterschicht aufweist und eine einfache Herstellung, insbesondere auch in großer Anzahl in integrierten Schaltkreisen, zuläßt.

Zur Lösung dieser Aufgabe ist ein Isolierschicht-Feldeffekttransistor der eingangs genannten Art erfindungsgemäß dadurch gekennzeichnet, daß die Oberfläche der inselförmigen Halbleiterschicht im Bereich der Source- und Drainzone neben dem ersten Oberflächenbereich liegende zweite Oberflächenbereithe, die in einem geringeren Abstand als der erste Oberflächenbereich parallel zur Hauptoberfläche des Substrats verlaufen, sowie die ersten und zweiten Oberflächenbereiche verbindende Seitenfläch<;nbereiche aufweist, und daß die Source- und Drain-Zone durch die zweiten Oberflächenbereiche und die Seitenflächenbereiche so eindiffundiert sind, daß sie unterhalb der zweiten Oberflächenbereiche die Hauptoberfläche des Substrats erreichen.

Hierdurch wird der Vorteil erreicht, daß die inselförmige Halbleiterschicht in den Bereichen, wo die Source- und Drain-Zonen eindiffundiert werden, eine geringere Dicke hat und die Source- und Drain-Zone daher das Substrat erreichen können, bevor durch seitliche Diffusion eine zu große Überlappung mit der Gate-Elektrode entstanden ist, während andererseits unterhalb der Gate-Elektrode eine ausreichend große Schichtdicke für die Ausbildung ausreichend guter t>5 Kristalleigenschaften zur Verfügung steht.

Da die Halbleiterschicht im Hinblick auf ihre Kristalleigenschaften ei.;j Dicke von 200 nm oder mehr haben muß, sollte der Abstand i\ von der Hauptaberflüche des isolierenden Substrats zur Oberfläche der Kanalzone und der Oberfläche der ersten Teile der Source- und Drainzonen 200 nm oder größer sein. Ferner, wenn der Abstand zwischen der Hauptfläche des isolierenden Substrats und der Oberfläche der zweiten Teile von Source- und Drain-Zone durch fj dargestellt wird, sollte der effektive Bereich des Dickenverhältnisses 3>t\/ti>\,5 sein. Dieses Verhältnis ist von der Tatsache abgeleitet, daß mit Sicht auf den heutigen Stand der Lithographie für VLSI (very large scale integration) das Überlappen ungefähr 100 nm sein sollte, und daß, wenn die Dicke C₂ zu klein ist, der Widerstand zur Kanalzone zu groß wird, während auf der anderen Seite, wenn die Dicke zu groß wird, der Effekt der Kapazitätsreduktion der Überlappung nicht wirksam wird.

Gemäß einer bevorzugten Auiführungsform der Erfindung haben die seitlichen Oberflächenbereiche einen geneigten Verlauf, und der durch das Eindiffundieren der Source- und Drain-Zone en' -,iandene pn-Übergang in der Halbleiterschicht verlauf: ppralle! zu diesen geneigten seitlichen Oberflächenbereichen.

Die Erfindung sieht auch ein Verfahren zur Herstellung eines Isolierschicht-Feldeffekttransistors der vorstehend genannten bevorzugten Ausführungsform vor, bei dem auf der Hauptfläche eines isolierenden Substrats eine Siliziumschicht in Inselform, darauf eine Gate-Isolierschicht, auf dieser eine Gate-Elektrodenschicht und über dieser eine Ätzmaskenschicht ausgebildet werden, die Ätzmaskenschicht, Gate-Elektrodenschicht und Gate-Isolierschicht selektiv zur Freilegung der Siliziumschicht weggeätzt werden, Störstellen in die freigelegte Siliziumschicht zur Ausbildung der Source- und Drain-Zone in solchem Maße eindiffundiert werden, daß sie die Hauptoberfläche des Substrats erreichen, und auf der Source- und Drain-Zone Source- und Drain-Elektroden aufgebracht werden. Ein solches Verfahren ist erfipdungrgemäß dadurch gekennzeichnet, daß die Siliziumschicht derart ausgebildet wird, daß ihre Oberfläche in einer (lCO)-Ebene verläuft, und daß die freigelegte Siliziumschicht mit einem selektiven Ätzmittel, dessen Ätzgeschwindigkeit für {100(-Ebenen größer als für (i 11)-Ebenen ist, zur Ausbildung einer Mesaform der Siliziumschicht geätzt wird, so daß ein erster Oberflächenbereich in der {lOOf-Ebene unterhalb der Gate-Isolierschicht, zweite Oberflächenbereiche in der {lOOJ-Ebene, die beiderseits des ersten Oberflächenbereichs und mit geringerem Abstand als dieser von der Hauptoberfläche des isolierenden Substrats liegen, sowie Seitenflächenbereiche in der {11 If-Ebene, die den ersten Oberflächenbereich mit den zweiten Oberflächenbereichen verbinden, pebildet werden.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahr.-.e auf die Figuren näher erläutert.

F i g. 1 und 2 zeigen jeweils einen Querschnitt durch einen IG FET in SOS-Bauweise herkömmlicher Art;

F i g. 3A ist eine Draufsicht auf eine erste erfindungsgemäße Ausführungsform;

F i g. 3B ist ein Querschnitt entlang der Linie P-B'von F i g. 3A in Richtung der Pfeile;

Fig.4 bis 7 sind Querschnitte, die eine Folge von Herstellungsschritten eines IG FET entsprechend der ersten erfindungsgeir.äßen Ausführungsform zeigen;

Fig. 8 bis 11 sind jeweils Querschnitte, die eine zweite bis fünfte erfindungsgemäße Ausführungsform zeigen.

F i g. 1 und 2 zeigen IG FET's in herkömmlicher Bauweise, bei denen eine Insel von einer Halbleiterschicht eines Leitungstyps auf einem isolierenden Substrat 16, 26 gebildet ist, wobei in dieser Insel eine Source-Zone 14, 24 und Drain-Zone 13, 23 jeweils des > anderen Leitungstyps durch ein selbstjustierendes Verfahren durch Benutzung einer Gate-Isolierschicht 12, 22 und einer Gate-Elektrode 11,21 aus polykristallinem Silizium als Maske ausgebildet sind. Eine Kanalzone 15,25 des einen Leitungstyps liegt zwischen in der Source-Zone und der Drain-Zone.

Im herkömmlichen Aufbau von Fig. 1 ist die Tiefe des pn-Übergangs flach gewählt, um die Kapazität der Überlappung /.wischen Gale-Elektrode 11 und Source- und Drain-Zonen 14 und 13 /u reduzieren. Aber wie aus ι; F i g. I zu sehen ist. gibt es eine Zone der einen Leitungsart unter den Zonen 13 und 14, und folglich wird die Kapazität des pn-Übergangs zwischen den Zonen 14 und 13 und der Zone der einen Leitungsart groß.

Auf der anderen Seite sind in der herkömmlichen _>n Bauweise von F i g. 2 die Zonen 23 und 24 so lief ausgeformt, daß sie das isolierende Substrat 26 erreichen, und so ist die Kapazität des pn-Übergangs zwischen den Zonen 24 und 23 und der Zone 25 stark reduziert im Vergleich zur herkömmlichen Art aus F ig. 1, aber im Gegensatz zur herkömmlichen Bauweise von F i g. 1 ist die Gate-Überlappung über Source bzw. Drain vergrößert.

Erste Ausführungsfnrm

^c jn

Die F i g. 3A und 3B zeigen eine erste erfindungsgemäße Ausführungsform, in der eine Halbleiterschicht 30 eines Leitungstyps in Inselform auf der Hauptoberfläche eines isolierenden Substrats 36 ausgebildet ist. und in dieser Halbleiterschicht 30 eine Source-Zone 34 und eine Drain-Zone 33 jeweils des anderen Leitungstyps durch Benutzung einer Gate-Isolierschicht 32 als Maske ausgebildet sind. Λ ie aus diesen Figuren zu sehen ist, ist im Vergleich zur Höhe f. der ersten Teile 34' und 33' der Source- und Drain-Zone, die an der Kanalzone 35 liegen, die Dicke i2 der zweiten Teile 34" und 33" dieser Zonen, die mit den Verdrahtungsschichten 38 und 39 verbunden sind, dünner. Deshalb ist trotz der Tatsache, daß diese Zonen das isolierende Substrat erreichen, das Ausmaß der seitlichen Diffusion so klein, daß die Überlappung zwischen Source- und Drain-Zonen und der Gate-Elektrode 31 verringert ist und so auch die Kapazität reduziert ist. Zudem hat in dieser erfindungsgemä3en Ausführungsform, da der IG FET durch ein Herstellungsverfahren, wie später beschrieben, hergestellt ist, die Gate-Elektrode 31 ihre seitliche Länge /, wie in Fig. 3B zu sehen ist. eingeengt im Vergleich zur Isolierschicht 32, und so wird die Überlappungskapazität noch kleiner.

Im dargestellten IG FET ist die Länge /, der Gate-Isolierschicht 32 1,6 μπι und, da dip Gate-Elektrode im Herstellungsverfahren seitlich um 0.3 μΐη abgeätzt wird, ist die seitliche Länge / der Gate-Elektrode 31 1,0 μΐη. Da die Source- und Drain-Zonen durch die Seitendiffusion bei ihrer Herstellung 0,4 um unter die M) Isolierschicht eindiffundiert sind, beträgt die jeweilige Überlappung zwischen Source- bzw. Drain-Zone und der Gate-Elektrode 0,1 μΐη. Da die Dicke ti der Halbleiterschicht 30 0,6 μΐη beträgt ist die Überlappungslänge von 0,1 um ein recht kleiner Wert Die« Kapazitäi dieses !G FET war 0,003 Pikofarad im Falle einer Kanalbreite W von 4 um. Auf der anderen Seite war im Falle des IG-FET's von Fig. 2, wo die anderen Bedingungen einschließlich der Länge der Gate-Isolierschicht gleich gehalten waren, die Kapazität 0,006 Pikofarad. Auch im Falle des IG FET's von Fig. I, wo die Länge vom Ende der Gate-Elektrode zum Ende von Source- und Drain-Zone 5 μηι beträgt und die anderen Bedingungen gleich gehalten sind, war die Kapazität 0,008 bis 0,013 Pikofarad. Deshalb können von einem erfindungsgemäßen IG FET im Vergleich zu herkömmlichen IG FET's gute Hochfrequenzeigenschaften erwartet werden. Bei einem Ringoszillator aus IG FET's in herkömmlicher Bauweise 31 Stufen war eine Verzögerungszeil von 15.5 nsec zu beobachten, wahrend für einen gl< chartigen Ringoszillator, der unter Verwendung erfindungsgemäßer IG FET s hergestellt wurde, die Verzögerungszeit auf 8,7 nsec redu/.ieri war. Nun soll das Verfahren zur Herstellung der ICi FF.T's gemäß der ersten erfindungsgemäßen Ausführungsform an Hand der F i g. 4 bis 7 beschrieben werden.

Das SOS-Substrat, das in der ersten Ausführungsform verwendet wird, ist ein Saphircinkristaiipiattchen 36 von ungefähr 400 μπι Dicke und weist eine 11 lOij-Ebciu.· auf, auf der ein Siliziumeinkristall von 0,6 μιτι Dicke mit einer jlOOf-Ebene als Hauptoberflächt; gezüchtet ist. der η-leitend ist und einen spezifischen Widerstand von 100 Qcm oder größer hat. Πργ Siliciumeinkristall ist durch einen herkömmlichen Prozeß selektiv geätzt und hat die Form einer Insel 30. Anschließend ist eine geeignete Verunreinigung, in der dargestel ten Ausführungsform Bor, in die inselförmige .Siliziumschicht 30 eingebracht, so daß die durchschnittliche Störstellenkonzentration ungefähr 3x10^lb Atome/cm^! betragt, ferner ist eine Siliz'.umoxidschicht 32 zur Benutzung als Gate-Isolierschicht auf der Siliziumschicht 30 durch thermische Oxidation mit einer Dicke von 50 nm erzeugt. Dann ist polykristallines Silizium über die ganze Oberfläche des Plättchens in einer Dicke von ungefähr 400 nm in einem CVD-Prozeß (chemical vapor deposition) aufgedampft, um eine polykristalline Siliziumschicht 31 zu bilden, die als Gate-Elektrode benutzt wird, deren Oberflächenteil bis zu einer Tiefe von ungefähr 10 nm oxidiert ist, um eine Sili/iumoxidschicht zu bilden (in F i g. 4 dargestellt als unterer Teil der nicht differenzierten Schicht 44). Eine Siliziumnitritschicht (in Fig.4 der Mittelteil der Schicht 44) ist auf der Siliziumoxidschicht in einem CVD-Prozeß bis zu einer Dicke von ungefähr 200 nm gezüciitet und ferner ist diese Siliziumnitritschicht thermisch oxidiert, um eine Siliziumoxidschicht (in F i g. 4 der obere Teil der Schicht 44) von ungefähr 30 nm Dicke auf der Oberfläche der Schicht 44 zu bilden. Diese zusammengesetzte Schicht 44 dient als Ätzmaske. Ein schematischer Querschnitt durch das auf diese Weise hergestellte Halbleiterplättchen ist in Fig.4 dargestellt. Als nächstes wird eine Strukturierung der polykristallinen Siliziumschicht 31 durch Benutzung des Photoresists 45 als Maske gemäß der herkömmlichen Lithographietechnik vorgenommen, d.h. die Schicht 44 und die polykristalline Siliziumschicht 3J werden nacheinander weggeätzt Die Struktur des polykristallinen Siliziums ist so angeordnet, daß sie parallel zur < 110> -Richtung der Einkristallsili ziumschicht 30 liegt In der dargestellten Ausführungsform war die Struktur innerhalb ±1° bezüglich der <110 > -Richtung ausgerichtet Nach diesen Prozeßschritten wird die weiter bloßliegende Siliziumoxidschicht 32 durch Ätzen entfernt Der Zustand des Pläitchens zu diesem Zeitpunkt ist ir, F i g. 5 dargestellt Dann wird eine anisotrope Ätzung des Siliziums durchgeführt In der dargestellten Ausführungsform

wurde auf 60°C±2°C erwärmtes Hvdrazinhydrat verwendet. Bei diesem Ätzmittel ist die Äi/seschwincligkeit für eine (lOO)-Ebene von Silizium ungefähr hundertmal so groß als für eine {1 11}-Ebene und beträgt etwa 1 um/min. Wenn Silizium ungefähr 20 Sekunden mit diesem Ätzmittel geätzt wird, wird die ausgesetzte Siliziumschicht ungefähr 300 ηm dick und die untere Oberfläche in der |100)-Ebene wird parallel zur Oberfläche des Saphirsubstrats. Zwischen dieser unteren Oberfläche und dem Teil, der durch die Gate- Isolierschicht 32 abgedeckt ist, tritt als Ergebnis des Ätzens eine .Seitenoberfhkhe in der (Ill)-Ebene auf. die bezüglich der (lOOl-Kbene um 5<Γ 44' geneigt ist, und so wird die Siliziumschicht zum Mesatyp. Während dieses Zeitraums ist die auch polykristalline Siliziumschicht 31 dem Ätzmittel ausgesetzt, aber in diesem Ätzprozeß zeigt sich keine Abhängigkeit von Kristallflächen und folglich wird die polykristalline Siliziumschicht 31 um etwa JOO nm von jeder Seite weggeätzt. Dieser Zustand des Plättchens ist in F i g. 6 dargestellt.

Als nächstes wird die zusammengesetzte Schicht 44 auf der polykristallinen Siliziumschicht 31 durch Ätzen entfernt und dann wird als Verunreinigung zum Ausbilden von Source- und Drain-Zonen Phosphor in die Siliziunischichi 30 eingebracht mit Hilfe von Ionenimplantation bei niedriger Fnergic von etwa 20 keV und einer lonendichtc ■ · <y. ,.-.fähr 1 χ ΙΟ¹⁵ Atome/cm². Während dieses Prozesses ist die Beschleunigungsspannung so gewählt, daß kein Phosphor in die Siliziumschieht 30. die durch die Gate-Isolierschicht 32 abgedeckt ist, eindringen kann. Die Störstellen werden auch in die polykristalline Siliziumschicht 31 eingebracht. Im folgenden wird die Probe einer Hitzebehandlung ausgesetzt, um eine Tiefendiffusion des Phosphors zu erreichen, so daß die durchdiffundierten Zonen die Hauptoberfläche des Substrats unter der unteren Oberfläche in der |100}-Ebene erreichen und von den Seitenoberflächen in der jlllJ-Ebene zu einem Teil unter den Kanten der Gate-Elektrode 31 verlaufen. In der dargestellten Ausführungsform wird eine Tiefendiffusion von etwa 0,4 μπι unter dem Einfluß einer Sauerstoffaimosphäre bei 1000°C für 30 Minuten erreicht. Als Ergebnis haben Source- und Drain-Zonen eine Störstellenkonzentration von 1 χ 10¹⁹ Atome/cm³, die Gate-Elektrode hat eine ähnliche Störstellenkonzentration und die Überlappungslänge zwischen Gate-Elektrode und Source- bzw. Drain-Zone wird 0,1 μίτι. Eine Querschnittsansitht der Probe zu diesem Zeitpunkt zeigt F i g. 7. Mit Hilfe der herkömmlichen Prozesse von Aufdampfen einer Siliziumoxidschicht 37 mit Hilfe von CVD, Ätzen von Kontaktlöchern, Aufdampfen einer leitenden Aluminiumschicht und Strukturierung werden eine Source-Verdrahtungsschicht 38, eine Drain-Verdrahtungsschicht 39 und eine Gate-Verdrahtungsschicht 40 mit Source-Zone 34, Drain-Zone 33 bzw. Gate-Elektrode 31 durch die Öffnungen 42,43 bzw. 41 verbunden. Danach ist der IG FET. wie er in den Fig.3A und 3B gezeigt ist, fertiggestellt

Zweite Ausführungsform

In der zweiten Ausführungsform in Fig.8 ist auf einem isolierenden oder halbisolierenden GaAs-Substrat 86 mit eindotiertem Eisen von 150 μπι Dicke mit einem spezifischen Widerstand von IxIO⁴QCm oder höher eine n-Ieitende GaAs-Sc!:icht 85 ausgebildet mit Teiiur als Dotierung und einer Störsieilenkonzentration von 3 χ 10^!5 Atome/cm³ und einer Dicke von 1 μπι, eine Galliumoxidschicht, hergestellt durch anodische Oxida-

tion, wird als Gate-Isolierschicht 82 benutzt, und ein Metall wie Molybdän, Platin usw. wird wegen seines geringen spezifischen Widerstandes als Gate-Elektrode 81 benutzt. Wie aus Fig.8 zu sehen ist, liegt die Höhe der Oberflächen der Teile der Source-Zone 84 und Drain-Zone 83, die die Verbindung zur Verdrahtungsschicht schaffen, tiefer als die Höhe der Halbleiterschicht, auf der die Gate-Isolationsschicht ausgebildet ist, und folglich können die Übergangskapazitäten reduziert werden. Außerdem können, trotz der Tatsache, daß Source- und Drain-Zone 84 und 83 bis zur Oberfläche des isolierenden Substrats 86 reichen, die Überlappungen zwischen den Zonen 83 und 84 und dem Gate 81 verringert werden und folglich ist eine Verringerung sowohl der Übergangskapazität von Source und Drain als auch der Kapazität durch Überlappung zwischen Gate und Source bzw. Gate und Drain erreicht, was in herkömmlicher Weise schwer zu erreichen war. Außerdem ragen in dieser Ausführungsform die Gate-Isolierschicht 82 und die Oate-fclektrode 81 über die Teile von Source- und Drain-Zone, die an der Kanalzone liegen, hinaus. In dieser Ausführungsform wird zum Ätzen der Halbleiterschicht ein isotropes Ätzen verwendet und bei der Dotierung der Source- und Drain-Zone thermische Diffusion.

Dritte Ausführungsform

Eine dritte Ausführungsform nach F i g. 9 benutzt die gleichen Materialien wie die zweite Ausführungsform. abgesehen davon, daß die Gate-Elektrode 91 aus polykristallinem Galliumarsenid gebildet ist. Wie aus Fig. 9 zu sehen ist, löst diese Ausführungsform die Schwierigkeiten des Standes der Technik in ähnlicher Weise wie die oben beschriebene erste und zweite Ausführungsform. Es soll bemerkt werden, daß in dieser Ausführungsform der Überstand des Gate-Teils, wie er in der zweiten Ausführunfislorm zu sehen war. nicht vorhanden ist und folglich i-ine weitere Reduktion der Koppelkapazität zwischen Gate und Source und zwischen Gate und Drain er eicht werden kann.

Vierte Ausführungsform

In der vierten Ausführungsform von Fig. 10 ist die Gate-Elektrode 71 aus Wolfram und die Gate-Isolierschicht 72 aus Siliziumdioxid gebildet. Die Siliziumeinkristallschicht 75, in der Source- und Drain-Zonen 74 und 73 auf einem Saphireinkristallsubstrat mit einer j 1 ^(-Oberfläche ausgebildet sind, hat eine {100}-Ebene als Hauptoberfläche. Die geneigten Oberflächen der Zonen 73 und 74, die sich zum Ende der Gate-Isolierschicht erstrecken, sind {111(-Flächen, und das Gate 71 ist so angeordnet, daß seine Kanten parallel zur {110)-Richtung der Silizium-Schicht gerichtet sind. In dieser Ausführungsform wird das Ätzen der Halbleiterschicht mit Hilfe eines anisotropen Ätzprozesses bewirkt Wie aus Fig. 10 zu sehen ist, können auch in dieser Ausführungsform die Schwierigkeiten des Standes der Technik in ähnlicher Weise wie in den vorangegangenen Ausführungsformen gelöst werden. Zusätzlich hat diese Ausführungsform im Vergleich zur oben beschriebenen zweiten und dritten Ausführungsform den Vorteil, daß die Schwankungen in der Struktur klein sind, da die geneigten Seitenflächen der Zonen 73 und 74 durch die Kristallstruktur bestimmt sind.

Fünfte Ausführungsform

In dieser Ausführungsform nach F i g. 11 hat die Source- bzw. Drain-Zone 64, die in einer Halbleiter-

schicht 65 auf einem isolierenden Substrat 66 ausgebildet ist, eine sogenannte Nischenform, hergestellt durch Absenken der Oberfläche von der Gate-Elektrode 61 und Gate-Isolierschicht 62 benachbarten Stelle und wieder Ansteigen Ηργ Oberfl!·'·¹¹? an einem Endteil zur

10

gleichen Höhe wie die Kanalzone. Auch mit solch einer Anordnung der Source- und Drain-Zone können die gleichen Effekt«, und Vorteile wie in den vorhergehende!· \usfiihrungsformen erreicht werden.

Hierzu 5 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Isolierschicht-Feldeffekttransistor mit einer jnselförmigen Halbleiterschicht, die auf einer Hauptoberfläche eines isolierenden Substrats angeordnet ist und eine von diesem abgewandte Oberfläche aufweist, mit einer Source- und einer Drain-Zone, die unter Freilassung einer zwischen ihnen liegenden Kanalzone in die inselförmige Halbleiterschicht von deren Oberfläche aus so weit eindiffundiert sind, daß sie die Hauptoberfläche des Substrats erreichen, mit einer Source-Elektrode auf der Source-Zone, einer Drain-Elektrode auf der Drain-Zone und einer durch eine Isolierschicht isolierten Gate-Elektrode oberhalb der Kanalzone auf einem zur Hauptoberfläche des Substrats parallelen ersten Flächenbereich der Oberfläche der inselförmigen Halbleiterschicht, dadurch gekennzeichnet, daß die Oberfläche der inselförmigen Halbleiterschicht (30) im Bereich der Source- und Drain-Zone (34,33) neben dem ersten Oberflächenbereich liegende zweite Oberflächenbereiche, die in einem geringeren Abstand (t₂) als der erste Oberflächenbereieh parallel zur Hauptoberfläche des Substrats (36) verlaufen, sowie die ersten und zweiten Oberflächenbereiche verbindende Seitenflächenbereiche aufweist, und daß die Source- und Drain-Zone (34, 33) durch die zweiten Oberflächenbereiche und die Seitenflächenbereiche so eindiffundiert sind, daß sie unterhalb der zweiten Oberflächenbereiche die Hauptober) iäche des Substrats (36) erreichen.

2. Isolierschicht-Bvldeffek .transistor nach Anspruch 1, dadurch gekennzeichnet, daß der Abstand (t\) zwischen der Hauptoberflf .he des isolierenden Substrats (36) und dem ersten Oberflächenbereich der Halbleiterschicht 1,5- bis 3mal größer ist als der Abstand (tfi zwischen der Hauptfläche des isolierenden Substrats (36) und dem zweiten Oberflächenbereichen der Halbleiterschicht (30).

3. Isolierschicht-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Seitenflächenbereiche geneigt sind.

4. Isolierschicht-Feldeffekttransistor nach Anspruch 3, dadurch gekennzeichnet, daß die durch das Eindiffundieren der Source- und Drain-Zone (34,33) entstandenen pn-Übergänge in der inselförmigen Halbleiterschicht (30) im wesentlichen parallel mit den geneigten Seitenflächeribereichen verlaufen.

5. Verfahren zur Herstellung eines Isolierschicht-Feldeffekttransistors nach Anspruch 3 oder 4, bei dem auf der Hauptfläche eines isolierenden Substrats eine Siliziumschicht in Inselform, darauf eine Gate-Isolierschicht, auf dieser eine Gate-Elektrodenschicht und über dieser eine Ätzmaskenschicht ausgebildet werden, die Ätzmaskenschicht, Gate-Elektrodenschicht und Gate-Isolierschicht selektiv zur Freilegung der Siliziumschicht weggeätzt werden, Störstellen in die freigelegte Siliziumschicht zur Ausbildung der Source- und Drain-Zone in solchem Maße eindiffundiert werden, daß sie die Haupteberfläche des Substrats erreichen, und auf der Source- und Drain-Zone Source- und Drain-Elektroden aufgebracht werden, dadurch gekennzeichnet, daß die Siliziumschicht derart ausgebildet wird, daß ihre Oberfläche in einer (100}-Ebene verläuft, und daß die freigelegte Siliziumschicht mit einem selektiven Ätzmittel, dessen Ätzgeschwindigkeit für (lOO)-Ebenen größer als für (I H(-Ebenen ist, zur Ausbildung einer Mesaform der Siliziumschicht geätzt wird, so daß ein erster Oberflächenbereich in der (100}-Ebene unterhalb der Gate-Isolierschicht, zweite Oberflächenbereiche in der {lOOj-Ebene, die beiderseits des ersten Oberflächenbereichs und mit geringerem Abstand als dieser von der Hauptoberfläche des isolierenden Substrats liegen, sowie Seitenflächenbereiche in der (lll}-Ebene, die de-> ersten Oberflächenbereich mit den zweiten Oberflächenbereichen verbinden, gebildet werden.