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B e s c h r e i b u ii g
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Die Erfindung betrifft einen Isolierschicht-Feldeffektransistor (IG
FET) mit einer inselförmigen Halbleiterschicht auf der Oberfläche eines isolierenden
Substrats, einer Source-und einer Drain-Zone in der Halbleiterschicht, einer Kanalzone
zwischen Source und Drain-Zone, einer Gate-Isolierschicht auf der Kanalzone und
einer Gate-Elektrode auf dieser Isolierschicht und ein Verfahren zu seiner Herstellung,
speziell einen IG FET mit einem Siltiumeinkristall, der auf einem Saphir oder Spinelsubstrat
(Silicon on Sapphire or Spinel: im folgenden als SOS abgekürzt) epitaktlsch gezüchtet
ist, und ein Verfahren zu seiner Herstellung.
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In letzter Zeit hat sich die Leistungsfähigkeit von IG FET's durch
Benutzung der Technik des Mikro-fining und anderer schnell entwickelt. Besonders
für die Schaltkreisintegration
ist es eine wichtige Technik geworden,
die Kapazität von Verdrahtungsebenen, die jeweils Transistoren oder ähnliches miteinander
verbinden, durch voneinander isoliertes Anordnen einer Vielzahl von Transistoren
auf einem isolierenden Substrat von hohem Widerstand zu reduzieren. Auf der anderen
Seite muß die Kapazität der Transistoren in sich reduziert werden. Zu diesem Zweck
wurde allgemein eine Methode zum Ausbilden der Source- und Drain-Zone in einem sich
bezüglich des Gates selbstzentriec renden Prozeß vorgeschlagen. Aber auch mit diesem
sogenannten 'Selbst-zentrier-VedShren (self-aligning process), in dem eine Gate-Elektrode
aus polykristallinem Silizium als Maske zum Ausbilden der Source- und Drain-Zone
benutzt wird, würde die Uberlappung zwischen der Gate-Elektrode und den Source-
bzw. Drain-Zonen durch seitliche Diffusion annähernd gleich der Dicke der Siliziumschicht
werden, wenn die Source- und Drain-Zonen so tief ausgebildet werden, daß s# bis
zur Verbindungsfläche zwischen Saphir und Silizium reichen. Die von dieser Überlappung
verursachte Kapazität wird deshalb groß;und die dynamische Leistungsfähigkeit des
Transistors verschlechtert sich. Es ist zwar nur nötig, die Silizium-Einkristallschicht
oder die Halbleiterschicht dünn zu machen, um ein solches Uberlappen aufgrund seitlicher
Diffusion zu reduzieren. Die Kristalleigenschaften einer Halbleiterschicht hängen
aber stark von ihrer Dicke
ab, so lange diese Dicke nicht zu stark
wird,und im allgemeinen wird ein Reduzieren der Dicke unter ein bestimmtes Fiß eine
Verschlechterung der Kristalleigenschaften und folglich der Leistungsfähigkeit des
Trarästors, der unter Verwendung einer solchen Halbleiterschicht gebaut ist, verursachen.
Zum Beispiel muß nach der heutigen Technik ein auf einem Saphirsubstrat gezüchteter
Siliziumkristall mindestens 2000 i dick seinßund im allgemeinen werden Siliziumschichten
mit einer Dicke von 5000 i bis 10.000 i verwendet. Zusätzlich ist im Falle von auf
halbisolierenden GaAs-Substrat gezüchteten GaAs-Schichten eine Reduzierung der Stärke
begre zt im Hinblick auf Zonen mit variabler Störstellenkonzentration, Haftstellen
auf der Grenzschicht, Gleichmäßigkeit der Dicke einer Epitaxie schicht, Reproduzierbarkeit
usw.
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Wenn auf der anderen Seite die Source- und Drain-Zonen so ausgebildet
werden, daß sie, um das Uberlappen zwischen Gate-Elektrode und Source- und Drainzone
zu verringern, nicht bis zum isolierenden Substrat hinunterreichen, dann wird die
Kapazität des pn-Übergangs zwischen dem Unterteil dieser Gebiete und der Halbleiterschicht
vergrößert.
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Da in letzter Zeit die Verwirklichung eines Transistors mit einer
Gate-Länge von upfähr 5000 i im Hinblick auf die Erforderlichkeit von Hochgeschwindigkeitsoperationen
nötig geworden ist, muß das oben erwähnte Anwachsen der Kapazität
vermieden
werden.
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Im Hinblick auf SOS FEIsBoll hier z.B. auf die Artikel in IEEE Transactions
on Electron Devices, VdL ED-25, No. 8, August 1978, pp. 868 - 873, by Ditmar Kranzer
et al, and pp. 873 - 878, by Ronald T. Jerdonek et al. verwiesen werden.
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Der Erfindung liegt die Aufgabe zugrunde, einen wirkungsvollen IG
FET zu schaffen, der so aufgebaut ist, daß er die oben erwähnten Nachteile vermeidet.
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Ferner soll ein wirksames Verfahren zur Herstellung von IG FET's
geschaffen werden, durch welch~ durch die Anwendung der vorliegenden Erfindung in
einem integrierten Schaltkreis mit einer großen Zahl von Transistoren der integrierte
Schaltkreis einfach und mit guter Ausbeute verwirklicht werden kann.
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Die Aufgabe wird erfindungsgemäß bei einem IG FET der eingangs genannten
Art dadurch gelöst, daß die inselförmige Halbleiterschicht eine erste Oberfläche
parallel zur Oberfläche des Substrats, zweite Oberflächs auf beiden Seiten der ersten
Oberfläche parallel zur Substratoberdie fläche,'näher an der Substratoberfläche
liegen als die aufweist erste Oberfläche, und seitliche Flächen/ die jeweils die
erste Oberfläche mit der zweiten verbinden, wobei sich die
Drain-
bzw. Source-Zonen von den zweiten Oberflächen zum jeweiligen Teil der Substratoberfläche
unter diesen erstrecken und an den seitlichen Flächen und dem jeweiligen Ende der
ersten Oberfläche so geformt sind, daß der pn-Ubergang im wesentlichen parallel
zu den seitlichen Oberflächen verläuft, und die Kanalzone sich an der ersten Oberfläche
befindet.
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In einer spezielleren Ausführungsform enthalten Source-und Drain-Zonen
des IG FET's jeweils einen Teil, der an der Kanalzone liegt, einen zweiten Teil,
der die Verbindung zur Verdrahtungsebene schafft, und einen dritten Teil, der diese
beiden Teile durchgehend miteinander verbindet.
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Die Oberfläche des ersten Teils ist stetig von der Oberfläche der
Kanalzone vorgesehen, d.h. die Oberfläche des ersten Teils geht in die der Kanalzone
über. Die Oberfläche des zweiten Teiles, d.h. die Oberfläche, die die Verbindung
zur Verdrahtungsebene schafft, liegt tiefer als der erste Teil, d.h. auf einem Niveau
nahe der Hauptfläche des isolierenden oder halbisolierenden Substrats.
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Die Oberfläche des dritten Teils ist mit den Oberflächen der ersten
und zweiten Teile verbunden und mit einer Neigung zur Hauptfläche des Substrats
und der Oberflächen des ersten und zweiten Teils geformt. Auf der Kanalzone und
der Oberfläche des ersten Teils ist eine isolierende Gate-Schicht vorgesehen und
auf dieser isolierenden Gate-
Schicht ist mindestens über der Kanalzone
die Gate-Elektrode angebracht.
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Da die Halbleiterschicht im Hinblick auf ihre Kristalleigenscheften
eine Dicke von 2000 i oder mehr haben muß, sollte der Abstand t1 von der Hauptfläche
des isolierenden Substrats zur Oberfläche der Kanalzone und der Oberfläche der ersten
Teile der Source- und Drainzonen bevorzugt 2000 i oder größer sein. Ferner, wenn
der Abstand zwischen der Hauptfläche des isolierenden Substrats und der Oberfläche
der zweiten Teile von Source- und Drain-Zone durch t2 dargestellt wird, sollte der
effektive Bereich des Dickenverhältnisses 3:, t1/t2 z 1,5 sein. Dieses Verhältnis
von der Tatsache abgeleitet, daß mit Sich auf den heutigen Stand der Lithograplie
für VLSI (very large is scale integration), das Uberlappen ungefähr 1000 a sein
sollte, und daß, wenn die Dicke t2 zu klein ist, der Widerstand zur Kanalzone zu
groß wird, während auf der anderen Seite, wenn die Dicke zu groß wird, wird der
Effekt der Kapazitätsreduktion der Uberlappung nicht wirksam.
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Außerdem ist erfindungsgemäß ein Verfahren zur Herstellung eines
IG FET's geschaffen, das folgende Schritte aufweist: Ausbilden einer Siliziumschicht
auf der Hauptfläche eines isolierenden Substrats, die inselförmig ist und
eine
{100} -Ebene als Oberfläche hat; Aufbringen einer isolierenden Gate#iicht mit größerer
Korrosionsfestigkeit als Silizium, einer Gate-Elektrodenschicht mit einer Korrosionsfestigkeit,
die gleich oder nahe der von Silizium ist, und einer XtZ.maskierung, die einen Korrosionswiderstand
gleich oder größer dem der Gate-Isolierschicht auf der Hauptoberfläche des Siliziumeinkristali
hat; Strukturierung der Ätzmaske, der Gate-Elektrodenschicht und der Gate-Isolierschicht
in der gleichen ebenen Konfiguration, so daß die Gate-Konfiguration ihre Grenzschicht
entlang der (110) -Richtung der Siliziumschicht hat; Ätzen mit einem selektiven
Ätzmittel, dessen Ätzgeschwindigkeit fUr die j1OO# -Ebene von Silizium in ausreichendem
Maße größer ist als seine Ätzgeschwindigkeit für eine 100} -Ebene von Silizium,
um die Siliziumeinkristallschicht zu einer Mesastruktur zu formen, die eine erste
Oberfläche einer100} -Ebene, die unter der Gate-Isolierschicht verbleibt, zweite
Oberflächm als 100}-Ebene, die auf beiden Seiten der ersten Oberfläche und näher
an der Substratoberfläche als die erste Oberfläche liegen, und seitliche Oberflächen
als F11 p Ebenen, die die ersten und zweiten Oberflächen Jeweils miteinander verbinden,
und um die Gate-Elektrodenschicht enger zu machen als die verbleibende Gate-Isolierschicht;
Einbringung von Störstellen, um Source- und Drainzone so weit auszubilden, daß unterhalb
der zweiten Oberflächender 000} -Ebene die Störstellen die Unterseite der Siliziumschicht
an der Hauptfläche des isolierenden Substrats erreicht und
im {111}
Oberflächenteil -Oberflächenteil der Mesastruktur die Unterseite der Enden der eingeengten
Gate-Elektrode erreichen.
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Im folgenden wird die Erfindung anhand von Ausführungsbeispielen
unter Bezugnahme auf die Figuren näher erläutert.
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Fig. 1 und 2 zeigen jeweils einen Querschnitt durch einen IG FET
in SOS- Bauweise herkömmlicher ärt; Fig. 3A ist eine Draufsicht auf eine erste erfindungsgemäße
Ausführungsform; Fig. B ist ein Querschnitt entlang der Linie B-Btvon Fig. 3A In
Richtung der Pfeile; Fig. 4 bis 7 sind Querschnitte, die eine Folge von Herstellungsschritten
eines IG FET entsprechend der ersten erfindungsgemäßen Ausführungsform zeigen; Fig.
8 bis 11 jeweils Querschnitte, die eine zweite bis fünfte erfindungsgemäße Ausführungsform
zeigen.
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Fig. 1 und 2 zeigen IG FET's in herkömmlicher Bauweise, bei denen
eine Insel von einer Halbleiterschicht eines Leitungstyps auf einem isolierenden
Substrat 16, 26 gebildet
ist, wobei in dieser Insel eine Source-Zone
14, 24 und Drain-Zone 13, 23 jeweils des anderen Leitungstyps in durch ein selbstzentrierendes
Verfahren durch Benutzung einer Gate-Isolierschicht 12, 22 und einer Gate-Elektnde
11, 21 aus polykristallinem Silizium als Nakse, ausgebildet sind. Eine Kanalzone
14, 25 des einen Leitungstyps liegt zwischen der Source-Zone und der Drain-Zone.
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Im herkömmlichen Aufbau von Fig. 1 ist die Tiefe des Übergangs flach
gewählt, um die Kapazität der Uberlappung zwischen Gate-Elektrode 11 und Source-
und Drain-Zonen 14 und 13 zu reduzieren. Aber wie aus Fig. 1 zu sehen ist, gibt
es eine Zone der einen Leitungsart unter den Zonen 13 und 14, und folglich wird
die Kapazität des pn-Ubergangs zwischen den Zonen 14 und 13 und der Zone der einen
Leitungsart groß.
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Auf der anderen Seite sind in der herkömmlichen 3auweise von Fig.
2 die Zonen 23 und 24 so tief ausgeformt, daß sie das isolierende Substrat 26 erreichen,
und so ist die Kapazität des pn-Ubergangs zwischen den Zonen 24 und 23 und der Zone
25 stark reduziert im Vergleich zur herkömmlichen Art aus Fig. 1 , aber im Gegensatz
zur herkömmlichen Bauweise von Fig. 1 ist die Gate-Uberlappung über Source bzw.
Drain vergrößert.
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Erste bevorzugte Ausführungsform Die Fig. 3A und 3B zeigen eine erste
erfindungsgemäße Ausführungsform, in der eine Halbleiterschicht 30 eines Leitungstyps
in Inselform auf der Hauptfläche eines isoin lierenden Substrats 36 ausgebildet
ist, und'dieser Halbleiterschicht 23 eine Source-Zone 34 und eine Drain-Zone 33
jeweils des anderen Leitungstyps durch Benutzung einer Gate-Isolierschicht 33 als
Maske ausgebildet sind. Wie aus diesen Figuren zu sehen ist, ist im Vergleich zur
Höhe t1 der ersten Teile 34' und 33' der Source- und Drain-Zone, die an der Kanalzone
35 liegen, die Dicke t2 der zweiten Teile 34 " und 33 " dieser Zonen, die mit den
Verdrahtungsschichten 38 und 39 verbunden sind, dünner.
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Deshalb ist trotz der Tatsache, daß diese Zonen das isolierende Substrat
erreichen, das Ausmaß der seitlichen Diffusion so klein, daß de Überlappung zwischen
Source-und Drain-Zonen und der Gate-Elektrode 31 verringert ist und in soauch die
Kapazität reduziert ist. Zudem hattdiesererfindungsgemäßs Ausführungsform, da der
IG FET durch ein neues Herstellungsverfahren, wie später beschrieben, hergestellt
ist, die Gate-Elektrode 31 ihre seitliche Länge P wie in Fig. 3B zu sehen ist, eingeengt
im Vergleich zur Isolierschicht 32, und so wird die Uberlappungskapazität noch kleiner.
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Im dargestellten IG FET ist die Länge t1 der Gate-Isolierschicht
32 1,6 Hm, und da die Gate-Elektrode im Herstellungsverfahren seitlich um 0,3 m
abgeätzt wird, ist die seitliche Länge 2 der Gate-Elektrode 31 1,0 pm Da die Source-
und Drain-Zonen durch die Seitendiffusion bei ihrer Herstellung 0,4 m unter die
Isolierschicht eindiffundiert sind, beträgt die jeweilige Uberlappung zwischen Source-
bzw. Drain-Zone und der Gate-Elektrode 0,1 pm. Da die Dicke t1 der Halbleiterschicht
30 0,6 m beträgt, ist die Uberlappungslänge von 0,1 Hm ein recht kleiner Wert.
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Die Kapazität dieses IG FET war 0,003 Piko-farad im Falle einer Kanalbreite
W von 4 #m. Auf der anderen Seite war im Falle des IG-FET's von Fig. 2, wo die anderen
Bedingungen einschließlich der#änge der Gate-Isolierschicht gleich gehalten waren,
die Kapazität 0.006 Piko-farad. Auch im Falle des IG FET's von Fig. 1, wo die Länge
vom Ende der Gate-Elektrode zum Ende von Source- und Drain-Zone 5 pm beträgt und
die anderen Bedingungen gleich gehalten sind, war die Kapazität 0,008 bis 0,013
Piko-farad. Deshalb kann erfindungsgemäß im Vergleich zu herkömmlichen IG FET's
eine Hochgeschwindigkeitsarbeitsweise erwartet werden. Ferner war bezüglich der
Leistungsfähigkeit eines Ringoszillators aus IG FET's in herkömmlicher Bauweise,
im Falle eines 31-Stufenoszillators eine Delay-Zeit von 15,5 n Sek. zu beobachten,
während für einen gleichartigen Ringsoszillator, der unter Verwendung erfindungsgemäßer
IG FET's hergestellt
wurde, die Delay-Zeit auf 8,7 n Sek. reduziert
war, und so die Bedeutung der vorliegenden Erfindung nachgewiesen war.
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Nun soll das Verfahren zur Herstellung der IG FET's gemäß der ersten
erfindungsgemäßen Ausführungsform beschrieben werden.
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Das SOS-Substrat, das in der ersten bevorzugten Ausfiihrungsform
verwendet wird, ist ein Saphireinkristallplättchen 36 von ungefähr 400 Hm Dicke
und weist eine 1102 -Ebene auf, auf derkin Siliziumeinkristall von 0,6 #m Dicke
mit einer tiOOj - Ebene als Hauptoberfläche gezüchtet ist, der n-leitend ist und
einen spezifischen Widerstand von 100dz /cm oder größer hat. Der Siliziumeinkristall
ist durch den herkömmlichen Prozeß selektiv geätzt, um in Form einer Insel 30 zurückzubleiben.
Anschließend ist eine geeignete Merunreinigung, in der dargestellten Ausführungsform
Boron, in die inselförmige Siliziumschicht 30 eingebracht, so daß die durchschnittliche
Störstellenkonzentration ungefähr 3 x 1016 Atome/cm3 beträgt, ferner ist eine Siliziumoxidschicht
32 zur Benutzung als Gate-Isolierschinht auf der Siliziumschicht 30 durch thermische
Oxidation mit einer Dicke von 500 2 erzeugt. Dann ist polykristallines Silizium
über die ganze Oberfläche des Plättchens in einer Dicke von ungefähr 4000 2 in einem
CVD-Prozeß (chemicalvapor deposition) aufgedampft, um eine polykristalline Siliziumschicht
31 zu bilden, die als Gate-Elektrode benutzt wird, deren Ober-
flächenteil
bis zu einer Tiefe von ungefähr 100 i oxidiert ist, um eine Siliziumoxidschicht
zu bilden (in Fig. 4 dargestellt als unterer Teil der nicht differenzierten Sicht
44), eine Siliziumnitritschicht (in Fig. 4 als Mittelteil der Schicht 44) ist auf
der Siliziumoxidschicht mit einem CVD-Prozeß bis zu einer Dicke von ungefähr 2000
i gezüchtet und ferner ist diese Siliziumnitritschicht thermisch oxidiert, um eine
Siliziumoxidschicht (in Fig.4 der obere Teil der Schicht 44) von ungefähr 300 #
Dicke auf der Oberfläche der Schicht 44 zu bilden. Diese zusammengesetzte Schicht
44 dient als Ätzmaske. Ein schematischer Querschnitt durch das auf diese Weise hergestellte
Halbleiterplättchen ist in Fig. 4 dargestellt. Als nächstes wird eine Strukturierung
der polykristalllinen Siliziumschicht 31 durch Benutzung des Photoätzgrundes 45
als Maske gemäß der vorgenommen herkömmlichen Lithographietechnikl, d.h. die Schicht
44 und die polykristalline Siliziumschicht 31 werden nacheinander weggeätzt. Hier
muß darauf hingewiesen werden, daß eines der Merkmale des Herstellungsverfahrens
für IG FET's nach der Erfindung ist, die Struktur des polykristallinen Siliziums
so zu formen, daß sie parallel zur (110> -Rlchtung der Einkristallsiliziumschicht
30 liegt. In der dargestellen Ausführungsform war die Struktur innerhalb + 10 bezüglich
der <110> -Richtung ausgerichtet. Nach diesen Prozeß schritten wird die weiter
blo#iegende Siliziumoxidschicht 32 zur Verwendung als Gate-Isolierschicht durch
Ätzen entfernt. Der Zustand.des Plättchens zu diesem Zeit-
punkt
ist in Fig. 5 dargestellt. Im folgenden wird für die Probe im Zustand von Fig. 5
eine Ätzung des Siliziums bewirkt. In diesem Falle wird speziell das sogenannte
anisotrope Ätzen verwendet, bei dem die Ätzgeschwindigkeit in Abhängigkeit von der
Kristallrichtung unterschiedlich ist.
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In der dargestellten Ausführungsform wurde auf 600 C + 20 C erwärmtes
Hydrazinhydrat verwendet. Bei diesem Ätzmittel ist die Ätzgeschwindigkeit für eine
t100} - Ebene von Silizium ungefähr hundertmal so groß als für eine Ebene und beträgt
etwa 1 Hm/Min. Wenn Silizium ungefähr 20 Sekunden mit diesem Ätzmittel geätzt wird,
wird die ausgesetzte Siliziumschicht ungefähr 3000 a dick und die untere Oberfläche
in der t1009 - Ebene wird parallel zur Oberfläche des Saphirsubstrats. Zwischen
dieser unteren Oberfläche und dem Teil, der durch die Gate-Isolierschicht 32 abgedeckt
ist, tritt als Ergebnis des Ätzens eine Seitenoberfläche in der t111} 5 - Ebene
auf, die bezüglich der #00# - Ebene um 540 44 Sek. geneigt ist, und so wird die
Siliziumschicht zum Mesatyp. Während dieses Zeitraumes auch ist die#polykristalline
Siliziumschicht 31 dem Ätzmittel in ausgesetzt, aber'diesem Ätzprozeß zeigt sich
keine Abhängigkeit von Kristalfächen und folglich wird die polykristalline Siliziumschicht
31 um etwa 3000 a von jeder Seite weggeätzt. Dieser Zustand des Plättchens ist in
Fig. 6 dargestellt.
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Als nächstes wird die zusammengesetzte Schicht 44 auf der polykristallinen
Siliziumschicht 31 durch Ätzen entfernt und dann wird als Verunreinigung zum Ausbilden
von
Source- und Drain-Zonen Phosphor in die Siliziumschicht 30
eingebracht mit Hilfe von Ionenimplantation bei niedriger Energie von etwa 20 KeV
und einer Ionendichte von ungefähr 1 x i015 Atome/cm2. Während dieses Prozesses
ist die Beschleunigungsspannung so gewählt, daß kein Phosphor in die Siliziumschicht
30, die durch die Gate-Isolierschicht 32 abgedeckt ist, eindringen kann, obwohl
die Störstellen auch in die polykristalline Siliziumschicht 31 eingebracht werden.
Im folgenden wird die Probe einer Hitzebehandlung ausgesetzt, um eine Tiefendiffusion
des Phosphors zu erreichen, so daß die durchdiffundierte Zonen Boden am Substrat
unter der unteren Oberfläche in der 2003 - Ebene erreicht und von der Seitenoberfläche
in der111 - - Ebene zu einem Teil unter der Kante der Gate-Elektrode 31 verläuft.
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In der dargestellten Ausführungsform wird eine Tiefendiffusion von
etwa 0,4 pm unter dem Einfluß einer Sauerstoffatmosphäre bei 10000 C für 30 Minuten
erreicht. Als Ergebnis haben Source- und Drain-Zonen eine Störstellenkonzentration
von 1 x 1019 Atome/cm3, die Gate-Zone hat eine ähnliche Störstellenkonzentration
und die Überlappungslänge zwischen Gate-Elektrode und Source- bzw. Drain-Zone wird
0,1 Fm. Eine Querschnittsansicht der Probe zu diesem Zeitpunkt zeigt Fig. 7. Mit
Hilfe der herkömmlichen Prozesse von Aufdampfen einer Siliziumoxidschicht 37 mit
Hilfe von CVD, Ätzen von Kontaktlöchern, Aufdampfen einer leitenden Aluminiumschicht
und Strukturierung werden eine Source erschicht drahtungs. , eineDrain-Verdrahtungsschicht
39 und
eine Gate-Verdrahtungsschicht 40 mit Source-Zone 34, Drain-Zone
33 bzw. Gate-Elektrode 31 durch die Öffnungen 42, 43 bzw. 41 verbunden. Danach ist
der IG FET, wie er in den Fig. 3A und 3B gezeigt ist, fertiggestellt.
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Auch wenn das Verfahren zur Herstellung von erfindungsgemäßen IG
FET's nur in Verbindung mit einer typischen Ausführungsform beschrieben worden ist,
können selbstverständlich verschiedene Änderungen und Modifikationen am oben beschriebenen
Verfahren vorgenommen werden; so kann z.B.
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das Ätzmittel vartiertwerden, beim Einbringen der Störstellen in Source-
und Drain-Zone kann die zusammengesetzte Schicht 44 auf der polykristallinen Silizimmschicht
31 beibehalten werden, die Störstellen zum Bilden der Source- und Drain-Zonen könnten
unter solchen Bedingungen eingebracht werden, daß die Störstellen durch den bloßliegenden
Teil der Gate-Isolierschicht 32 gehen und ferner können die Störstellen eingebracht
werden, nachdem der überstehende Teil der Gate-Isolierschicht 32 entfernt ist. Zusätzlich
ist, was das selektive Ätzmittel angeht, das für die Durchführung der vorliegenden
Erfindung bevorzugt ist, dessen Ätzgeschwindigkeit für eine t100 off -Ebene von
Silizium in ausreichendem Maße schneller ist als für eine cm113 - Oberfläche, und
für das Siliziumnitrit oder Siliziumoxid als Ätzmaske verfügbar ist, auch wenn ein
Beispiel, daß Hydrozinhydrat verwendet, oben beschrieben wurde, die Erfindung
nicht
nur auf dieses Ätzmittel beschränkt. Eine Mischung aus Äthylendiamin, Pyrokatechin
und Wasser im Verhältnis von 17 ml : 3 g : 8 ml ist ebenso ein vorzügliches Ätzmittel.
Ebenso könnten eine 20 bis 30 %-ige Lösung von Kaliumhydroxid und eine 20 bis 30
%-ige Ätznatronlauge als vorzügliche Ätzmittel bezeichnet werden, auch wenn ihre
ÄtzgeschwindigkeitnfUr SiliSiliziumoxid ziemlich groß sind.
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Bezüglich der Ätzmaske kann, auch wenn im Beispiel oben die zusammengesetzte
Schicht aus Siliziumnitrit von ungefähr 2000 R Dicke und Siliziumoxid von etwa 200
bis 300 ß Dicke bestand, diese Dicke der Ätzmaske im weiten Bereich variiert werden
und es kann sogar eine Siliziumnitritschicht von ungefähr 200 R Dicke gut als Ätzmaske
dienen. Wenn es gewünscht ist, die Herstellung der Ätzmaske weiter zu vercPLnfachen,
ist sogar gegen eine infache Schicht von Siliziumoxid nichts einzuwenden, auch wenn
ihre Maskierungsfähigkeit geringer ist als die von Siliziumnitrit. In diesem Falle
muß aber, da es nötig ist, daß die Ätzmaske selber mindestens über einen Zeitraum
existiert, der ausreicht zum Strukturieren der Gate-Isolierschicht, eine Ätzmaske
verwendet werden, die mindestens dicker als die Gate-Isolierschicht ist, wenn die
Gate-Isolierschicht aus dem gleichen Material besteht. Außerdem sind nicht nur Siliziumnitrit
oder Siliziumoxid als Ätzmaske brauchbar, sondern ebenso z.B. korrosionsfestes Metall.
Wenn für die Ätzmaske
ein Material verwendet wird, das eine ausreichende
Leitfähigkeit gewährleistet, muß es im in Fig. 7 gezeigten Schritt nicht entfernt
werden, sondern es ist möglich, die Ätzmaske im Endprodukt zu belassen. In diesem
Falle würde die Uberlappung zwischen Source- und Drain-Zone und Gate-Elektrode durch
die Tiefendiffusion der Störstellen gesteuert.
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Zweite bevorzugte Ausführungsform In der zweiten bevorzugten Ausführungsbrm
in Fig. 8 ist auf einem isolierenden oder halbisolierenden GaAs-Substrat mit eingeschlossenem
Eisen von 150 Wm Dicke mit einem spezifischen Widerstand von 1 x 104 cm oderföher
eine n-leitende GaAs-Schicht 85 ausgebildet mit Tellur als Dotierung und einer Störstellenkonzentration
von 3 x 1015 Atome/cm3 und einer Dicke von 1 Hm, eine Galliumoxidschicht, hergestellt
durch anodische Oxidation, wird als Gate-Isolierschicht 82 benutit, und ein Metall
wie Molybden, Platin usw.
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wird wegen seines geringen spezifischen Widerstandes als Gate-Elektrode
81 benutzt. Wie aus Fig. 8 zu sehen ist, liegt die Höhe der Hauptoberflächen der
Teileder Source-Zone 84 und Drain-Zone 83, die die Verbindung zur Verdrahtungsschicht
schaffen, tiefer als die Höhe der Halbleiterschicht, auf der di e die Gate-Isolationsschicht
ausgebildet ist und folglich können die Ubergangskapazitäten reduziert werden.
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Außerdem können, trotz der Tatsache, daß Source- und Drain-
Zone
84 und 83 bis zur Oberfläche des isolierenden Substrats 86 reichen, die Überlappungen
zwischen den Zonen 83 und 84 und den Gate 81 verringert werden und folglich ist
eine Verringerung sowohl der Übergangskapazität von Source und Drain als auch der
elektrischen Kapazität durch Überlappung zwischen Gate und Source bzw. Gate und
Drain erreicht, was in herkömmlicher Weise schwer zu erreichen war. Außerdem ragen
in dieser bevorzugten Ausführungsform die Gate-Isolierschicht 82 und die Gate-Elektrode
81 über die Teile von Source- und Drain-Zone, die an der Kanal-In zone liegen, hinaus.
dieserbevorzugten Ausführungsformß wird zum Ätzen der Halbleiterschicht ein isotropes
Ätzen verwendet und bei der Dotierung der Source- und Drain-Zone thermische Diffusion.
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Dritte bevorzugte Ausführungsform Eine dritte bevorzugte Ausführungsform
nach Fig. 9 benutzt die gleichen Materialien wie die zweite bevorzugte Ausführungsform,
abgesehen davon, daß die Gate-Elektrode 91 aus polykritallinem Galliumarsenid gebildet
ist. Wie aus Fig. 9 zu sehen ist, löst diese bevorzugte Ausführungsform die Schwierigkeiten
des Standes der Technik in ähnlicher Weise wie die oben beschriebene erste und zweite
AusfUhrungsform. Es soll bemerkt werden, daß in dieser b~-vorzugten Ausführungsforn
der Überstand des Gate-Teiln, wie er in der zweiten bevorzugten Ausfuhrungsforn
zu sehen war, nicht vorhanden ist und folglich eine weitere Reduktion der Koppelkapazität
zwischen Gate und Source und zwi-
schen Gate und Drain erreicht
werden kann.
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Vierte bevorzugte Ausführungsform In der vierten bevorzugten Ausführungsform
von Fig. 10 ist die Gate-Elektrode 71 aus Wolfram und die Gate-Isolierschicht 72
aus Siliziumdioxid gebildet. Die Siliziumeinkristallschicht 75, in der Source- und
Drain-Zonen 74 und 73 auf einem Saphireinkristallsubstrat mit einer {1T02}-Oberfläche
ausgebildet sind, hat eine +100g - Ebene als Hauptoberfläche. Die geneigten Oberflächen
der Zonen 73 sich und 74, dielzum Ende der Gate-Isolierschicht erstrecken, sind
1113-Flächen und das Gate 71 ist so angeordnet, daß seine Kanten parallel zur t110}
- Richtung der Silizium-Schicht gerichtet sein können. In dieser bevorzugten Ausführungsform
wird das Ätzen der Halbleiterschicht mit Hilfe eines anisotropen Ätzprozesses bewirkt.
Wie aus Fig. 10 zu sehen ist, können auch in dieser bevorzugten Ausführungsform
die Schwierigkeiten des Standes der Technik in ähnlicher Weise wie in den vorangegangenen
Ausführungsformen gelöst werden. Zusätzlich hat diese bevorzugte Aus#hrungsform
im Vergleich zur oben beschriebenen zweiten und dritten Ausführungsform den Vorteil,
daß die Schwankungen in der Struktur klein sind, da die geneigten Seitenflächen
der Zonen 73 und 74 durch die Kristallstruktur bestimmt sind.
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Fünfte bevorzugte Ausführungsform In dieser bevorzugten Ausführungsform
ist die Gestaltung der Source- bzw. Drain-Zone 64, die in einer Halbleiterschicht
65 auf einem isolierenden Substrat 66 ausgebildet sind, in der sogenannten Nischenform
(recessed shape) gemacht durch fallendes Absenken seiner Oberfläche von der zur
Gate-Elektrode 61 und Gate-Isolierschicht 62 benachbarten Stelle und wieder ansteigender
Oberfläche an einem Endteil zur gleichen Höhe wie die Kanalzone. Sogar mit solch
einer Anordnung der Source- und Drain-Zone können die gleichen Effekte und Vorteile
wie in den vorhergehenden bevorzügten Ausführnngsformen erreicht werden und die
Struktur der vorangegangenen Äus#hrrngsformen könnte in solch einen Auf##u ~geändert
werden.