DE2839549A1

DE2839549A1 - Statische i hoch 2 l-speicherzelle mit vier bipolartransistoren

Info

Publication number: DE2839549A1
Application number: DE19782839549
Authority: DE
Inventors: Raymond Allan Heald
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1977-09-13
Filing date: 1978-09-12
Publication date: 1979-03-22
Also published as: JPS5459842A; IT1098596B; US4112511A; GB2004432A; JPS5842559B2; CA1121512A; FR2402922B1; FR2402922A1; IT7827565A0; GB2004432B

Description

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2
"Statische I L-Speicherzelle mit vier Bipolartransistoren"

Hintergrund der Erfindung.

Die Erfindung bezieht sich auf Halbleiter-

2 speicher und insbesondere auf eine I L-Speicherzelle mit Transistoren, die sich zur Anwendung als Lese/Schreibespeicher mit wahlfreiem Zugriff (RAM) geringer Abmessungen e i gnet.

Nach dem heutigen Stand der I L-Technik

werden Transistoren in einer Speicherzelle mit wahlfreiem Zugriff mit derart geringen Abmessungen verwendet, dass dennoch Bipolaranordnungen erhalten werden können, deren Packungsdichte der von MOS-Speicheranordnungen nahe kommt. Der Schlüssel zu derartigen kompakten bipolaren Speicherzellen ist die Anwendung von Strominjektionstransistoren, die die üblichen Widerstandsbelastungen ersetzen und die invers betriebenen Flipfloptransistoren oder Transistoren mit oberliegendem Kollektor Strom zuführen. Eine kompakte bipolare Speicherzelle dieser Art wird in einem Aufsatz von Siegfried K.Wiedman und Horst H.Berger mit dem Titel "Superintegrated Memory Shares Functions on Diffused Islands" in "Electronics" vom 14. Februar 1972, S. 83-86 beschrieben.

Ein Nachteil der im vorgenannten Aufsatz beschriebenen Speicherzelle ist der, dass diese Zelle zwei Kopplungstx'ansistoren erfordert, um Zugriff zu der bistabilen oder Flipflopanordnung mit den zwei Paaren von

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I L-Transistoren zu gestatten. Es werden somit zwei Kopplungstransistoren, zwei Strominjektionstransistoren und zwei invers betriebene Flipfloptransistoren auf eine Gesamtzahl von sechs Transistoren benötigt. Ausserdem sind vier Leitungen zum Zugriff zu der Zelle, einschliesslieh der Speiseleitungen, erforderlich. Es ist also wünschenswert, sowohl die Anzahl von Transistoren als auch die Anzahl von Zugriffsleitungen herabzusetzen, um eine noch kleinere Zelle zu erhalten.

Ein anderer Nachteil der obengenannten Zelle ist der, dass es bei grossen Anordnungen mit z.B. einer Kapazität von ^K und höher möglich ist, Information in eine gewählte Zelle während der Auslesung von Information einzuschreiben. Diese abnormale Situation kann sich bei einer grossen Anordnung mit einer Vielzahl von Kopplungstransistoren, die die Speicherzelle mit den Lese/Schreibeleitungen koppeln, ergeben, weil die Kopplungstransistoren soviel Strom von den Lese/Schreibleitungen ziehen können, dass sich der Zustand der gewählten Zelle ändert. Diese Situation lässt sich am besten erklären, wenn man bedenkt, dass während der Auslesung die gewählte Zelle den Lese/· Schreibleitungen Strom liefert, während die nicht gewählten Zellen Strom von denselben Leitungen abführen. In einer kleineren Anordnung wird der von der gewählten Zelle ge— lieferte Strom in bezug auf den von den nicht gewählten Zellen abgenommenen Strom vorherrschend sein, aber in einer grösseren Anordnung wird der von den nicht gewählten Zellen abgenommene Strom in bezug auf den von der gewählten Zelle gelieferten Strom vorherrschend sein, wodurch sich der Zustand der gewählten Zelle ändert, was einem Einschreibvorgang entspricht.
Zusammenfassung der Erfindung.

Die Erfindung schafft eine bipolare Speicherzelle, bei der nur vier Bipolartransistoren und nur drei Zugrif fs leitungen verwendet Airerden. Ein Paar Strominjektionstransistoren wirkt als Stromquelle für ein Paar invers betriebener Flipfloptransistoren. Die zwei Strominjektionstraiisistorenwirken sowohl als Belasfrungs- als auch als

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Zugriffs- oder Kopplungsanordnungen, wodurch die zwei zusätzlichen Transistoren, die gewöhnlich zum Erhalten von
Zugriff erforderlich sind, entfallen können. Die Anzahl
Zugriffsleitungen ist auf drei herabgesetzt, dadurch, dass die Leitungen sowohl als Mittel zum Zuführen von Leistung zu der Zelle als auch als Mittel zum Einschreiben und zum Auslesen der Zelle verwendet werden.
Kurze Beschreibung der Zeichnung.

Fig. 1 zeigt ein Schaltbild einer Speicherzelle und Leseschaltung nach der Erfindung,

Fig. 2 ist eine schematische Darstellung der Ströme, die während des Bereitschaftszustandes (stand-by) einer Matrix von Speicherzelle nach der Erfindung zugeführt werden,

Fig. 3 ist eine schematische Darstellung der Ströme, die beim Einschreiben einer Matrix von Speicherzellen nach der Erfindung zugeführt werden,

Fig. k ist eine schematische Darstellung der Ströme, die beim Auslesen einer Matrix von Speicherzellen nach der Erfindung zugeführt werden,

Fig. 5 zeigt ein Schaltbild einer verbesserten Ausführungsform der Erfindung, bei der in einer Matrix von Speicherzellen Mittel zum Abgleichen der Leitungsströme, während des Bereitschaftszustandes und der Ausle sung angebracht sind,

Fig. 6 zeigt ein Schaltbild einer anderen
Schaltung zum Abgleichen der Leitungsströme während des
Bereitschaftszustandes und der Auslesung,

Fig. 7 zeigt in Draufsicht deji Aufbau der
Speicherzelle nach der Erfindung, und

Fig. 8 zeigt einen Schnitt längs der Linie
8-8 in Fig. 7.
Beschreibung der bevorzugten Ausführungsform.

Fig. 1 zeigt schematisch eine Schaltung einer bipolaren Speicherzelle 10 nach der Erfindung. Die Speicherzelle 10 enthält vier Transistoren 12, 14, 16 und 18 und
drei Zugriffsleitungen (nachstehend als Adressenleitungen bezeichnet)-20, 22, Zk. Eine vierte Leitung 26, die keine

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Adressenleitung ist, sondern vielmehr einen Teil der Ausgangsschaltung bildet, ist auch dargestellt und wird als Blindleitung bezeichnet.

Die zwei Leitungen 20, 22 sind die x-Adressenleitungen und die dritte Leitung 2k ist die y-Adressenleitung. In einer Matrixkonfiguration von Speicherzellen 10, die in k waagerechten Zeilen und ebenfalls k senkrechten Spalten angeordnet sind, wird also eine Anzahl k jeder der beiden x-Adressenleitungen 20, 22 waagerecht und wird eine gleiche Anzahl k y-Adressenleitungen 2k senkrecht verlaufen. Der Deutlichkeit halber wird in der nachstehenden Beschreibung ein Unterschied zwischen den zwei x-Adressenleitungen gemacht werden, dadurch, dass die Leitung 20 als die obere x-Adressenleitung und die Leitung 22 als die untere x-Adressenleitung bezeichnet wird.

Zwei Transistoren 12 und 14 wirken als Schaltoder Flipflopanordnungen, während die anderen zwei Transistoren 16 und 18 als Stromquellen, die den Schalttransistoren 12 und 14 Leistung liefern, und als die Zugriffs- oder Kupplungsmittel wirken, mit deren Hilfe digitale Information zwischen den Adressenleitungen 20, 22, 2k und den Schalttransistoren 12 und lh übertragen wird. Die Transistoren 16, 18 werden zur Vereinfachung der Beschreibung nachstehend als Quellentransistoren bezeichnet.

Die Emitter-Elektroden der zwei Schalt transistoren 12 und Ik liegen direkt an der unteren x-Adressenleitung 22, wodurch ein gemeinsamer Knotenpunkt erhalten wird. Die Kollektor-Elektroden und Bas is-Elektroden der Schalttransistoren 12 und 14 : sind kreuzweise an zwei weiteren Knotenpunkten 28 und 30 miteinander gekoppelt. Der Quellentransistor 16 ist mit der Basis des einen Schalttransistors 12 zwischen der y-Adressenleitung 2k und der unteren x-Adressenleitung 22 in Reihe und der andere Quellentransistor 18 ist mit. der Basis des anderen Schalttransistors 14 zwischen der oberen und der unteren x-Adressenleitung 20 bzw. 22 in Reihe geschaltet. Namentlich liegt die Basis-Elektrode des Quellentransistors 16 direkt an" der unteren x-Adressenleitung 22, liegt sein

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Emitter direkt an der y-Adressenleitung 2h und liegt sein Kollektor direkt an dem einen Knotenpunkt 30. Der andere Quellentransistor 18 liegt mit seiner Basis direkt an der unteren x-Adressenleitung 22, mit seinem Emitter direkt an der oberen .x-Adressenleitung 20 und mit seinem Kollektor direkt an dem anderen Knotenpunkt 28.

Ein -wichtiges Merkmal der Speicherzelle nach

der Erfindung ist, dass nur vier Transistoren und nur drei Adressenleitungen vorhanden sind. Dies wird dadurch erreicht, dass man die Quellentransistoren 16 und 18 mehrere Punktionen erfüllen lässt, wie bereits beschrieben wurde, und dass man die Adressenleitungen 20, 22 und 2k die mehrfachen Funktionen der Lieferung von Leistung an die Schalttransistoren 12 und Ik und der Anwendung als Mittel für Speicherzellenauswahl erfüllen lässt. Die-Speicherzelle benutzt eine Mindestanzahl an Leitungen, und zwar eine x-Adressenleitung und eine y-Adressenleitung, die bei jedem x-und y-Adressiervorgang zur Aenderung des Zustandes der Zelle· während eines Einschreibvorgangs verwendet werden können.' Eine Weise, in der dies erreicht wird, besteht darin, dass für die Ströme, die während eines Einschreibvorgangs den Speicherzellen einer Matrix zugeführt werden, ein derartiges Verhältnis gewählt wird, dass nur die ausgewählte Zelle eingeschrieben wird, ohne dass der Zustand einer der anderen Zellen gestört wird.

Für eine gute Zeilenauswahl ist es weiter notwendig, für einen definierten Bereich von Stromverstärlcungs- oder ρ-Werten zu sorgen, die auf die eingestellten Verhältnisse der Ströme zur Speisung der Zellen bezogen sind.

Das wichtigste Kriterium, das eingehalten werden muss, ist, dass das Verhältnis der Ströme an den x- und y-Adressenleitungen kleiner als der /3-Wert der Schalttransistoren an allen sich kreuzenden Paaren von Adressenleitungen, mit Ausnahme der zwei ausgewählten Leitungen, sein muss und dass an den zwei ausgewählten Leitungen das Verhältnis

diesel" Ströme grosser als /3 sein muss, um die ausgewählte Zelle zwangsweise in den gewünschten Zustand zu bringen, ohne dass der Zustand irgendeiner anderen nicht ausgewählten

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Zelle beeinflusst wird.
"Stand-by" (Bereitschaft).

Für ein gutes Verständnis der Wirkung der

Speicherzelle 10 wird zunächst angenommen, dass sich die Zelle 10 in dem Bereitschaftszustand befindet und dass von der oberen x-Adressenleitung 20 ein "Stand-by"-Quellenstrom I dem Quellentransistor 18 zugeführt und von der

y-Adressenleitung 24 her ein gleicher "Stand-by"-Quellenstrom I dem Quellentransistor 16 geliefert wird. Es wird s

angenommen, dass eine geeignete niedrige positive Spannung, die etwas höher als ein Bezugsspannungspegel V ,

XvJtLl!

typisch 100 bis 200 mV höher als der Bezugsspannungspegel ist, der unteren x-Adressenleitung 22 zugeführt wird.

Wenn nun der "Stand-by"-Quellenstrom ί- des Quellentran-

sistors 18 die Basis des Schalttransistors 14 erreicht, wird der ganze "stand-by"-Strom I des anderen Quellentransistors 16 zu dem Kollektor desselben Schalttransistors ik fliessen und wird kein Strom zu dem anderen Schalttransistor 12 fliessen. Der Transistor 14 wird leitend sein U3id der Transistor 12 wird gesperrt sein. Wenn dagegen der ganze "Stand-by"-Quellenstrom I des Quellentransistors die Basis des Schalttransistors 12 erreicht, wird der ganze "Stand-by"-Quellenstrom I des Quellentransistors 18 zu dem

Kollektor des Schalttransistors 12 fliessen und wird kein Strom zu dem Schalttransistor 14 fliessen. Der Transistor 12 wird nun leitend und der Transistor 14 wird gesperrt sein-.

Einschreiben.

Wenn der Schalttransistor lh leitend ist, kann er bis zu dem fo -fachen des "Stand-by"-Quellenstroms I in seiner Kollektorleitung ziehen, und wenn der andere Schalttransistor 12 leitend ist, kann er ebenfalls bis zu dem β -fachen des "Stand-by"-Quellenstroms I in seinem Kollektor siehen

In dieser Beschreibung ist der β -Wert oder

die effektive Stromverstärkung eines I L-Schalttransistors, kombiniert mit seinem Quellentransistor, die Stromverstärkung des npn-Schalttransistors, über seinem Kollektor ge-

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messen, während der laterale pnp-Quellentransistor mit seinem p-Gebiet, das von dem npn-Transistor getrennt ist, zu der epitaktischen Schicht kurzgeschlossen ist (npn-Emitter und pnp-Basis). Die Stromverstärkung des npn-Schalttransistors wird also infolge des Stromes, der in den lateralen pnp-Transistör injiziert wird, verkleinert. In dieser Beschreibung des Einschreibvorgangs wird angenommen, dass die Schalttransistoren 1.2. und 14 denselben A -Wert oder dieselbe effektive Stromverstärkung auf weisen.

Wenn nun der Schalttransistor 14 leitend ist

und nur /3χΙ in seiner Kollektor leitung ziehen kann, fs ·

wird, wenn ein Strom, der grosser als /3x1 ist, dem Kollektor des leitenden Schalttransistors Ik zugeführt wird, der Stromüberschuss zu der-Basis des anderen Schalttransistors 12 fliessen, wodurch dieser Transistor leitend wird, und endgültig wird der ganze Strom der Quellentransistoren 16 und 18 durch den Transistor 12 fliessen und wird kein Strom durch den Transistor 14 fliessen und wird letzterer sperren. Obenstehendes ist eine Beschreibung eines Einschreibvorgangs, bei dem z.B. eine "1" in die Speicherzelle dadurch eingeschrieben wird, dass der Transistor leitend gemacht und der Transistor 1k gesperrt wird. Die Speicherzelle 10 wurde dadurch eingeschrieben, dass dem dann leitenden Transistor 1^ mehr Strom zugeführt wurde als er verarbeiten kann, wodurch der Transistor 12 leitend werden konnte, was wieder zum Sperren des Transistors λΗ führte. In dieser Beschreibung wird angenommen, dass eine "1" in der Zelle gespeichert ist, wenn der Transistor leitend und der Transistor lh gesperrt ist.

Aus Obenstehendem geht hervor, dass eine ausgewählte Speicherzelle 10 dadurch eingeschrieben werden kann, dass ein Strom mit einem Wert I der oberen x-Adres-

senleitung 20 und ein Strom mit einem Wert grosser als Π x I der y-Adressenleitung 2k zugeführt wird. Wenn ein Strom mit einem Wert I jeder χ-Adressenleitung einer

Matrix und ein Strom mit einem Wert grosser als /3 χ I_c

-Adres s enle i tung

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"S

einer· ausgewählten y-Adressenleitung zugeführt werden würde,

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würde aber jede Zelle längs der ausgewählten y-Adressenleitung eingeschrieben werden. TTm zu verhindern, dass nicht ausgewählte Zellen eingeschrieben werden,während sie dennoch einen "Stand-by"-Quellenstrom mit einem Wert I von den x-Adressenleitungen empfangen, ist es erforderlich, den Strom der ausgewählten y-Adressenleitung auf einen Wert unter /^xI herabzusetzen, aber trotzdem einen y-Adressenstrom zuzuführen, der um einen Faktor η grosser als der "Stand-by"-Quellenstrom I ist. Geometrisch ausgedrückt: nl ^ /5 I , oder η ^A. Weiter muss, um eine bestimmte einzuschreibende Zelle auszuwählen, der Strom an der gewählten x-Adressenleitung um einen bestimmten Faktor herabgesetzt werden, um einen Schreibstrom an der ausgewählten y-Adressenleitung zu erhalten, der grosser als das & -fache des Stromes an der ausgewählten x-Adressenleitung ist. Gleich wie bei der ausgewählten y-Leitung kann sich der Strom an der ausgewählten x-Leitung mit einem Faktor m zu dem "Stand-by"-Strom vorhalten. In diesem Falle ist also —— / —— oder in <f ß. Wenn also nl der Einschreibstrom für die y-Adressenleitung und

der Einschreibstrom für die x-Adressenleitung ist, ist

I
nl -j- —^ /o ., und nm )>/3. Die die Beschränkungen, die η

und m auferlegt sind, dieselben sind, ist es eine Vereinfachung, η = m zu wählen, obwohl dies nicht notwendig ist. Fig. 2 stellt die Speisestromsituation an den x- und y—Adressenleitungen einer 4x4 Matrix während des Bereitschaftszustandes und Fig. 3 die Speisestromsituation an den x- und y-Adressenleitungen während eines Einschreib-Vorgangs dar. Der Spannungspegel V + an den Leitungen 22 gibt eine Spannung an, die etwas höher als der Bezugsspannungspegel Vp,™, z.B. 100 bis 200 mV höher, ist. Die Figuren zeigen eine Uebersicht des Obenbeschriebenen und sprechen für sich selbst. Es genügt, zu bemerken, dass während des Bereitschaftsbetriebes alle x-Adressenleitungen 20 und y-Adressenleitungen 24 etwa den gleichen "Stand-by"-Quellenstrom I an die Zellen der Matrix liefern. Beim Einschrei-

ben einer "1" liefert die ausgewählte x-Adressenleitung 20

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einen Schreibstrom — und liefert die ausgewählte y-Adressenleitung 24 einen Schreibstrom nl , während alle ni.cht ausgewählten x- und y-Adressenleitungen denselben "Standby" -Quellenstrom I liefern. Der Transistor 12 wird also

leitend werden, wie für die Speicherung einer logischen "1" erforderlich ist. Dagegen wird beim Einschreiben einer "0" die ausgewählte x-Adressenleitung 20 einen Schreibstrom pi liefern, wird die ausgewählte y-Adressenleitung

S JL

24 einen Schreibstrom liefern und werden alle nicht

ausgewählten x- und y-Adressenleitungen denselben "Standby" -Quellenstrom I liefern. In diesem Falle sind, wie

oben bei η und m, r und ρ derartige Faktoren, dass r ^ /5 und ρ ^ β , während rp ^ /3 · Der Transistor 14 wird dann leitend werden, wie für die Speicherung einer logischen "0" erforderlich ist. Die folgenden Ungleichheiten sprechen für sich selbst:

s
'm

so dass nm

'nl

so dass η < h

¹S

so dass τηζ^ΐΛ
Auf ähnliche Weise gilt:

so dass pr

so dass ρ < P

so dass r 4. ß

Da die Ungleichheiten ähnlich sind, kann derselbe Faktor für alle Einschreibvorgänge verwendet werden, indem η = m = ρ = r gewählt wird. Die Ungleichheiten für einen richtigen Einschreibvorgang werden dann;

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2
η yft und n

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Auslesen.

Der AusIesevorgang wird nun an Hand der Fig. 4 beschrieben. Zum Auslesen in der Speicherzelle 10 der Matrix gespeicherter Information wird jeder der y-Adressenleitungen 24 ein "Stand-by"-Quellenstrom I zugeführt, der gleich dem in dem "Stand-by"-Zustand ist. Die Aenderungen in bezug auf den "Stand-by"-Zustand sind folgende: aer Spannungspegel V_R^„-:- der ausgewählten unteren x-Adressenleitung wird um 100 bis 200 mV auf den Spannungspegel V „ herabgesetzt; die ausgewählte obere x-Adressenleitung empfängt einen grösseren Strom I . und die nicht ausgewählten oberen x-Adressenleitungen empfangen kleinere Ströme I¹ . Diese Ströme sind derart gewählt, dass die Speiseströme für die Zellen nahezu im Gleichgewicht bleiben. Im allgemeinen muss für ein brauchbares Auslesesignal Ι_ΐ51ΓΛΓ1 grosser als die Summe aller Ströme I¹ sein. Die

exakten Wer.te hängen von der Spannungsherabsetzung ab, die an der ausgewählten unteren x-Adressenleitung stattfindet. 7,0 Wenn die ausgewählte untere x-Adressenleitung 22 zunächst 100 bis 200 mV über einem Bezugsspannungspegel Y gehal-

χν£/1ί

ten wurde j wird diese Spannung nun auf den Bezugsspannungspegel V_„„ herabgesetzt. Wenn z.B. der Bezugsspannungspegel V—p-, 1 V beträgt, würde der Pegel an der ausgewählten unteren x-Adressenleitung auf 1 V herabgesetzt werden, während alle nicht ausgewählten unteren x-Adressenleitungen auf dem höheren Potential von 1,1 bis 1,2 V bleiben würden. Die genannten Spannungswerte sind nur beispielsweise und zur Illustrierung gegeben. Obgleich andere absolute Spannungswerte angewandt werden können, wird der Spannungsunter schied für eine optimale Wirkung gewöhnlich im Bereich von 100 - 200 mV liegen.

Wenn die Spannung der ausgewählten unteren x-Adressenleitung 22 um den gegebenen Wert herabgesetzt wi:rd wird dadurch jede Zelle 10 beeinflusst, die an diese Leitung 22 angeschlossen ist: Der Quellentransistor 16 jeder Zelle 10, die an die ausgewählte Leitung22 angeschlossen ist, liegt mit seiner Basis an der unteren x-Adressenleitung

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und wenn die Basisspannung herabgesetzt wird, wird die Emitterspannung ebenfalls um etwa den gleichen Wert herabgesetzt werden. Alle Quellentransistoren 16, die an die ausgewählte untere x-Adressenleitung 22 angeschlossen sind, werden mehr Strom von den y-Adressenleitungen 24 als die anderen Quellentransistoren 16 ziehen. Eine Herabsetzung der Spannung an der unteren x-Adressenleitung um 100 bis 200 mV wird gewährleisten, dass der gewählte Quellentransistor 16 längs einer bestimmten y-Adressenleitung 2k mehr als 50 °/o des von dieser Leitung 2k gelieferten Stromes ziehen wird.

Nun muss der Leitungszustand des Schalttransistors 14 in einer ausgewählten Zelle 10 detektiert werden. Dies kann dadurch erfolgen, dass eine bestimmte y-Adressenleitung 2k gewählt wird, um die Aenderung des Leitungszustandes des Quellentransistors 16 bei Beeinflussung desselben durch den Zustand des Schalttransistors 14 zu .bestimmen. Wenn der Schalttransistor 1 k leitend ist, ist die Spannung zwischen der ausgewählten unteren x-Adressenleitung 22 und der ausgewählten y-Adressenleitung 2k, d.h. die Emitter-Basis-Diodenspannung des Quellentransistors 16, niedriger als wenn der Schalttransistor gesperrt ist. Dieser Spannungsunterschied kann aber nur einen kleinen Prozentsatz der Emitter-Basis--Diodenspannung des Quellentransistors 16 betragen und kann schwer detektierbar sein.

Statt die Emitter-Basis-Diodenspannung des

Quellentransistors 16 zu detektieren, ist es daher zu bevorzugen, die Spannung zwischen der ausgewählten y-Adressenleitung 2k und einer Blindleitung 26 zu vergleichen. Die Blindleitung 26 ist an einen Blindtransistor 32 angeschlossen, der der Wirkung des Quellentransistors 16 nachahmt, wenn der Schalttransistor 14 leitend ist. Mit anderen Worten: Dieser Transistor ahmt dem Quellentransistor 16 nach, wenn der Kollektor und die Basis kurzgeschlossen sind.. Der Blindtransistor - 32 ist also mit seinem Emitter an die Blindleitung 26 angeschlossen, während seine Basis und sein Kollektor zusammen an die untere x-Adressenleitung

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angeschlossen sind. Der Spannungsunterschied "zwischen der y-Adressenleitung 24 und der Blindleitung 26 wird nun ein schnelles Auslesen ermöglichen. Ein Differenzverstärker 34, der über der y-Adressenleitung 24 und der Blindleitung

S 26 angeordnet ist, bildet ein geeignetes Mittel zum Auslesen der Information an der Ausgangsklemme 36.

Fig. 4 zeigt die Matrix von Speicherzellen 10 und den Zustand an den Leitungen beim Auslesen. Die Blindleittag 26 ist auf einer Seite der Matrix dargestellt und ist mit jeder der unteren x-Adressenleitungen 22 gekoppelt. Jede der y-Adressenleitungen 24 kann mit einem gesonderten Differenzverstärker 34 für gleichzeitige Auslesung gekoppelt sein, wie angegeben, oder all diese Leitungen können für selektive Auslesung verschachtelt an einen einzigen Differenzverstärker 34 angeschlossen werden.

Da beim Auslesen der grösste Teil des Stromes in der y-Adressenleitung den Zellen an der ausgewählten x— Adressenleitung 22 zugeführt wird, müssen die Ströme an der x—Adressenleitung derart eingestellt werden, dass keine Zelle infolge des Ungleichgewichts der Ströme eingeschrieben wird. Nun wird eine Schaltung beschrieben, die den Strom zu der x-Adresseiilei fcung 20 automatisch wiederverteilt. Fig. 5 zeigt eine gemeinsame Stromquelle 38 für die x-Adressen leitungen, die parallel Strom jedem der Emitter einer Anzahl von Trenntrans is toi en 40, und zwar einer für jedes Paar x-Adressenleitungen 20, 22, zuführt. Der Kollektor jedes Trenntransistors 40 ist an die betreffende obere x-Adressenleitung 20 angeschlossen und die Basis liegt über eine konstante GIeichspannungsquelle 39 an der unteren x-Adressenleitung 22. Dadurch wird auf die gleiche Weise wie der Quellentransistor 16, der an die y-Adressenleitung 24 angeschlossen ist, mehr Strom zieht, wenn die Spannung an der ausgewählten unteren x-Adressenleitung 22 herabgesetzt wird, der Trenntransistor 40 mehr Strom von der gemeinsamen Stromquelle 38 zu der ausgewählten oberen x-Adressenleitung 20 und zu .dem daran angeschlossenen Quellentransistor 18 ableiten, und daher werden die Ströme in der Nähe der Quellentransistoren 16 und 18 einer ausgewählten

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Zelle 10 im Gleichgewicht sein. Es versteht sich, dass die Schaltung nach Fig. 5 _entkoppelt wird und ihre Wirkung ändert, i-:enn diese x-Adr es senleitung 20 für· einen Einschreibvorgang ausgewählt wird. Die Quelle 39 kann jede Spannung gleich oder grosser als O aufweisen. Wahrscheinlich kann diese Spannung am-besten auf 0,2 V oder höher eingestellt werden, wodurch eine weitgehende Sättigung der Trenntransistoren 40 vermieden wird.

Um diese Stromteilfunktion zu erzielen, sind viele Schaltungen möglich. Fig. 6 zeigt eine einfache Schaltung, die dieselbe Funktion wie die in Fig. 5 erfüllt. Dabei wird der pnp-Transistor kO durch den zusammengesetzten pnp-Transistor ersetzt, der aus den Transistoren 6k und 66 besteht. Die Spannungsquelle 39 wird durch Anwendung zweier Dioden 68 und 70 in Reihe mit der Basis des Transistors 66 zusammen mit einem Widerstand 72 erhalten, der zwischen, der Basis des Transistors und einer Spannungsquelle "V mit einem höheren Potential (z.B. 5 V Speisung)

CC

angeordnet ist. Solange der Widerstand 72 derart gewählt wird, dass I stets viel grosser als I₁-. ist, wird eine K ±5

verhältnismässig konstante Spannung über den zwei Dioden stehen und wird der Effekt einer Spannungsquelle erreicht.

Die nachstehende Tabelle gibt ein Beispiel möglicher Betriebsbedingungen für eine 6k χ 6k- oder k-Konfiguration. Die Ströme werden sowohl als Gesamtlei tungs ströme als auch als Quellenstrom pro Zelle gegeben.

TABELLE '

Mögliche Betriebsbedingungen für eine 4K-Anordnung.

Leitung Auslesen Schreiben -"Stand-by"

(Transistor 14 leitend)

^x /—'1,53 mA 4,57,uA ' 32 ,uA

(obere) 0, Ο7ί4 ,uA/Zelle 0,5/uA/Zelle

X 1-,OV, 1,1V ■ 1,1 .V

(untere)

Y 32yuA 224 ,uA - 32 ,uA

Schreib- 3,5^uA/Zelle 0,5/uA/Zelle

detektor ' '

Aus der obenstehenden Tabelle geht hervor, dass jeder der Schalttransistoren 12 und 14^:einen ß, -Wert

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aufweisen muss, der im Bereich von 7 K fl \ 49 für das gerade beschriebene Beispiel liegt.

Andere Bereiche für /3 können durch Aenderung der Schreibströme verwendet werden. ¥enn z.B. die Schreibströme derart gewählt werden, dass der y-Schreibstrom das Fünffache des Bereitschaftsstroms beträgt und der x-Schreibstrora gleich dem 1/5-fachen des Bereitschaftsstroms ist, wenn der Transistor 14 in den leitenden Zustand gesteuert wird, wird für /3 ein Bereich von 5 ^ β^ 25 akzeptabel sein. Die Parameter der Anordnung können sich also über einen grossen Bereich ändern.

Figuren 7 und 8 zeigen einen typischen Auf-bau für die Speicherzelle 10. In einem Substrat 4i vom p-Typ sind die unteren x-Adressenleitungen 22 mit Hilfe vergrabener diffundierter n+-Gebiete 22a angebracht, die voneinander getrennt sind. Die Breite der vergrabenen Gebiete 22a erstreckt sich über zwei Zellen 10.

Direkt über den vergrabenen Gebieten 22a befindet sich ein epitaktische Schicht oder ein epitaktisches Gebiet 42 vom n-Typ, in der (dem) Oxidtrenngebiete 44 angebracht werden können. Die Oxidtrenngebiete 44 erstrecken sich über eine derartige Tiefe in der epitaktischen Schicht 42, dass sie mit den lateralen Enden der vergrabenen Gebiete 22a in Berührung geraten. Zwei p+-Gebiete 46 und sind auf Abstand voneinander innerhalb des n-Gebietes 42 angebracht, um mit diesem zwei pn-üebergänge zu bilden. Ein n+-Gebiet ^O innerhalb des p+-Gebietes 48 bilder mit diesem einen pn-Uebergang. Die p+-, n-, p+-Gebiete 46, und 48 bilden die Emitter-, Basis- bzw. Kollektorelemente eines lateralen pnp-Transistors, der den Quellentransistor 16 bildet, und die n-, p+-, n+-Gebiete 42, 48 und 50 bilden die Emitter-, Basis- bzw. Kollektorelemente eines vertikalen npn-Transistors, der den Schalttransistor 12 bildet. Wie angegeben ist, wirkt der Uebergang zwischen den Gebieten 42 und 48 sowohl als der Basis-Kollektor-Öebergang des Quellentransistors 16 als auch als der Emitter-Basis -Uebergang des Transistors 12.

Ein nn—Gebiet 52 innerhalb des n-Gebietes 42,

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das sich zwischen den lateralen Enden des vergrabenen Gebietes 22a befindet und sich bis zu der Oberfläche der epitaktischen Schicht 42 erstreckt, dient als Oberflächenkontakt für die vergrabene Diffusion 22a, die die untere x-Adressenleitung 22 bildet. Zwei Oxidisoliergebiete 54, die zu beiden Seiten des n-Gebietes 52 liegen und sich bis zu dem vergrabenen Gebiet 22a erstrecken, sichern die Trennung zwischen den Transistoren 12 und 16 auf ihrer einen Seite und dem anderen Transistorenpaar 14, 18 der folgenden Zelle 10 auf ihrer anderen Seite. Yie aus Fig. 8 ersichtlich ist, wird das andere Transistorenpaar 14, der folgenden Zelle 10 auf ähnliche Weise wie die Transistoren 12 und 16 gebildet.So bilden ein p+-Gebiet 74a, ein η-Gebiet 42a und ein p+-Gebiet 62a den Emitter, die Basis bzw. den Kollektor des pnp-Quellentransistors 18 und ein η-Gebiet 42a, ein p+-Gebiet 62a und ein n+-Gebiet 60a den . Emitter, die Basis bzw. den Kollektor des npn-Schalttransistor 14.

Es sei bemerkt, dass in der vorliegenden An-

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meldung, wie bei anderen I L-Schaltungen, der npn-Kollektor durch das n+—Oberflächengebiet 50 oder 6o gebildet wird.

Fig. 7 zeigt in Draufsicht, wie die vier Transistoren 12, 14, 16 und 18 zu einer einzigen Zelle zusammengebaut werden können. Die zwei Schalttransistoren 12 und 14 befinden sich nebeneinander, wobei die zwei Quellentransistoren 16 und 18 in der Nähe der einander diagonal gegenüber liegenden Enden der Schalttransistoren 12 und angebracht sind. Die Schalttransistoren 12 und 14 sind derart angebracht, dass sie in senkrechtem Schnitt das umgekehrte Bild eines des anderen bilden; dies zu Vereinfachung der Querverbindungen zwischen den Kollektor-Elektroden und den Basis-Elektroden. So verbindet ein Leiter 56 die Basis 48 des Transistors 12 mit dem Kollektor 60 des Transistors 14 und ein anderer Leiter 58 den Kollektor 50 des Transistors 12 mit der Basis 62 des Transistors 14. In der daneben dargestellten Zelle verbindet ein Leiter 56a ebenfalls die Basis 48a des Transistors 12 mit dem Kollektor 60a des Transistors 14 und ein Leiter 5?a den KoI-

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lektor 50a des Transistors 12 mit der Basis 62 a des Transistors 14.

Die y-Adressenleitungen 24 sind mit den Emittergebieten 46 des einen Quellentransistors 16 und die oberen x-Adressenleituiigen 20 mit den Emittergebieten 74 des anderen Quellentransistors 18 verbunden.

Verschiedene andere -Konfigurationen können

zur Verwirklichung derselben elektrischen Schaltung angewandt werden. Sogar kann der Vorgang derart abgeändert werden, dass die Schaltung mit Hilfe eines Trenndiffusions Verfahrens oder mit einer epitaktischen p-Schicht verwirklicht werden kann. Die Schaltung könnte sogar mit vertikalen pnp-Schalttransistoren und lateralen npn-Quellentransistoren dadurch verwirklicht werden, dass alle p— und η-Schichten umgekehrt werden und die Polarität sämtlicher Spannungs- und Stromquellen umgekehrt wird. Die Wirkung würde dann im wesentlichen der obenbeschriebenen ¥irkung gleich bleiben.

Ausserdem ist es möglich, die Speicherzelle nach der Erfindung mit Hilfe von Stromquelle an der unteren x-Adressenleitung und Spannungsquellen an der y-Adressenleitung und der oberen x-Adressenleitung wirken zu lassen. Die Einschreibprinzipien bleiben unverändert, aber die Spannungen müssten geändert werden, um den Stromunterschied zu erhalten, der für das Einschreiben der ausgewählten Zelle notwendig ist. Bei einem derartigen Verfahren könnte es zweckmässig sein, mehr oder weniger Strom den oberen x-Adressenleitungen zuzuführen als während des Bereitschaf fs zustande s den y-Adressenleitungen zugeführt wird, damit ein schneller und leichter Auslesezyklus erhalten wird. Ein sehr kleiner Spannungsunterschied an den Adressenleitungen kann eine grosse Stromänderung herbeiführen, so dass Stromunterschiede also leicht erhalten werden. Ebenso könnte das Auslesen dadurch erfolgen, dass ein grosser Stromunterschied( 10 bis 50 ^c/o) detektiert wird, was möglich ist, wenn die.Spannungen an der ausgewählten y-Adressenleitung und an der Blindleitung y einander.gleich gehalten werden.

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Kurz gesagt wird eine Halbleiterspeicherzelle

beschrieben, die weniger Elemente als die meisten statischen Zellen enthält,.und die Elemente sind derart zusammengebaut, dass ein Entwurf erhalten wird, der zu äusserst geringen Abmessungen führen kann. Die Anzahl von Einzelteilen und Leitungen kann im Vergleich zu anderen Zellen dadurch herabgesetzt werden, dass Funktionen bestimmter Einzelteile kombiniert werden.Die Transistorbelastungsanordnungen werden zugleich als Informationskopplungsanordnungen verwendet. Ebenso werden die Wählleitungen für die Speisung, gleich wie für das Einschreiben und Auslesen der Zelle, verwendet. Dadurch wird die Anzahl pro Zelle benötigter Leitungen herabgesetzt. Dies führt zu einer

Speicherzelle, die eine Oberfläche von weniger als 1mm beanspruchen kann, wobei genormte photοlithographische Techniken verwendet werden und eine Abweichung von 2/um zulässig ist. Dadurch werden kK- und 16li-RAM-Speicher schon in sehr naher Zukunft herstellbar sein.

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Claims

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PATENTANSPRÜCHE:

Speicherzelle, gekennzeichnet durch

a) erste, zweite und dritte Adressenleitungen,

b) erste und zweite Schalttransistoren mit je Basis-, Emitter-, und Kollektoranschlüssen, wobei ihre Basisan-Schlüsse kreuzweise mit ihren Kollektoranschlüssen zum Erhalten erster und zweiter Knotenpunkte gekoppelt und ihre Emitter an die genannte erste Adresseiileitung angeschlossen sind,

c) einen ersten Quellentransistor mit Basis-, Emitter- und Kollektoranschlüsseri, dessen Bas is anschluss an der genannten, ersten Adressenleitung, dessen Emitteranschluss an der genannten zweiten Adressenleitung und dessen Kollektoranschluss an dem genannten ersten Knotenpunkt liegt, und

d) einen zweiten Quellentransistor mit Basis-, Emitter- und Kollektoranschlüssen, dessen Basisanschluss an der genannten ersten Adressenleitung, dessen Emitteranschluss an der genannten dritten Adressenleitung und dessen Kollektoranschluss an dem genannten zweiten Knotenpunkt liegt.
2. Speicherzelle nach Anspruch 1, dadurch ge-

kennzeichnet, dass sie weiter eine Blindleitung und Mittel enthält, die zwischen der genannten Blindleitung und den genannten ersten und zweiten Adressenleitungen angebracht sind und dazu dienen, den Zustand der genannten Speicherzelle zu detektieren.
3· · Speicherzelle nach Anspruch 2, dadurch ge-

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kennzeichnet, dass die genannten Detektionsmittel einen Blindtransistor mit Basis-, Emitter- und Kollektoranschlüsser. enthalten, dessen Basis- und Kollektoranschlüsse an der genannten ersten Adressenleitung liegen und dessen Emitteranschluss an der genannten Blindleitung liegt, während die genannten Detektionsmittel weiter einen Differenzverstärker enthalten, der zwischen der genannten dritten Adressenleitung und der genannten Blindleitung angeordnet ist.

h. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die genannten Schalttransistoren von einem ersten Leitungstyp und die genannten Quellentransistorenvon einem zweiten dem ersten entgegengesetzten Leitungstyp s ind.

5. Speicher, gekennzeichnet durch:

a) eine Anzahl von Paaren von Adressenleitungen, die sich in einer bestimmten Richtung erstrecken, wobei jedes Adressenlei.tungenpaar eine erste Adressenleitung und eine zweite Adressenleitung umfasst,

b) eine gleiche Anzahl dritter Adressenleitungen, und zwar eine für jedes der genannten Adressenleitungenpaare, wobei sich diese dritten Adressenleitungen in einer Richtung quer zu der genannten bestimmten Richtung erstrecken, und wobei sie mit den genannten Adressenleitungenpaaren eine Anzahl Adressenleitungsgruppen bilden, von denen jede Gruppe eine der genannten ersten, zweiten und dritten Adressenleitungen umfasst,

c) eine Anzahl von Speicherzellen, die nebeneinander angeordnet und mit der genannten Adressenleitungsgruppe verbunden sind, wobei eine Speicherzelle für jede der genannten Adressenleitungsgruppen vorhanden ist, und wobei jede Speicherzelle an jeweils eine andere Adressen eitungsgruppe angeschlossen ist, während jede der genannten Speicherzellen enthält:

1) einen ersten und einen zweiten Schalttransistor mit je Basis-, Emitter- und Kollektoranschlüssen, deren Basisanschlüsse kreuzweise mit ihren Kollektoranschlüssen zur Bildung erster und weiter Knotenpunkte gekoppelt und deren

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Emitteranschlüsse an eine der genannten ersten"Adressenleitungen angeschlossen sind,

2) einen ersten Quellentransistor mit Basis-, Emitter- und Kollektoranschlüssen, dessen Basisanschluss an der genannten einen ersten Adressenleitung, dessen Emitteranschluss an einer der genannten zweiten Adressenleitungen und dessen Kollektoranschluss an dem genannten ersten. Knotenpunkt liegt, und
3) einen zweiten Quellentransistor mit Basis-, Emitter- und Kollektoranschlüssen, dessen Basisanschluss an der genannten einen ersten Adressenleitung, dessen Emitteranschluss an der genannten einen dritten Adressenleitung und dessen Kollektoranschluss an dem genannten zweiten Knotenpunkt liegt.

6. Speicher nach Anspruch 5> dadurch gekennzeichnet, dass er weiter Mittel zum Zuführen von Schreibsignalen zu einer gewählten Leitung jeder der genannten zweiten und dritten Adressenleitungen enthält.
7· Speicher nach Anspruch 6, dadurch gekennzeich-

net dass er weiter Mittel zum selektiven Zuführen eines Auslesesignals zu jeder der genannten ersten Adressenleitungen und Mittel enthält, die zwischen den genannten ersten, zweiten und dritten Adressenleitungen gekoppelt sind, um selektiv den respektiven Zustand jeder der genannten Speicherzelle zu detektieren.

8. Speicher nach Anspruch 5j dadurch gekennzeichnet, dass er weiter Mittel zum Zuführen von "Stand-by"-Strom I zu allen genannten zweiten und dritten Adressenleitungen ausgenommen zu einer gewählten Leitung der genannten zweiten Adressenleitungen und einer gewählten Leitung der genannten dritten Adressenleitungen, Mittel zum Zuführen eines Schreibstroms I /m zu der genannten gewählten zweiten

- S

Adressenleitung und Mittel zum Zuführen eines Schreibstroms nl zu der genannten gewählten dritten Adressenleitung enthält, wobei m und η grosser als 1 und kleiner als die effektive Stromverstärkung β jedes der genannten Schalttransistoren sind, und wobei mn ^ β .
9· Speicher nach Anspruch 5j dadurch gekennzeich-

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net, dass er weiter Mittel enthält, mit deren Hilfe eine gewählte Zelle dadurch eingeschrieben wird, dass Strom den genannten zweiten und dritten Adressenleitungen zugeführt wird, derart, dass das Verhältnis der den genannten zweiten und dritten dressenleitungen zugeführten Ströme kleiner als die effektive Stromverstärkung ρ der Schalttransistoren an allen sich kreuzenden Paaren von Adressenleitungen mit Ausnahme der zwei gewählten Adressenleitungen, ist, und derart, dass an den zwei gewählten Adressenleitungen das Stromverhältnis grosser als die effektive Stromverstärkung /3 ist.

10. Speicher nach Anspruch 9> dadurch gekennzeichnet dass er weiter eine Blindleitung und Mittel enthält, die zwischen der genannten Blindleitung und den genannten ersten und zweiten Adressenleitungen angeordnet sind und dazu dienen, den Zustand der betreffenden-Speicherzellen zu detektieren.

11. Speicher nach Anspruch 10, dadurch gekennzeichnet, dass er weiter Mittel enthält, mit deren Hilfe selektiv ein Potential an jede der genannten ersten Adressenleitungen während eines AusIeseVorgangs angelegt wird, das von einem daran beim Einschreiben angelegten Potential verschieden ist, in der Weise, dass alle Quellentransistoren der Speicherzellen, die an eine gewählte erste Adressenleitung angeschlossen sind, mehr Strom von den dritten Adressenleitungen im Vergleich zu den verbleibenden Quellentransistoren ziehen werden, wodurch eine Anzeige über den Zustand der gewählten Speicherzellen erhalten wird.

12. Speicherzelle, gekennzeichnet durch:

a) nicht mehr als drei Adressenleitungen und

b) nicht mehr als vier Transistoren, die zwischen den genannten Adressenleitungen angeordnet sind, um eine bistabile Anordnung zu erhalten,in der Information gespeichert werden kann, die von den genannten Adressenleitungen während eines Einschreibvorgangs empfangen wird, und die die genannte Information an die genannten Adressenleitungen während eines AusIeseVorgangs weiterleiten kann, wobei zwei

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der genannten Transistoren miteinander an drei Knotenpunkten zur Bildung eines Flipflops verbunden sind, wobei ein dritter Transistor unmittelbar zwischen einer ersten und einer zweiten der genannten Adressenleitungen und einem ersten Knotenpunkt angeschlossen ist, und wobei ein vierter Transistor zwischen der genannten ersten Adressenleitung, einer dritten Adiessenleitüng und einem zweiten Knotenpunkt mit der genannten ersten Adressenleitung verbunden ist.

13. Speicherzelle, gekennzeichnet durch:

a) nicht mehr als drei Adressenleitungen und

b) nicht mehr als vier Transistoren, die zwischen den genannten Adressenleitungen angeschlossen sind, um eine bistabile Anordnung zu bilden, in der Information, die von den genannten Adressenleitungen empfangen wird, während eines Einschreibvorgangs gespeichert werden kann, wobei diese Information auf die genannten Adressenleitungen während eines Auslesevorgangs übertragen werden kann, wobei zwei der genannten Transistoren an drei Knotenpunkten zur Bildung eines Flipflops miteinander verbunden sind, wobei ein dritter Transistor in Reihe mit dem genannten zweiten Transistor zwischen zwei der genannten Adressenleitungen angeordnet ist, und wobei ein vierter Transistor in Reihe mit dem genannten ersten Transistor zwischen zwei anderen der genannten Adressenleitungen angeordnet ist, die mit dem genannten einen Paar eine gemeinsame Adressenleitung haben.

14. Speicherzelle, gekennzeichnet durch:

a) erste und zweite Adressenleitungen,

b) eine gemeinsame Leitung, und

c) eine bistabile Anordnung, die zwischen den genannten Leitungen angeschlossen ist, wobei die genannte bistabile Anordnung enthält:

1) erste und zweite Transistoren, deren betreffende Basis-Elektroden kreuzweise mit ihren Kollektor-Elektroden zur Bildung zweier Knotenpunkte gekoppelt und deren Emitter direkt an die genannte gemeinsame Leitung angeschlossen sind, -

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2)· einen dritten Transistor, dessen Emitter unmittelbar an die genannte erste Adressenleitung, dessen Basis unmittelbar an die genannte gemeinsame Leitung und dessen Kollektor unmittelbar an einen der genannten Knotenpunkte angeschlossen ist, und

3) einen vierten Transistor, dessen Emitter unmittelbar an die genannte zweite Adressenleitung, dessen Basis unmittelbar an die genannte gemeinsame Leitung und dessen Kollektor unmittelbar an den anderem der genannten Knotenpunkte angeschlossen ist.

15· Speicherzelle nach Anspruch 5> dadurch gekennzeichnet, dass sie weiter Mittel zum Zuführen von "Standby"-Strom I zu allen genannten zweiten und dritten Adres-

senleitungen, mit Ausnahme einer gewählten Leitung der genannten zweiten Adressenleitungen und einer gewählten Leitung der genannten dritten Adressenleitungen, Mittel zum Zuführen eines· Schreibstroms I /m zu der genannten gewählten dritten Adressenleitung und Mittel zum Zuführen eines Schreibstroms nl zu der genannten gewählten zweiten

Adressenleitung enthält, wobei in und η grosser als 1 und kleiner als die effektive Stromverstärkung /i jedes der genannten Schalttransistoren sind, und wobei mn ^Zh ist.

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