DE2730373A1

DE2730373A1 - Integrierte halbleiter-logikschaltung

Info

Publication number: DE2730373A1
Application number: DE19772730373
Authority: DE
Inventors: Shizuoka Hamamatsu; Yasunori Mochida; Jun-Ichi Nishizawa; Terumoto Nonaka; Takashi Yoshida
Original assignee: Nippon Gakki Co Ltd
Current assignee: Yamaha Corp
Priority date: 1976-07-05
Filing date: 1977-07-05
Publication date: 1978-01-19
Also published as: FR2358025B1; FR2358025A1; DE2730373C2; GB1580471A; JPS535585A; JPS608628B2; US4700213A; CA1118531A; NL7707382A

Description

Die Erfindung bezieht sich auf eine integrierte Halbleiter-Logikschaltung, und zwar insbesondere auf eine monolithische integrierte Halbleiterschaltung der MTL-Bauart (MTL - Merged Transistor Logic).

Konventionellerweise ist eine MTL-Schaltung eine monolithische Halbleiterschaltung, welche folgendes aufweist: Invertertransistoren, deren liingangsklemmen und Ausgangsklemmen jeweils in logischer Weise derart verbunden sind, daß sie die erforderlichen logischen Operationen durchführen und eine Vielzahl von Injektions- oder Injektor-Transistoren zum Injizieren von Ladungsträgern in die Invertertransistoren (vgl..beispielsweise US-PS 3 736 477). hin derartiger MTL-Kreis erreicht eine hohe Packungsdichte und einen geringen Leistungsverbrauch. Ua jedoch sowohl die Inverter- als auch die Injektions-Transistoren der bekannten MTL-Schaltungen mit bipolaren Transistoren gebildet werden, so verbleiben zahlreiche Probleme, die der Lösung harren, und zwar hinsichtlich der Schaltgeschwindigkeit, des Leistungsverlustes, der Taktsteuerung (clocking) usw. bei den üblichen MTL-Schaltungen. Die übliche MTL-Schaltung wird weiter unten unter Bezugnahme auf die Fig. 1 und 2 beschrieben.

Fig. 1 zeigt ein Beispiel der üblichen MTL-Schaltung, die oftmals 3ls I²L-Schaltung bezeichnet wird. Invertertransistoren

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(manchmal auch als Treiber-Transistoren bezeichnet) Q,-, Q ,^ ^un(* Q., werden durch bipolare npn-Transistoren gebildet, wobei jeder der drei Transistoren drei Kollektoren (als Logikausgänge) und eine Basis (als ein Logikeingang) aufweist, und zwar jeweils verbunden mit vorbestimmten darauffolgenden Stufen und einer nachfolgenden Stufe. In der Tat wird eine WIRED-UND-Logik der Kollektoren von jeweils der Vielzahl der Invertertransistoren in den vorangehenden Stufen vorgesehen und an die Basis des Invertertransistors der folgenden Stufe geliefert. Injektortransistoren Qj₁. Q'2» ··· werden mit pnp-Bipolartransistoren gebildet, deren Kollektoren C mit den entsprechenden Basen B der Invertertransistoren Qj2» Qi7i ··· verbunden sind. Die Injektortransistoren Q^₁, Qj?» ··· gehören zur pnp-Bauart, während die Invertertransistoren Q,., Qj2» ··· ^zur npn-Bauart gehören. Die Kollektorzonen oder Kollektorregionen der Injektortransistoren Qj₁, Qi?» ··· bilden ebenfalls oder sind vereinigt (merged) mit den Basiszonen der jeweiligen Invertertransistoren Qj₂* Q^n» '**» ^unc* ^*^{e Bas}^^s" zonen der Injektortransistoren Qj₁, Q-t» ··· bilden ebenfalls oder sind vereinigt mit den Emitterzonen der jeweiligen Invertertransistoren Qj2» QiT Daher dient die Basis-Kollektor-Junction

(Sperrschicht) eines Injektortransistors auch als die Emitter-Basis-Junction (Sperrschicht) eines Invertertransistors. Die Injektortransistoren Qi₁, Q-7» ··· sind mi* gemeinsamer Basis (Basis geerdet) geschaltet ist, so daß sie als Konstantstromquellen arbeiten oder spezieller als Ladungsträgerversorgungen.

Wenn beispielsweise eine positive Spannung an die Injektionselektrode (Emitterelektrode) I des pnp-Injektortransistors Q.-angelegt wird, während der npn-Invertertransistor Q_dj (der vorausgehenden Stufe) abgeschaltet ist, so werden Ladungsträger (positive Löcher) vom Emitter I in die Basis B injiziert und zum Kollektor C des pnp-Injektortransistors Q.. extrahiert und sodann in die Basis B des npn-Invertertransistors Q,₂ eingegeben, um dadurch den Basistrom fließen zu lassen und den Invertertransistor Qj2 einzuschalten. Wenn darauf der Treibertransistor Qj₁ eingeschaltet wird, so werden die vom Injektortransistor Q_A1

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injizierten Träger absorbiert, und zwar im eingeschalteten Invertertransistor Q,- der vorausgehenden Stufe und der Invertertransistor Q,2 wird nunmehr ausgeschaltet. Ähnliche Operationen werden in den darauffolgenden Stufen erreicht. Die Zeitsteuerung oder das Clocking dieser I L-Schaltung wird im allgemeinen durch das Anlegen von Clockimpulses an die Injektionselektroden I der Injektortransistoren Q·., Q-?' *·* durchgeführt.

Bei einer derartigen konventionellen I L-Schaltung hängt die Gesamtschaltgeschwindigkeit von der Schaltgeschwindigkeit der entsprechenden Invertertransistoren Q,-, Qd2» *** ^UIM* IⁿJ^e^^tor~ transistoren Qi₁, Qi ?» ··· ^un<* ^a"ch vom Trägerinjektionswirkungsgrad der Injektortransistoren Qj₁, Qi7» ··· ab (was gleich dem Stromverstärkungsfaktor C- in der basisgeerdeten Verbindung ist). Die Abschaltgeschwindigkeit der Invertertransistoren Q^₁. Qj2»·*· ist begrenzt durch den Trägerspeichereffekt derselben, da es sich um bipolare Transistoren handelt, während die Einschaltgeschwindigkeit der Invertertransistoren Qj₁, Qj2» ·** ^^em Einfluß Trägerinjektionswirkungsgrades der Injektortransistoren Qj₁. ausgesetzt ist. Anders ausgedrückt bedeutet dies, daß zur Verbesserung der Hinschaltgeschwindigkeit der Invertertransistoren Q^₁, Qjj2» **· ^*^e Injektortransistoren hinreichend viele Träger in den Basisbereich der Invertertransistoren Qj₁, Qj?» *** ^ⁿJi~ zieren (eingießen) sollten, um so das Basispotential schnell zum Ansteigen zu bringen. Der Trägerinjektionswirkungsgrad «* des Injektortransistors der üblichen I L-Schaltung ist niedrig una nimmt weiterhin schnell ab, wenn der Injektionsstrom (der Emitterstrom des Injektortransistors) I- den Wert von ungefähr 100 Mikroampere übersteigt, wie dies in Fig. 9 dargestellt ist. Daher steigt der Leistungsverlust beim Injizieren hinreichend vieler Ladungsträger in den Invertertransistor hinein an. Selbst wenn hinreichend viele Ladungsträger injiziert werden können, so verringert der sich ergebende Ladungsspeichereffekt in dem Invertertransistor weiterhin die Abschaltgeschwindigkeit. Da darüber hinaus die Taktsteuerung (Clocking) erreicht wird durch Anlegen von Clockimpulsen an die Injektionselektrode I mit einer

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niedrigen Eingangsimpedanz, ist eine beträchtlich hohe Leistung für den Clocking-Vorgang erforderlich.

Fig. 2 zeigt einen Teil eines Querschnitts einer Anordnung in konventioneller I L-Technik mit einer Schaltungsverbindung gemäß Fig. 1. In Fig. 2 wird ein Halbleiterplättchen (wafer) 10 gebildet durch das Aufwachsen einer n-Halbleiterlage 12 mit relativ hohem Widerstandswert, und zwar geschieht das Aufwachsen auf einem Halbleitersubstrat 11 der η-Type (n -Type) von niedrigem Widerstandswert. In der n-Type-Halbleiterlage 12 werden p-Halbleiterzonen oder -bereiche 13 und 14 mit einem relativ niedrigen Widerstandswert, beispielsweise durch das selektive Diffusionsverfahren, ausgebildet. Im p-Halbleiterbereich 14 werden n-Type (n⁺-Type)-Halbleiterbereiche 15, 16 und 17 mit einem weiteren niedrigen Widerstandswert ausgebildet, und zwar beispielsweise durch das selektive Diffusionsverfahren. Entsprechende Elektroden 18, 19, 20, 21, 22 und 23 werden auf den freiliegenden Oberflächen des Substrats 11 und den Halbleiterbereichen 13, 14, 15, 16 und 17 ausgebildet. Eine Oxidschicht 24 passiviert die Oberfläche des Plättchens 10 mit Ausnahme der Elektrodenteile. Die Halbleiterbereiche 12, 13 und 14 bilden Basis bzw. Emitter bzw. Kollektor des pnp-Injektortransistors Qi₁* wohingegen die Halbleiterbereiche 12, 14 und 15-16-17 die Emitter bzw. Basis bzw.Kollektoren des npn-Mehrfachkollektor-Invertertransistors Q,₂ bilden. Der Basisbereich 12 des Injektortransistors Q... dient auch als der Emitter des Invertertransistors Qj₂, ^un<* ^er Kollektorbereich 14 des pnp-Injektionstransistors dient ebenfalls als die Basis des npn-Invertertransistors Q_d2· Der Basisbereich 12 des Injektortransistors Qjj dient auch als der Emitter des Invertertransistors Qj₂» und der Kollektorbereich 14 des pnp-Injektionstransistors dient ebenfalls als die Basis des npn-Invertertransistors Qj₂*

Wie man ohne weiteres aus der oben beschriebenen Anordnung erkennt, müßte man zur Verminderung des Ladungsspeichereffekts des Invertertransistors Q_d2 die Dicken t_y und t₂ der Teile der Halbleiterbereiche 12 und 14, wie in der Figur gezeigt, beträchtlich reduzieren. Von einem praktischen Standpunkt aus gesehen, ist es

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sehr schwer, diese Bedingungen zu erfüllen im Hinblick auf die Herstellung, und es ergibt sich eine relativ große Verschiedenheit bei den Produkten. Ferner bestehen auch Beschränkungen im Hinblick auf Aspekte bei anderen elektrischen Eigenschaften.

Ein Teil der vom Emitter 13 des Injektortransistors Q_il injizierten Träger wird durch den Kollektor gesammelt (extrahiert) und wiederum injiziert (oder doppelt injiziert), und zwar in den Emitter. Um das Verhältnis der Ladungsträger, gesammelt durcb den Kollektor 14, zur Gesamtheit der injizierten (emittierten) Träger zu erhöhen, sollte die Basisbreite WB in der Zeichnung auf eine Breite so schmal als möglich vermindert werden. Es besteht hier jedoch im Hinblick auf die Herstellung bei der Verminderung dieser Breite der Basis WB in dem lateralen bipolaren Transistor eine Grenze. Dies bildet den Hauptgrund für den niedrigen Trägerinjektionsgrad <*L . Da ferner die Anzahl der durch den Kollektor 14 gesammelten Ladungsträger ansteigt ,während der Invertertransistor der vorhergehenden Stufe abgeschaltet ist, wird das Potential am Kollektor 14 sich erhöhen, um das Entstehen einer Rückwärts- oder Umkehr-Injektion vom Kollektor zur Basis hervorzurufen. Ferner ist die Emitter-Basis-PN-Sperrschicht in Durchlaßrichtung und tief vorgespannt, und somit wird der Effekt des Basiswiderstandes eine größere Rolle spielen, um das Verhältnis der zum Halbleitersubstrat laufenden Träger anzuheben. Dies ist der Grund für das oben erwähnte Phänomen, daß der Trägerinjektionswirkungsgrad fyLabnimmt, wenn der Injektionsstrom I. über einen bestimmten Wert hinaus ansteigt.

Zusammenfassung der Erfindung. Der Erfindung liegt das Ziel zugrunde, eine integrierte Halbleiter-Logikschaltung vorzusehen, die einen neuartigen Aufbau zeigt und die Nachteile des Standes der Technik vermeidet. Die Erfindung sieht ferner eine integrierte Halbleiter-Logikschaltung der oben beschriebenen Bauart vor, welche die Schaltgeschwindigkeit des Invertertransistors verbessert, und zwar mit sehr geringer Verlustleistung. Ein weiteres Ziel der Erfindung besteht darin, eine integrierte Halbleiter-Logikschaltung der oben beschriebenen Bauart vorzusehen, welche einen

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niedrigen Lei.tungsverlust zeigt und einen Lasttransistor (Load-Transistor) besitzt, dessen Trägerinjektionswirkungsgrad (/-einen hohen Wert selbst bei hinreichend großen Strömen beibe'iält. Die Erfindung sieht ferner eine integrierte Halbleiter-Logikschaltung der beschriebenen Bauart vor, welche die zum Clocking erforderliche Leistung vermindert. Die Erfindung sieht ferner bei einer integrierten Halbleiter-Logikschaltung der oben beschriebenen Bauart vor, daß der Lasttransistor in der Lage ist, das Fließen eines großen Stroms bei niedriger Spannung zu gestatten

Erfindungsgemäß weist die integrierte Halbleiter-Logikschaltung folgendes auf: mindestens einen Invertertransistor, gebildet mit einem Sperrschicht-Feldeffekttransistor mit einem Kanal, geschlossen mit Raumladungslagen (Verarmungszonen), die sich von den Gate-Zonen aus bei Null-Gate-Spannung erstrecken, und mindestens einen Lasttransistor, der in der Lage ist, Träger in das Gate des Inverter-Sperrschicht-Feldeffekttransistors zu injizieren und das Potential des Gate zu steuern, und zwar entsprechend der Eingangslogikspannung zum Gate, wodurch die Raumladungslagen beeinflußt werden.

Gemäß einem weiteren Aspekt der Erfindung ist der Lasttransistor mit einem Feldeffekttransistor der Bauart mit isoliertem Gate ausgebildet, und ein Invertertransistor ist ausgebildet mit einem Sperrschicht-Feldeffekttransistor, wobei die Drain-Elektrode des Lastfeldeffekttransistors mit isoliertem Gate kontinuierlich oder vereinigt (merged) mit dem Gate des Inverter-Sperrschichtfeldeffekttransistors ausgebildet ist.

Gemäß einem weiteren Aspekt der Erfindung ist ein Lasttransistor mit einem Feldeffekttransistors der Bauart mit isoliertem Gate ausgebildet, und ein Invertertransistor ist mit einem Sperrschichtfeldeffekttransistor ausgebildet, wobei der Kanal des Lastfeldeffekttransistors der Bauart mit isoliertem Gate ausgebildet ist innerhalb des Gate des Inverter-Sperrschichtfeldeffekttransistors. Diese sowie weitere Ziele der Erfindung sowie auch Merkmale und Vorteile der Erfindung ergeben sich aus den Ansprüchen sowie aus der Beschreibung von bevorzugten Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:

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Fig. 1 ein elektrisches Teilverbindungsdiagramm einer konventionellen integrierten Injektionslogik (HL) - Schaltung;

Fig. 2 einen Teilquerschnitt eines Anordnungsbeispiels der konventionellen I L-Schaltung der Fig. 1;

Fig. 3 ein teilweises elektrisches Verbindungsdiagramm einer integrierten Halbleiterlogikschaltung gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 4 einen Teilquerschnitt eines Anordnungsbeispiels der integrierten Halbleiter-Logikschaltung der Fig. 3;

Fig. 5 ein schematisches Diagramm einer Draufsicht eines Beispiels der Elektrodenausbildung der I L-integrierten Halbleiterlogikschaltung der Fig. 3 und 4;

Fig. 6 einen Teilquerschnitt eines anderen Ausführungsbeispiels der integrierten Halbleiterlogikschaltung der Fig. 3;

Fig. 7 ein partielles elektrisches Verbindungsdiagramm der integrierten Halbleiterlogikschaltung gemäß einem weiteren Ausführungsbeispiel der Erfindung;

Fig. 8 einen Teilquerschnitt einer Anordnung der integrierten Halbleiterlogikschaltung der Fig. 7;

Fig. 9 eine grafische Darstellung des Injektionsstromes, abhängig voe Trägerinjektionswirkungsgrad für den Injektortransistor der konventionellen I L-Halbleitervorrichtung und der integrierten Halbleiterlogikschaltung des Ausführungsbeispiels der Fig. 8;

Fig. 10 einen Teilquerschnitt eines weiteren Anordnungsbeispiels der integrierten Halbleiterlogikschaltung der Fig. 8;

Fig. 11 ein Schaltbild einer Logikschaltung, gebildet durch die Vorrichtungen gemäß der Erfindung;

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Fig. 12 ein Logikschaltbild der in Fig. 11 gezeigten Schaltung.

Es sei nunmehr auf bevorzugte Ausführungsbeispiele der Erfindung eingegangen. Fig. 3 zeigt eine integrierte Halbleiterlogikschaltung gemäß einem Ausführungsbeispiel der Erfindung, wobei ähnliche Symbole verwendet werden, um Schaltungskomponenten mit ähnlichen Funktionen zu bezeichnen. Gemäß dem vorliegenden Ausmhrungsbeispiel ist jeder Invertertransistor Q^₁* Q<j2' *'* ^m^^t einem N-Kanal-Sperrschichtfeldeffekttransistor gebildet, der drei Drains aufweist, wohingegen jeder der Lasttransistoren aus einem bipolaren Transistor besteht. Die gegenseitige Verbindung zwischen den Invertertransistoren Qj₁ » Qa?» **· ^unc* ^^en Lasttransistoren Q^i, Qj?» ··· kann ähnlich wie bei der konventionellen I L-Vorrichtung sein.

Die Fig. 4 und 5 zeigen Beispiele einer Teilquerschnittsanordnung und einer Elektrodenausbildung der Halbleiterschaltung mit der Schaltungsverbindung der Fig. 3.

In Fig. 4 wird ein Halbleiterplättchen (wafer) 50 gebildet durch epitaxiales Aufwachsen einer n-Type-Halbleiterlage 52 mit relativ hohem Widerstandswert auf ein n-Type-Halbleitersubstrat 51 mit einem niedrigen Widerstandswert. Die Halbleiterlage 52 kann auch durch das übliche Diffusionsverfahren ausgebildet werden. In der Halbleiterlage 52 der η-Type werden Halbleiterzonen 53, 54 und 55 der p-Type durch das selektive Diffusionsverfahren und ähnliche Verfahren ausgebildet. In denjenigen Oberflächenteilen der n-Type-Halbleiterlage 52, die zwischen den benachbarten p-Type-Halbleiterzonen 53 liegen, werden η-Type (n⁺-Type) -Halbleiterzonen 56, 57, 58 von niedrigem Widerstandswert ausgebildet, und zwar durch das selektive Diffusionsverfahren und ähnliche Verfahren. In ähnlicher Weise werden in denjenigen Oberflächenteilen der n-Type-Halbleiterlage 52,die zwischen benachbarten p-Type-Halbleiterzonen 55 liegen, η-Type (n⁺-Type) -Halbleiterzonen 59, 60 und 61 mit einem niedrigen Widerstandswert ausgebildet, und zwar durch das selektive Diffusionsverfahren und andere Verfahren. Elektroden 62, 63, 64, 65, 66, 67, 68, 69 und 70 werden auf den p-Type-Halbleiterzonen 53, 54 und 55 bzw. den

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n-Type-Halbleiterzonen 56, 57, 58, 59, 60 und 61 ausgebildet, und zwar durch das Verdampfungsverfahren oder ähnliche Verfahren. Es wird ebenfalls eine Elektrode 71 an der Unterseite des n-Type-Halbleitersubstrats 51 ausgebildet. Die verbleibenden Oberflächen des Halbleiterplüttchens 50 werden durch einen Oxidfilm 72 passiviert. In der Praxis kann dieser Oxidfilm 72 zuerst ausgebildet werden, und sodann werden die den Elektroden entsprechenden Teile des Oxidfilms entfernt, und die Elektroden können auf den sich ergebenden Oberflächenteilen ausgebildet werden.

Das n-Type-Halbleitersubstrat 51 und die Halbleiterzonen 52, 53, 56, 57 und 58 bilden in Kombination einen vertikalen n-Kanal-Mehrfach-ürain-Feldeffekttransistor, der als ein Invertertransistor Q.« dient. Dabei dienen die p-Type-Halbleiterzonen 53 als ein Gate, das n-Type-Halbleitersubstrat 51 und ein Teil der n-Type-Halbleiterlage 52 benachbart zum n-Type-Halbleitersubstrat 51 dient als eine Source, Teile der n-Type-Halbleiterlage 52 sandwichartig angeordnet zwischen den Halbleiterzonen 53 dienen als die Kanäle, und die n-Type-Halbleiter 56, 57 und 58 und Teile der n-Type-Halbleiterlage 52 benachbart zu den n-Type-Halbleiterzonen 56, 57, 58 dienen als die Drains.

Das n-Type-Halbleitersubstrat 51 und die Halbleiterzonen 52, 54 und 55 bilden in Kombination einen pnp-Bipolartransistor, der als der Lasttransistor 0,. dient. Dabei bildet die p-Type-Halbleiterzone 54 einen Emitter (Injektionszone), die p-Type-Halbleiterzone 55 nahe der p-Type-Zone 54 dient als ein Kollektor (Extraktionszone), und das n-Type-Halbleitersubstrat 51 und ein Teil der n-Type-Halbleiterzone 52 angeordnet zwischen den p-Type-Halbleiterzonen 54 und 55 dient als eine Basis.

Das n-Type-Halbleitersubstrat 51 und die Halbleiterzonen 52, 55, 59, 60 und 61 bilden in Kombination einen vertikalen n-Kanal-Sperrschichtfeldeffekttransistor, der als Invertertransistor Q,₂ dient. Dabei dienen die p-Type-Halbleiterzonen 55 als ein Gate, das n-Type-Halbleitersubstrat und ein Teil der n-Type-Halbleiterlage 52 benachbart zum n-Type-Substrat dienen als die Source, und Teile der n-Type-Halbleiterlage 52 sandwichartig angeordnet zwischen p-Type-Halbleiterzonen 53 dienen als die Kanäle, wobei

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schließlich die n-Type-Halbleiterzonen 59, 60 und 61 und Teile der n-Type-Halbleiterlage benachbart dazu als die Drains dienen.

Die Metallelektroden 62, 63, 64, 65, 66 und 67 können eine Form der in Fig. 5 gezeigten Art besitzen. Daher können die Halbleiterzonen 53, 54, 55, 56, 57 und 58, mit denen die Elektroden 62, 63, 64, 65, 66 und 67 Ohm¹sehen Kontakt haben, Formen und gegenseitige Ausbildungen aufweisen entsprechend zu den zugehörigen Elektroden.

Gemäß der Erfindung sind die Abmessungen und Trägerkonzentrationen derart ausgewählt, daß sie innerhalb bestimmter Wertebereiche liegen, um die beabsichtigte Arbeitsweise sicherzustellen. Beim Ausführungsbeispiel der Fig. 4 besitzt die Substratzone oder der Substratbereich eine Verunreinigungs- oder Störstellenkonzentration von 10 bis 10 Atome/m . Die η -Zone 25 besitzt eine Dicke von 2 bis 10 Mikrometer und eine Störstellenkonzentration von 10 bis 10 Atome/m . Der Injektionsbereich 54 und der extrahierende Bereich/Gate-Bereich 55 weisen eine Tiefe von 1 bis 3 Mikrometer auf und eine Störstellenkonzentration von 10 bis 10 Atome/m . l)er sandwichartig sich zwischen den Zonen 54 und 55 befindende Bereich 52 hat eine Dicke (Horizontalrichtung in Fig. 4) von ungefähr 5 Mikrometer oder weniger, um die Basis des pnp-Transistors zu sein. Der Abstand zwischen den Gate-Bereichen 55 ist 2 bis 10 Mikrometer, um die Kanalbreite des Invertertransistors zu definieren. Der Kanalbereich, d.h. der Teil des Bereichs 52, der zwischen den Gate-Bereichen 55 existiert, besteht aus einem einen hohen Widerstand aufweisenden η -Halbleiter mit einer Störstellenkonzentration von 10 bis 10 Atomen/m , wobei sich die Raumladungsschichten oder -lagen bzw. -zonen stark von den Gate-Zonen (p-n-Sperrschicht) aus erstrecken, um die Kanalzone bei der Gate-Spannung Null im wesentlichen zu schließen (pinch off), und um zu schrumpfen und den Kanal dann zu öffnen, wenn das Gate-Potential angehoben wird.

Als nächstes sei die Arbeitsweise der Schaltung beschrieben. Als eistes sei ein Beispiel betrachtet, wo der Lasttransistor Q^j ausgeschaltet ist und der Invertertransistor Q>2 der vorausgehenden Stufe ist ausgeschaltet. In einem solchen Fall sind die Kanäle

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der Invertertransistoren Qj₁ und Qj₂ geschlossen (pinched off) durch das Wachsen der Raumladungsschicht und deren Erstrecken von den entsprechenden Gates aus. Wenn eine positive Spannung an die Elektrode I des Lasttransistors Q^ angelegt wird, so werden Träger (Löcher) vom Lasttransistor Q^₁ zum Gate des Invertertransistors Qj₂ injiziert. Infolge dieser Lochinjektion erhöht sich das Gate-Potential des Invertertransistors Qj₂ ^unc* ruft das Schrumpfen oder Kontrahieren der Raumladungszone hervor, die sich von der Gate-Kanal-Grenzschicht aus erstreckt. Dadurch wird der Kanal geöffnet und stellt die Leitung zwischen Source 51 und Drains 59, 60 und 61 her. In jedem der Invertertransistoren sind die Abmessungen und die Störstellenkonzentrationen in den entsprechenden Zonen derart bestimmt,daß das Ein-Aus-Schalten entsprechend der Variation des Gate-Potentials erreicht wird, und zwar vom Erdpotential (Null Volt) zum eingeprägten Potential (annähernd 0,3 bis 0,7 Volt) der Gate-Kanal-Sperrschicht.

Wenn eine positive Spannung an die Gate-Elektrode 62 des Invertertransistors Q,. der vorausgehenden Stufe angelegt wird, um den Invertertransistor Qj, einzuschalten, wobei der Invertertransistor Qj₂ bereits eingeschaltet ist, so werden Träger (Löcher), die in das Gate des Invertertransistors Qj₂ injiziert sind, absorbiert, und zwar in die Drain des Invertertransistors Q,. der vorhergehenden Stufe durch eine Verbindungsverdrahtung L. Sodann wird das Gate-Potential des Invertertransistors Q_d2 der darauffolgenden Stufe veranlaßt, auf einen niedrigen Wert abzufallen, der den Invertertransistor Qj₂ abschaltet. Dabei hat jeder der Inverter-Transistoren einen derartigen internen (Source-zu-Drain) Ein-Wi: erstand, daß der Drain-zu-Source-Spannungsabfall im leitenden Zustand unterhalb der Schwellen-Gate-Spannung liegt, um den Invertertransistor (der nächsten Stufe) einzuschalten.

Wie man aus der obigen Beschreibung erkennt, ist der Invertertransistor der Halbleiterschaltung gemäß dem obigen Ausführungsbeispiel ausgebildet mit einem Sperrschicht-Feldeffekttransistor, einer sensitiven Anreicherungsbetriebsart (enhancement), und somit ist hier kein Trägerspeichereffekt vorhanden, und die Arbeits-

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geschwindigkeit kann mit sehr wenig Verlustleistung verbessert werden. Ferner sollten in der konventionellen I L-Halbleiterschaltung, welche Invertertransistoren, gebildet mit Bipolartransistoren aufweist, die Dicken der Basis- und Emitterteile (t. und t₂ in Fig. 2) klein unterdrückt sein, um den Effekt der Trägerspeicherung in dem Invertertransistor zu reduzieren, und dies wird durch Schwierigkeiten bei der Herstellung erreicht. Eine derartige Schwierigkeit, wie sie bei der Herstellung konventioneller Vorrichtungen auftritt, verschwindet jedoch beim oben beschriebenen Ausführungsbeispiel, und ferner kann auch die Anzahl der Herstellungsschritte vermindert werden.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel der integrierten Halbleiterschaltung der Fig. 3. Bei dieser Anordnung werden Halbleiterzonen 153, 154 und 155 der p-Type von einem niedrigen Widerstandswert in einem n-Type-Halbleiterplättchen 151 von niedrigem Widerstandswert ausgebildet, und zwar durch das selektive Diffusionsverfahren. Als nächstes wird eine p-Type-Verunreinigung oder -Störstellen in das n-Type-Halbleiterplättchen 151 dotiert, und zwar von der Oberseite desselben aus durch das Ionenimplantationsverfahren zur Bildung kompensierter n-Type-Halbleiterzonen 156, 157, 158, 159, 160 und 161 mit hohem Widerstandswert. Sodann werden Elektroden 168, 169, 170, 174, 171, 172, 173 und 175, 176, 177 ausgebildet, und zwar auf den p-Type-Halbleiterzonen 153, und 155, dem n-Type-Halbleiterplättchen 151 und Teilen 162, 163, 164, 165, 166 und 167 des n-Type-Halbleiterplättchens, die von P · Type-Halbleiterzonen 153 und 155 und durch die n-Type-Halbleiterzonen 156, 157, 158, 159, 160 und 161 umgeben sind. Bezugszeichen 178 bezeichnet einen Oxidfilm.

bei der oben beschriebenen erfindungsgemäßen Anordnung dienen die p-Type-Halbleiterzonen 153, die einen niedrigen Widerstandswert aufweisenden n-Type-Halbleiterzonen 162, 163, 164 und die einen hohen Widerstandswert aufweisenden n-Type-Halbleiterzonen 156, 157, 158 als das Gate bzw. die Drains bzw. die Kanäle eines Sperrschicht-Feldeffekttransistors, der seinerseits als der Invertertransistor Q,. dient. Die geerdete Source dieses Inverter-

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transistors Q.. wird mit dem verbleibenden Teil des n-Type-Halbleiterplättchens 151 gebildet.

In der nächsten Stufe dienen p-Type-Halbleiterzone 154, p-Type-Halbleiterzone 155 nahe der p-Type-Halbleiterzone 154 und der Teil des n-Type-Halbleiterplättchens 151, der sandwichartig zwischen den p-Type-Halbleiterzonen 155 und 154 liegt, als Emitter bzw. Kollektor bzw. Basis des Lasttransistors Qj₁-

Ferner dienen erfindungsgemäß die p-Type-Halbleiterzonen 155, die einen niedrigen Widerstandswert aufweisenden n-Type-Halbleiterzonen 165, 166 und 167 und die einen hohen Widerstandswert aufweisenden n-Type-Halbleiterzonen 159, 160 und 161 und deverbleibende Teil des n-Type-Halbleiterplättchens 151 als Gate bzw. Drains bzw. Kanäle bzw. Source des Invertertransistors Q^* Die Arbeitsweise dieses Ausführungsbeispiels ist im wesentlichen identisch mit derjenigen der Anordnung gemäß Fig. 4. Dieses Ausführungsbeispiel hat die Vorteile, daß die Herstellungsschritte einfacher sind als die bei der Anordnung gemäß Fig. 4, und daß die Anzahl der hochpräzisen Maskenausrichtschritte vermindert werden kann, wobei darauf hinzuweisen ist, daß es sich bei den letztgenannten Schritten um eine der schwierigsten Schrittarten bei der Herstellung einer integrierten Halbleiterschaltung handelt.

Fig. 7 zeigt ein Verbindungsschaltbild eines weiteren Ausführungsbeispiels der integrierten Halbleiter-Logikschaltung, wobei die Lasttransistoren Q^₁, Qj2» ··· "¹^ P-Kanal-Feldeffekttransistoren mit isoliertem Gate gebildet sind, und zwar verglichen mit dem Ausführungsbeispiel der Fig. 3. Fig. 8 zeigt ein Beispiel der Querschnittsausbildung eines Teils der integrierten Halbleiterlogikschaltung der Fig. 7. In Fig. 8 bezeichnen ähnliche Bezugszeichen wie in den vorhergehenden Figuren ähnliche Teile. Auf dem Teil einer n-Type-Halbleiterlage 52, die zwischen den p-Type-Halbleiterzonen 54 und 55 liegt, ist eine Gate-Elektrode 73 durch einen Gate-Isolierfilm 72g ausgebildet. Die p-Type-Halbleiterzone 54 und die p-Type-Halbleiterzone 55 bilden gemeinsam die Source und die Drain eines P-Kanal-Feldeffekttransistors mit iso-

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liertem Gate, wobei dieser Transistor als der Lasttransistor Q₁ dient. Ein P-Kanal 74 dieses Lasttransistors Q^ wird unter diesem Gate-Isolierfilm 72g ausgebildet. Anders ausgedrückt, handelt es sich bei diesem Lasttransistor Q^ um einen P-Kanal-Feldeffekttransistor mit isoliertem Gate, dessen Drain 55 kontinuierlich oder vereinigt mit dem Gate 55 des Invertertransistors Q,2 ausgebildet ist.

Der Betrieb der oben erwähnten Halbleiterschaltung ist grundsätzlich ähnlich dem Betrieb der Vorrichtung der Fig. 4. Gemäß dem oben behandelten Ausführungsbeispiel sei jedoch bemerkt, daß deshalb, weil Inverter und Lasttransistoren Feldeffekttransistoren aufweisen, weitere Vorteile erhalten werden können. Da sowohl der Inverter- als auch der Lasttransistor Feldeffekttransistoren sind (Nichtvorhandensein einer pn-Grenzschicht im Strompfad) gibt es als erstes eine geringere Beschränkung hinsichtlich der Betriebsgeschwindigkeit durch den Trägerspeichereffekt, und es wird somit möglich, eine extrem hohe Arbeitsgeschwindigkeit zu erhalten. Da der Lasttransistor zweitens einen Kanal besitzt, der angrenzend an das Gate des Invertertransistors vorgesehen ist, und da die Träger in das Gate des Invertertransistors durch diesen Kanal injiziert werden, so erkennt man, daß das Trägerleck außerordentlich klein ist, und daß der Trägerinjektionswirkungsgrad £< des Lasttransistors extrem hoch liegt, wie dies in Fig. 9 dargestellt ist. Ferner wird dieser hohe Trägerinjektionswirkungsgrad oC im wesentlichen konstant beibehalten, und zwar bis zu dem Bereich eines beträchtlich großen Stromes 1^. Dadurch kann der Leistungsverlust stark reduziert werden, und sowohl die Integrationsdichte als auch die Stabilität können in großem Umfang verbessert werden. Zur Verbesserung der Schaltgeschwindigkeit des Halbleiterkreises sollte die Gate-Kapazität des Invertertransistors od.dgl. und auch die Streukapazitäten an verschiedenen Teilen reduziert werden, um die Entladungszeitkonstante zu verkürzen und die Menge der Injektionsträger sollte erhöht werden. Die oben erwähnten Merkmale sind außerordentlich vorteilhaft zur Erreichung dieser Erfordernisse. Als drittes kann der Source-zu-ürain-Widerstand des Lasttransistors in der leitenden Stufe auf einem niedrigen und fast konstanten Wert

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gehalten werden, und zwar unabhängig von der Größe des Injektionsstromes. Somit kann verglichen mit dem bipolaren Lasttransistor ein äquivalenter oder größerer Strom injiziert werden, und zwar durch Anlegen einer niedrigeren Spannung an die Injektionselektrode im oben beschriebenen Last-Feldeffekttransistor. Allgemein gesagt hat der Injektionsstrom (Emitterstrom) eines Bipolartransistors die Tendenz, exponentiell beim Anstieg der angelegten Spannung anzusteigen. Im normalen Betriebszustand sollte eine höhere Spannung an die Injektionselektrode eines Bipolartransistors als an diejenige für einen Feldeffekttransistor angelegt werden, um das Fließen der gleichen Injektionsstrommenge zu gestatten.

Ferner kann infolge der Verwendung eines isolierten Feldeffekttransistors, der als Lasttransistor dient, die Gate-Elektrode als eine Zeitsteuer-(Clocking)-Elektrode verwendet werden. Dies ist ein großer Vorteil bei der Bildung eines dynamischen Logiksystems. In einem solchen Fall ist die Injektionselektrode mit einer Konstantspannungsleitung verbunden, und die Clock- oder Taktimpulse werden an die eine hohe Impendanζ aufweisende Gate-Elektrode angelegt. Die Zeitsteuerung kann dann mit einer außerordentlich kleinen Leistung erreicht werden, und somit kann die Clock- oder Taktschaltung und so weiter, außerordentlich einfach und mit verminderter Größe aufgebaut werden.

Ferner kann durch die Verwendung eines Feldeffekttransistors der Bauart mit isoliertem Gate als Lasttransistor ein hoher Trägerinjektionswirkungsgrad oC vorgesehen werden, und zwar selbst dann, wenn der Kanal des Lasttransistors nicht sehr kurz ist.

Fig. 10 zeigt ein weiteres Beispiel des Aufbaus der Halbleitervorrichtung der Fig. 8, wobei der Lasttransistor Q.« innerhalb des Gate 55 des Invertertransistors Q,~ ausgebildet ist. In Fig. 10 bilden die n-Type-Halbleiterzonen 201 und 202 mit einem niedrigen Widerstandswert eine Source bzw. eine Drain des Lasttransistors Qj₁. Eine Drain-Elektrode 64' dieses Lasttransistors Qj₁ ist mit einer Gate-Elektrode 64 eines Invertertransistors Q,, verbunden. Andere Teile der Anordnung sind ähnlich denjenigen

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in Fig. 8. Obwohl der Invertertransistor Q^ der vorausgehenden Stufe in Fig. IO nicht gezeigt ist, so ist die Zwischenverbindung mit dem Invertertransistor der vorausgehenden Stufe ähnlich zu der in Fig. 8.

Wie oben beschrieben, werden durch die erfindungsgemäßen Ausführungsbeispiele die Probleme des Standes der Technik gelöst, und es ergibt sich eine integrierte Halbleiter-Logikschaltung mit ausgezeichneten Betriebseigenschaften bei einfacher Herstellung.

Die gemäß den erfindungsgemäßen Ausführungsbeispielen hergestellten Halbleiterschaltungen sind für verschiedene Logikarten zweckmäßig. Mehrfach-Drains eines Invertertransistors sehen unabhängig isolierte Ausgänge vor, die mit unterschiedlichen darauffolgenden Schaltungen verbunden werden. Wenn die Drains von Mehrfach-Invertertransistoren (eine Drain pro einen Invertertransistor) miteinander verbunden sind in der Art eines WIRED-AND, wie in Fig. 11 gezeigt, so wird eine Logikschaltung gebildet, deren äquivalentes Logikdiagramm in Fig. 12 dargestellt ist. Man erhält somit eine NOR-Logikschaltung.

Die Erfindung ist nicht auf die obigen Ausführungsbeispiele beschränkt. Es sind vielmehr zahlreiche Abwandlungen innerhalb des Rahmens der Erfindung möglich. Beispielsweise ist es möglich, die Leitfähigkeitsart der entsprechenden Halbleiterzonen der oben erwähnten Aur.führungsbeispiele umzukehren. Die Invertertransistoren können in der Tat keine Mehrfach-Drain-Ausbildungen besitzen. Die Drain-Elektroden können derart angeordnet sein, daß sie sich in Kontakt mit einem Halbleiterkörper befinden, ohne dazwischen eine Zone mit niedrigem Widerstandswert vorzusehen, vorausgesetzt, daß der Kontakt von Ohm*scher Natur ist. Im Gegensatz dazu können die Drain-Elektroden aus einer Schottky-Sperrschicht gebildet sein, und zwar unter Verwendung einer einen hohen Widerstandswert aufweisenden Zone, um die logische Spannungsamplitude innerhalb des möglichen Bereichs der Grundleistungsfähigkeiten zu minimieren, was schnellere Arbeitsvorgänge gestattet.

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Ia Falle, daß die Isolation des Gate-Bereichs des Sperrschicht-Feldeffekttransistors bei der Integration der Schaltung erforderlich ist, so kann gesondert eine Isolationslage vorgesehen sein, oder der Emitter des Lasttransistors kann so ausgebildet sein, daß er die Gate-Zone des Sperrschicht-Feldeffekttransistors umgibt.

*/ Die Drain-Wegführzonen 59, 60 und 61 haben eine Tiefe von 1 Mikrometer oder weniger und eine Störstellenkonzentration von 1O²⁴ und 1O²⁷ Atome/m³.

Zusammenfassend sieht also die Erfindung eine integrierte Halbleiter-Logikschaltung vor, welche folgendes aufweist: einen Lasttransistor mit einer Trägerinjektionszone und einer Trägerextraktionszone und einen Invertertransistor mit einer Source-Zone, Drain-Zonen, Kanalzonen, jeweils verbunden zwischen Source-Zone und jeder der Drain-Zonen und wobei schließlich Gate-Zonen vorgesehen sind, welche dazwischen die entsprechenden Kanalzonen definieren; die Extraktionszone ist in die Gate-Zonen hinein vereinigt (merged); die Kanalzonen haben derartige Abmessungen und eine solche Störstellenkonzentration, daß die Kanäle bei der Gate-Spannung Null geschlossen sind, wobei sich Raumladungslagen von den Gate-Zonen aus erstrecken; die Gate-Zonen bilden einen logischen Eingang und die Drain Elektroden bilden die logischen Ausgänge; die Null-Gate-Spannung macht die Kanäle nicht leitend, und die ansteigende Spannung macht die Kanäle leitend, wodurch eine Inverterschaltung realisiert wird, die für WIRED-Logikschaltungen (verdrahtete Logikschaltungen) geeignet ist.

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Claims

273Ü373

Patentansprüche

/1.) Integrierte Halbleiterschaltung in einem geraeinsamen Halbleiterplättchen, dadurch gekennzeichnet , daß ein Teil davon ein Sperrschicht-Feldeffekttransistor ist mit einem Source-Bereich, mindestens einem Drain-Bereich, mindestens einem Kanalbereich, verbunden zwischen dem Source-Bereich und dem Drain-Bereich, und mindestens einem Gate-Bereich, vorgesehen benachbart zum Kanalbereich, wodurch pn-Sperrschichten gebildet werden, welche die Grenzen des Kanalbereichs definieren und bewirken, daß sich Verarmungslagen (Raumladungslagen) in den Kanalbereich hinein von dem Gate-Bereich aus erstrecken, und daß der Kanalbereich derartige Abmessungen und eine solche Störstellenkonzentration aufweist, daß die Raumladungslagen den Kanal im wesentlichen abschnüren (pinch-off), wenn die Spannung des Gate-Bereichs Null ist, und daß die Raumladungslagen dmn schrumpfen und den Kanal leitend machen, wenn der Gate-Bereich ϊλ Durchlaßrichtung vorgespannt ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, diß

in dem Plättchen ferner ein Lasttransistor ausgebildet ist, der einen Trägerinjektionsbereich und einen Trägerextraktionsbereich aufweist, wobei der Trägerextraktionsbereich mit dem erwähnten irite-Bereich vereinigt (merged) ist.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, d iß der Lasttransistor ein bipolarer Transistor ist, der einen limitterbcreich als den Trägerinjektionsbereich, einen Basisbereich und einen Kollektorbereich als Trägerextraktionsbereich aufweist und mit dem erwähnten Gate-Bereich vereinigt ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Base-Bereich mit dem Source-Bereich vereinigt ist.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß

VO U 8 WJ/Ii «09

ORIGINAL INSPECTED

Jer Emitterbereicli rait einer Leistungsquelle verbunden ist, daß der Gate-Bereich mit einer Eingangsklemme verbunden ist, und daß der Drain-Bereich mit einer Ausgangsklemme verbunden ist.
6. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der mindestens eine der Drain-Bereiche in Mehrfachzahl vorgesehen ist, wobei jeder Drain-Bereich mit einem unabhängigen Kanalbereich verbunden ist, deren jeder gesondert durch den Gate-Bereich gebildet ist, wodurch isolierte Mehrfachausgänge vorgesehen sind.
7. Integrierte Halbleiterschaltung, die in einem gemeinsamen llalbleiterplättchen eine Vielzahl von Unterschaltungen aufweist,, deren jede folgendes umfaßt: ein Substrat einer ersten Leitfähigkeitst/pe mit hoher Störstellenkonzentration, eine erste Halbleiterlage, vorgesehen auf dem Substrat, und aus der ersten Leitfähigkeitstype mit einer kleinen Störstellenkonzentration, eine zweite und dritte Halbleiterlage, beide von der zweiten Leitfähigkeitstype und vorgesehen auf der ersten Halbleiterlage um einander gegenüberzuliegen, eine vierte Halbleiterlage der ersten Leitfähigkeitstype und vorgesehen auf der ersten Halbleiterlage, um so von der dritten Halbleiterlage umgeben zu sein, und zwar mit einer Tiefe, die weniger tief als die dritte Halbleiterlage ist, und wobei die zweite Halbleiterlage, das Substrat und die erste Halbleiterlage und die dritte Halbleiterlage einen Emitter, eine B.isis und einen Kollektor eines Bipolartransistors bilden, und wobei das Substrat und die erste Halbleiterlage, die dritte Halbleiterlage und die vierte Halbleiterlage eine Source, ein Gate und eine Drain eines vertikalen Feldeffekttransistors bilden.
8. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Lasttransistor ein Feldeffekttransistor mit isoliertem Gate ist und eine zweite Source als Trägerinjektionszone aufweist, sowie eine zweite Drain als Trägerextraktionszone, welch letztere mit der Gate-Zone des Invertertransistors vereinigt ist.
9. Halbleiterschaltung nach einem oder mehreren der vorher-

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gehenden Ansprüche, dadurch gekennzeichnet, daß ein Halbleiterplättchen (50) durch epitaxiales Aufwachsen einer einen relativ hohen Widerstandswert aufweisenden n-Type-Halbleiterlage (52) auf einem n-Type-Halbleitersubstrat (51) mit niedrigem Widerstandswert gebildet ist, wobei in der Lage (52) p-Type-Halbleiterbereiche (53, 54, 55) ausgebildet sind, und wobei in denjenigen Oberflächenteilen der Lage (52), die zwischen benachbarten Bereichen (53) liegen, n⁺-Type-Halbleiterbereiche (56, 57 und 58) mit niedrigem Widerstandswert ausgebildet sind, und wobei schließlich in denjenigen Oberflächenteilen der Lage (52), die zwischen benachbarten Bereichen (55) liegen, n⁺-Halbleiterbereiche (59, 60, 61) mit niedrigem Widerstandswert ausgebildet sind, während Elektroden (62 bis 70) auf den Halbleiterbereichen (53 bis 55) bzw. den Halbleiterbereichen (56 bis 61) ausgebildet sind, und eine Elektrode (71) an der Unterseite des Substrats (51) vorgesehen ist (Fig. 4).
10. Halbleiterschaltung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß p-Type-Halbleiterbereiche (153 bis 155) von niedrigem Widerstandswert in einem n-Type-Halbleiterplättchen (151) von niedrigem Widerstandswert ausgebildet sind, wobei in das Plättchen (151) von der Oberseite her eine p-Type-Verunreinigung eindotiert wird, um n-Type-Halbleiterbereiche (156 bis 161) mit hohem Widerstandswert zu bilden, worauf dann Elektroden (168 bis 177) auf den Bereichen (153 bis 155), dem Plättchen (151) und den Teilen (162 bis 167) des Plättchens (151) ausgebildet werden, die von den Zonen (153, 155) und durch die Zonen (156 bis 161) umgeben sind (Fig. 6).
11. Halbleiterschaltung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf einer n-Type-Halbleiterlage (52), angeordnet zwischen p-Type-Halbleiterbereichen (54 und 55) eine Gate-Elektrode (73) durch einen Gate-Isolierfilm (72g) ausgebildet ist, wobei Bereich (54) und Bereich (55) gemeinsam die Source und Drain eines p-Kanal-Feldeffekttransistors mit isoliertem Gate bilden, wobei dieser Transistor

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als Lasttransistor (Q^₁) dient, und wobei ein P-Kanal (74) dieses Lasttransistors (Qj₁) unter diesem Gate-Isolierfilm (72g) ausgebildet ist, und wobei dieser Transistor seine Drain-Elektrode (55) kontinuierlich oder vereinigt mit dem Gate (55) des Invertertransistors (Qj₂) besitzt (Fig. 8).
12. Halbleiterschaltung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß n-Type-Halbleiter· bereiche (201, 202) von niedrigem Widerstandswert eine Source bzw. Drain des Lasttransistors (Q-«) bilden, wobei eine Drain-Elektrode (64¹) dieses Lasttransistors (Q.Λ mit einer Gate-Elektrode (64) eines Invertertransistors (Qj?) verbunden ist (Fig. 10).

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