DE2727279A1

DE2727279A1 - Feldeffekttransistor und verfahren zu dessen herstellung

Info

Publication number: DE2727279A1
Application number: DE19772727279
Authority: DE
Inventors: William Reynolds Feltner
Original assignee: National Aeronautics and Space Administration NASA
Current assignee: National Aeronautics and Space Administration NASA
Priority date: 1976-06-23
Filing date: 1977-06-16
Publication date: 1978-01-05
Also published as: GB1579168A; NL7706781A; US4087902A; MX144217A; FR2356280A1; JPS531477A; CA1073118A

Description

PATENTANWALT DIPL.-INQ. JOACHIM STRASSE MS HANAU »ÖMEIISTIL1» · POSTFACH TW · TEL. (061M) t(*O3/»O74O · TELEQHAMMEi HANAUPATENT · TELEX. «MTUpal

NATIONAL AERONAUTICS AND SPACE ADMINISTRATION (11 541)

Fe Ideffekttranslstor und Verfahren zu dessen Herstellung

Die Erfindung betrifft Transistoren, sie bezieht sich insbesondere auf Si Iiζium-Fe I deffekttransistören auf einem Isolator.

Feldeffekttransistoren lassen sich auf isolierenden Substraten herstellen, und ihre Verwendbarkeit läßt sich durch Abwandlungen oder Verbesserungen erweitern, die die Scha Itgeschwindigkeiten erhöhen und gleichzeitig die zur Zeit verwirklichbaren Niedriglei stungsei genschaften unverändert lassen, d. h. durch Erzielung eines kleineren Geschwindigkeits/Leistungsprodukts als zur Zeit erhältlich ist. Einen Faktor, der eine derartige Verbesserung begrenzt, stellt die Kanal länge und der Abstand zwischen Source und Drain längs des Gate-Bereichs eines Transistors dar. Jegliche Verringerung dieses Abstandes in einem herkömmlichen Transistor dieser Bauart auf einem isolierenden Substrat bewirkt einen Source-Drain-KurzschIuß an der Grenzschicht des HaIbleifersubstrats, in der die Kanal länge aufgrund der physikalischen Eigenschaften dieser Grenzschicht am kürzesten ist. Ein derartiger Kurzschluß verhindert einen anderweitigen richtigen Betrieb.der Anordnung und muß selbstverständlich vermieden werden.

Ein zweites Problem stellt die Gate-KanaIkapazitat dar, die möglichst klein sein muß, um den Frequenzgang (frequency response) zu erweitern. Um einen zufriedenstellenden Betrieb eines derartigen Transistors sicherzustellen, muß die Gate-Elektrode den Source- und den Drain-Bereich leicht überlappen. Zur Zeit ist die minimale Überlappung (die idealerweise kleiner sein sollte) durch Toleranzen

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begrenzt, die durch die zur Zeit anwendbaren Verfahren der Maskenausrichtung gegeben sind. Diese Toleranzen müssen sicherstellen, daß ein Steuerkanal durch die Gate-Elektrode über den gesamten Abstand zwischen den Source- und Drain-Bereichen der Anordnung vorhanden ist. Anderenfalls wäre ein Tei I des Gate-Bereichs nicht vom Gate steuerbar, und es ergäbe sich eine permanente Diode, die den Betrieb einer derartigen Anordnung verhindern würde.

Gemäß der vorliegenden Erfindung ist ein Feldeffekttransistor angegeben, bei dem sowohl die Kanal länge zwischen der Sourceijnd der Drain-Elektrode und die Gate-Kana I kapaz i tat verringert sind. Dies wird durch einen Aufbau des Feldeffekttransistors verwirklicht, bei dem der zentrale Halbleiterbereich dieselbe Polarität wie die Source- und Drain-Elektrode, jedoch eine verringerte Leitfähigkeit besitzt, und bei dem der Gate-Bereich dadurch hergestellt wird, daß ein schmaler Mittenbereich des zentralen Bereichs dieser Anordnung in eine entgegengesetzte Polarität umgewandelt wird. Durch diesen Aufbau wird die effektive Kanallänge verringert, und die Kanallänge wird in der Nähe der Gate-Elektrode am kürzesten gemacht.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ei— geben sich aus der folgenden Beschreibung eines zeichnerisch dargestelIten Ausführungsbeispiels.

Es zei gen:

Fig. 1 bis 8 die Herstellungsschritte bei der Herstellung eines erfindungsgemäßen Feldeffekttransistors,

Die Erfindung wird beispielsweise anhand eines Silizium-Feldeffekttransistors auf einem Isolator beschrieben.

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In Fig. 1 werden Si Iiζium-InseI η 10 einer auf einem isolierenden Substrat 12,(z. B. Al O) abgeschiedenen Siliziumschicht ausgebildet, wobei jeweils eine Insel für einen zu erzeugenden Transistor vorgesehen ist. In logischen Schaltungen werden typischerweise Hunderte oder vielleicht sogar Tausende dieser diskreten Inseln für derart viele Transistoren verwendet. Gemäß einer AusfUh rungs form der Erfindung ist das Silizium- material mit einer Dicke von einem Mikrorm ?r ursprünglich in einen N-Zustand dotiert, anschließend wird eine erste Schicht 14 aus Siliziumdioxid (SiO₂, eine Isolierschicht) mit einer Dicke von 150 bis 250 Nanometern aufgewachsen, wobei eine N-dotlerte Zone 16 mit einer Dicke von 890 bis 930 Nanometern zurückbleibt.

Fig. 2 zeigt den nächsten Schritt, bei dem die SiO₂-Schicht 14 nach Fig. 1 selektiv abgeätzt wird, um die beabstandeten Zonen 18 und 20 freizulegen, wobei eine Si0 -Diffusionsmaske 22 zurückbleibt. Ein Material wie z. B. Phosphor wird in die freigelegten Zonen 18 und 20 eindiffundiert, um die N-Leitfähigkeit zu erhöhen und eine Leitfähigkeit zu erzielen, die gegenüber dem zentralen Bereich 24 erhöht ist, der beim Diffusionsprozess durch die obere S i 0,,-Sch i cht maskiert ist, die auf dem Halbleitermaterial belassen ist, während die Zonen 18 und 20 auf diese Weise zu Source- bzw. Drain-Zonen ausgebildet werden. Diese Zonen werden als N⁺-Zonen bezeichnet, was be deutet, daß sie eine höhere Ladungsträgerkonzentration als Zonen aufweisen, die einfach mit N oder P bezeichnet sind.

Anschließend wird die Si0_-Diffusionsmaske, die in Fig. 2 dargestellt ist, entfernt, und es wird über die äußere, obere Oberfläche der Siliziumschicht eine SiO -Schicht 26 aufgewachsen, wobei diese SiO_-Schicht eine Dicke von 800 bis 1000 Nanometer besitzt. Ein Gate-ImpI antations fenster, das im allgemeinen eine Länge von einem Mikrometer oder weniger (in der der Bildfläche) besitzt, die durch das Maskierverfahren begrenzt ist, wird anschließend unmittelbar über dem zentralen Teil 30

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der zentralen Zone 24 der Insel 12 durch Entfernung des SiO in diesem Bereich definiert. Im Fenster 28 wird dann eine dünne SiO -Schicht mit einer Dicke von 30 bis 40 Nanometer hergestellt, um die Siliziumoberfläche während der Ionen-Bombardierung zu schützen.

Anschließend, vgl. Fig. 4, wird die Insel 10 einer Ionen-Bombardierung vom P-Typ ausgesetzt, mit dem Ergebnis, daß dicke Zonen 32 und 34 der SiO„-Schicht 26 im allgemeinen die Ionen stoppen, während eine Zone 28 die Ionen weiterleitet, wie das bei normaler Ionen-ImpI antation der Fall ist. Als Ei— gebnis wird eine P-Zone 36 in der Insel 10 zwischen den restlichen N-Zonen 38 und 40 erzeugt. Die Dosierung wird derart gewählt, daß die Verunreinigungskonzentration vom P-Typ die N-Konzentration in den Zonen 38 und 40 übersteigt, die Dosierung ist derart, daß die Konzentration im P-Bereich 36 die gewünschte Schwellenspannung (threshold voltage) für die Anordnung liefert. Die P-Zone 36 wird auf diese Weise als eine sehr kurze Gate-Zone ausgebildet.

Anschließend wird, vgl. Fig. 5, die dünne Si0 -Schicht-Zone 28 abgeätzt, und die Anordnung wird vor der Aufbringung einer neuen Si0 -OberfIächenschicnt gereinigt.

Gemäß Fig. 6 wird eine Si0„-Gate-Schicht 42 mit einer Dicke von 100 bis 110 Nanometer über die Gate-Zone 36 aufgewachsen.

Anschließend wird, vgl. Fig. 7, die Insel 10 maskiert, und Teile der Si0 - Schicn ten 32 und
Zonen 18 und 20 werden abgeätzt.

Teile der Si0 - Schichfen 32 und 34 über den Source- und Drain·

Fig. 8 zeigt die Aufbringung von Meta I IeIektroden, die als Drain-EIektrode 44, Gate-Elektrode 46 und Source-Ε Iektrode 48 aufgebracht werden. Diese Elektroden werden in herkömmlicher Weise aufgebracht,

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Elektrisch besitzt die vollständige Anordnung dasselbe schematische Symbol wie ein Standard-Feldeffekttransistor mit isoliertem Gate,und die erfindungsgemäße Anordnung wird in derselben Weise verwendet, wobei sie speziell Anwendung in logischen Schalt- und Speicherkreisen findet. Das geschilderte Herstellungsverfahren ermöglicht die Herstellung einer Pseudo-seIbstausgerichteten Gate-Struktur mit sehr kleinen Abmessungen des Gates. Während das dargestellte Ausführungsbeispiel der Erfindung Halbleiterzonen vom N-Type für die Source- und Drain-Zonen, und für die Gate-Zone eine Zone des P-Typs verwendet, läßt sich dieser Aufbau erfindungsgemäß auch umkehren. Es können dann komplementäre (P-Kanal) Anordnungen erzeugt werden, die insbesondere zur Verwendung in Schaltern mit komplementären Paaren vorteilhaft sind. Obwohl beim geschilderten Ausführungsbeispiel als Material für die halbleitende Inselzone Silizium zur Herstellung dieser Anordnung verwendet ist, lassen sich ebenfalls andere Halbleitermaterialien verwenden. Efnes dieser Materialien besteht z. B. in Galliumarsenid.

Die erfindungsgemäße Anordnung besitzt zwei Hauptvorteile gegenüber konventionellen diffundierten Source-Draiη-Transistören mit Metall-Gate, die in der Anreicherungsmode (enhancement mode) betrieben werden, und die die erfindungsgemäßen Transistoren ersetzen sollen. Der erste Hauptvorteil besteht darin, daß die Kanal länge längs der Gate-Zone 36 gerade gegenüber der Gate-Elektrode eine minimale Länge aufweist, wo - anstatt an der entgegengesetzten Oberfläche - der Steuereffekt maximal ist. Dadurch ist eine kürzere Kanal länge mit einer Längenreduktion um das Fünf- oder Mehrfache möglich. Diese Reduktion ermöglicht ihrerseits eine entsprechende Erhöhung des SteiI heit-Leitwerts (g ) (oder der Empfindlichkeit oder der Verstärkung). Zweitens wird die Gate-KanaIkapazitat, insbesondere die Gate-Drain-Kapazität (Miller-Effekt) verringert, wodurch die Scha Itgeschwindigkei ten bedeutend erhöht werden.

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Claims

PATENTANWALT DIPL-INQ. JOACHIM STRASSE

MI HANAU RÖMERSTR.» · POSTFACH TO · TEL. (06W) I04jO3/tO7«O · TELEgRAMMEt ΗΛΝΛΙ/ΡΛΤΕΝΤ . TELEX: 41847U pal

NATIONAL AERONAUTICS AND SPACE ADMINISTRATION

NASA Headquarters 14. Juni 1977

Washington, D.C, U.S.A. Rb/M| - 11 541

Fet deffekttransistor und Verfahren zu dessen Herstellung

Patentansprüche:

Verfahren zur Herstellung eines Feldeffekttransistors, dadurch gekennzeichnet,

daß auf einem isolierenden Substrat mindestens eine Insel aus ha IbIeitendem Material eines ersten Leitfähigkeitstyps erzeugt wird, wobei die Insel in Form einer Schicht von 0,8 bis 1,2 Mikrometer Dicke ausgebt Idet wird,

daß Über der äußeren Oberfläche dieser Insel eine ers-te, obere, dünne Maskierungsschicht mit einer Dicke von 150 bis 250 Nanometer aufgewachsen wird,

daß zwei getrennte Zonen der ersten oberen Schicht entfernt werden und eine Zwischenzone dieser Schicht als Maske stehen bleibt,

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daß in die auf diese Weise freigelegten, getrennten Zonen der Anordnung ein Material eindiffundiert wird, das die Leitfähigkeit der freigelegten, voneinander getrennten Zonen erhöht, wobei die Erhöhung in derselben Richtung der Polarität wie die vorhandene Polarität des Halbleitermaterials verläuft und auf diese Weise zwei voneinander getrennte, diskrete Polaritätszonen angereicherter Leitfähigkeit erzeugt werden, die die Source- und die Drain-Zonen darstellen,

daß die Brücke der ersten Isolierschicht entfernt wird und eine zweite Isolierschicht über den äußeren Körper der Schichtanordnung bis zu einer Dicke von 800 bis 1000 Nanometer aufwächst, daß anschließend ein Fenster in einem kleinen zentralen Bereich eingeätzt wird, der kleiner als, aber innerhalb der Fläche ist, in der der Zwischenbereich der ersten Schicht angeordnet war, wobei eine reduzierte Dicke von 30 bis 40 Nanometern aufgewachsen wird, um eine Gate-Zone zu definieren,

daß diese Gate-Zone eine Ionen-Bombardierung mit einem zweiten, entgegengesetzten Leitfähigkeitstyp erfährt, wobei die Dosierung der Bombardierung derart bemessen ist, daß der ursprüngliche Grad der Verunreinigungskonzentration in der Schichtanordnung um einen ausgewählten Grad überschritten wird, wodurch eine Gate-Zone eines zweiten Leitfähigkeitstyps erzeugt wird, die von den Source- und Drain-Zonen durch modifizierte Zonen des ersten Leitfähigkeitstyps jedoch geringerer Leitfähigkeit als die Source- und Drain-Zonen beabstandet ist,

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daß die zweite Schicht über der Gate-Zone der Schichtanordnung entfernt wird und die freigelegte Oberfläche der Schichtanordnung gereinigt wird,

daß eine dritte Isolierschicht mit einer Dicke von 100 bis 110 Nanometer über der Gate-Zone aufgewachsen wird,

daß die zweite Schicht über den Source- und Drain-7onen entfernt wird und Öffnungen für Source- und Drain- Kontakte erzeugt werden, und

daß leitende Elektroden auf die derart erzeugten Source- und Drain-Öffnungen in der zweiten Schicht und auf der dritten Schicht über der Gate-Zone abgeschieden werden.
2. Verfahren zur Herstellung eines Feldeffekttransistors nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitermaterial Silizium ist, und daß die Schichten Siliziumdioxid enthalten.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Zone vorn P-Leitfähigkeitstyp ist, und daß die modifizierten Zonen eine N-Leitfähigkeit und die Source- und die Drain-Zone eine N⁺-Leitfähigkeit aufwe i sen.
4. Feldeffekttransistor, der eine Schicht eines Halbleitei— materials aufweist, die auf einer Seite eines isolierenden Trägers angeordnet ist, mit einer zentralen Gate-Zone eines ersten Leitfähigkeitstyps zwischen äußeren Source- und Drain-Zonen eines zweiten, entgegengesetzten Leitfähigkeitstyps, gekennzeich η e t durch

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eine erste modifizierte Zone (18 bzw. 20) zwischen dem Gate (28) und der Source-Zone (20 bzw. 18), und

eine zweite modifizierte Zone (20 bzw. 18) zwischen der Gate-Zone (28) und der Drain-Zone (18 bzw. 20), wobei die modifizierten Zonen aus dem zweiten Leitfähigkeitstyp mit im Vergleich zu den Source- und Drain-Zonen (18, 20) reduzierter Leitfähigkeit bestehen, wobei die Länge der Gate-Zonen benachbart zum isolierenden Träger am größten ist.
5. Feldeffekttransistor nach Anspruch 4, dadurch gekennzei chnet, daß als Halbleitermaterial Silizium verwendet wird.
6. Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß die Gate-Zone eine P-Leitfähigkeitszone darstellt, daß die modifizierten Zonen eine N-Leitfähigkeit besitzen, und daß die Source- und Drain-Zonen vom N*-Leitfähigkeitstyp sind.

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