DE2701500A1

DE2701500A1 - Frequenzvervielfacher

Info

Publication number: DE2701500A1
Application number: DE19772701500
Authority: DE
Inventors: David William Davenport
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-03-08
Filing date: 1977-01-15
Publication date: 1977-09-15
Also published as: JPS52108761A; JPS5949731B2; GB1561465A; US3993957A

Description

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Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: RA 975 010

Frequenzvervielfacher

Die Erfindung betrifft einen Frequenzvervielfacher für Rechteckwellensignale entsprechend dem Oberbegriff des Patentanspruchs

Solche Frequenzvervielfacher lassen sich vorzugsweise für die Frequenzvervielfachung rechteckwellenförmiger Taktsignale verwenden ,

Seit langem sind bereits Frequenzvervielfacher für derartige Anwendungszwecke bekannt. Sie weisen jedoch Präzisionsmängel bezüglich ihres frequenzvervielfachten Ausgangssignals auf. Schwierigkeiten ergeben sich insbesondere dann, wenn Ausgangsimpulse mit unterschiedlicher Impulslänge erzeugt werden; dies ist der Fall_f wenn z.B. ein freilaufender Multivibrator mit einem Synchronisiersignal getriggert wird, wie dies bei Fernsehablenkschaltkreisen üblich ist.

Eine andere ausgeführte Frequenzverdopplerschaltung verwendet eine ', Verzögerungsleitung ohne Abgriffe und dazu ein einziges antivalen- tes ODER-Glied zur Erzeugung eines Rechteckwellensignals mit ver- ; doppelter Frequenz. Dieser Frequenzverdoppler läßt sich jedoch nicht für die Erzeugung höherfrequenter Vielfacher der Eingangs-

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frequenz erweitern. ι

ι Die Aufgabe der vorliegenden Erfindung ist die Schaffung einer j Schaltungsanordnung zur Erzeugung eines weitvolumigen, ganzzahligen Frequenzvielfachs einer zugeführten Eingangsfrequenz mit ausreichender Präzision und Konstanz des Ausgangssignals. Die Erzeugung eines entsprechenden gebrochenzahligen Vielfachs soll unter Erweiterung der Grundanordnung durchführbar sein.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Die mögliche Erweiterung ist als Ausgestaltung im Unteranspruch 2

beschrieben. ,

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dar- ! gestellt und wird nachfolgend näher erläutert.

I Fig. 1 zeigt das Schaltbild des gewählten Ausführungs- i

beispiels. ■

Fig. 2 ist ein Zeitdiagramm für die Erläuterung der ]

Fig. 1,

I Ein Aufbau nach der Fig. 1 kann zur Erzeugung eines Ausgangs- |

taktsignals verwendet werden mit einer Frequenz, die ein Vielfache^ der vorgegebenen Eingangsfrequenz ist. Ein Rechteckwellensignal mit der Frequenz C wird von einer Quelle, wie z.B. einer Datenverarbeitungsmaschine, zugeführt und zur Erzeugung einer Frequenz — C multipliziert und dividiert.

Das Rechteckwellensignal wird dem Eingang über einen Anschluß 10 zugeführt und speist einen Frequenzteiler 11 beliebiger bekannter Art, wie z.B. in Form eines binären oder dezimalen Zählers oder eines Zählers, der sich beim Erreichen eines bestimmten Zählerstandes selbst löscht oder ähnlich. Die Zählerausgangsleitung 12 führt dann ein Rechteckwellensignal mit der Frequenz C/n, worin η eine ganze Zahl ist. Dieses Signal mit der Frequenz C/n wird dann einer angezapften Verzögerungsleitung 14 zugeführt, deren

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Gesamtver zögerungs zeit T mindestens gleich ^3— · ^- ist, wobei m eine andere, von η verschiedene ganze Zahl ist. Die Verzögerungsleitung 14 ist zwecks Abgabe von mindestens (m-1) Ausgangssignalen mit Vielfachen der Verzögerung -^- angezapft, wobei das Eingangssignal einer Verzögerung öSr' 2m£5' 2πδ? ^usw· unterwerf bar list.

Diese (m-1) Ausgangssignale werden zusammen mit dem Verzögerungsleitungs-Eingangssignal einer baumartig verästelten Paritätsschaltung 15 zugeführt, die ein beabsichtigtes Ausgangssignal über eine Leitung 16 abgibt, wenn eine ungerade Zahl von Signalen 'der verästelten Paritätsschaltung 15 zugeführt wird. Diese IParitätsschaltung 15 ist eine herkömmliche Anordnung von Antivalenzgliedern 18, 19 und 20. Die Zweigeingänge sind die von der Verzögerungsleitung 14 gespeisten Eingänge der Antivalenzglieder 18 und 19 in der ersten Reihe, deren Ausgangssignale wiederum mittels des Antivalenzglieds 20 in der zweiten Reihe kombiniert werden. Weitere Antivalenzglieder könnten bei Bedarf zugefügt werden, um dabei ein gewünschtes Ausgangssignal zu erzeugen. Ein geeignetes Antivalenzglied kann z.B. gefunden werden in der Veröffentlichung "Manual of Logic Circuits", von G.A. Maley, veröffentlicht durch Prentice-Hall, Inc., 1970, Darin sind Antivalenzglieder auf den Seiten 47, 48, 51 bis 56, 161, 162, 163 und 166 bis 169 zu finden. Eine baumartig verästelte Paritätsschaltung an der Stelle von 15, die dann ein Ausgangssignal abgibt, wenn eine gerade Zahl ihrer Eingänge gespeist wird, wäre ebenfalls möglich.

Fig. 2 erläutert die zeitlichen Funktionen der Schaltkreise gemäß Fig. 1. Das gewählte m ist gleich 6, wofür sich (m-1) = 5 Verzögerungsabschnitte ergeben, deren jeder die Verzögerungszeit t "> 1/6tel der halben Periode des Eingangssignals vom Teiler 11 aufweist. Die einzelnen Abgriffsleitungen entsprechen dabei immer ganzzahligen Vielfachen von t/6. Ab Zeitpunkt T_Q wird das Ausgangs signal des Teilers 11 lange genug eingeschaltet, um voll-

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ständig durch die Verzögerungsleitung 14 durchlaufen zu können; dabei werden sämtliche Abgriffe eingeschaltet. Der baumartigen Paritätsschaltung 15 werden sechs Eingangssignale zugeführt; der Ausgang befindet sich dann im ausgeschalteten Zustand. Zur Zeit T_Q + t ist der Ausgang des Teilers 11 bereits abgesenkt und damit der Eingang der Verzögerungsleitung ebenfalls. Hur die fünf nachfolgenden Abgriffe geben noch ein Eingangssignal mit eingeschaltetem Pegel an die Paritätsschaltung 15 ab, deren Ausgang damit eingeschaltet wird. Zur Zeit T- + 2t ist der Aus-Pegel bereits über den ersten Abgriff hinaus fortgeschritten und nur vier eingeschaltete Signalpegel werden der Paritätsschaltung 15 zugeführt; ihr Ausgang geht damit wieder auf den ausgeschalteten Pegel. Dieses Hin- und Herschlagen des Ausgangssignals setzt sich so lange fort,

bis der Aus-Pegel über sämtliche Abgriffe der Verzögerungsleitung hinaus fortgeschritten ist_f wobei abwechselnd gerade und ungerade Ein-Signalzahlen jeweils anstehen. Zur Zeit T_ + 6t ist der AusPegel über sämtliche Eingänge der Paritätsschaltung 15 hinaus vorgerückt. Jetzt wechselt der Ausgangspegel des Teilers 11 wiederum, und zur Zeit T_Q + 7t ist der eingeschaltete Pegel bereits · wieder in die Verzögerungsleitung 14 hineingetreten und der Paritätsschaltung 15 wird jetzt ein einziges Signal mit eingeschal- ! tetem Pegel zugeführt. Nach jedem Fortschalten mit der Zeit t wird ein weiterer Eingang der Paritätsschaltung 15 auf den Ein-Pegel zugeschaltet, bis zur Zeit T + 12t der Gesamtsignalsta- ' tus dann wieder so ist wie bei T , Ein kompletter Zyklus wurde j bis dahin vom Teiler 11 zugeführt. Während dieser bis dahin abgelaufenen Zyklusperiode hat das Ausgangssignal auf der Leitung 16 sechs volle Hin- und Herschläge mitgemacht, so daß sich eine Frequenzmultiplikation um den Faktor 6 effektiv ergeben hat. Andere MuItiplikationsfaktoren m können selbstverständlich vorigesehen werden, unter der Voraussetzung, daß die Verzögerungsleitung mindestens -~ · ^ als Verzögerung mit m-1 Abgrif fen aufweist, die zueinander zeitlich um tJ--= versetzt sind.

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Die Kombination eines Frequenzmultiplizierers mit einem ganzzahligen Multiplikationsfaktor m mit einer Teilerschaltung mit dem Teilungsfaktor η ermöglicht die Erzeugung einer Ausgangsfrequenz, die das Eingangssignal um jeden beliebigen Bruch — frequenzmäßig transponiert enthält.

Zusammenfassung:

Es wurde eine Schaltungsanordnung beschrieben, mittels derer die Frequenz eines Maschinentaktsignals vervielfachbar ist. Dazu wird eine angezapfte Verzögerungsleitung verwendet mit einer Gesamtverzögerungszeit, die etwas kleiner ist als die Zeit eines halben Taktzyklus des eingegebenen Taktsignals, und eine baumartig verästelte Antivalenz-Paritätsschaltung₍ die mit den Abgriffen der vorgenannten Verzögerungsleitung verbunden ist. Ein Frequenzteiler üblicher Bauart ist dem Eingang der Verzögerungsleitung vorschaltbar, womit ein Ausgangstaktsignal abnehmbar ist, dessen Frequenz jedes beliebige rationale Vielfache der Eingangstaktfrequenz sein kann.

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Claims

PATE N TA M SPRÜCHE

β. ' Frequenzvervielfacher für Rechteckwellensignale, gekennzeichnet durch eine Verzögerungsleitung (14) mit einem Anfang, einem Ende und mindestens einem zusätzlichen Abgriff, wobei die Verzögerung vom Anfang zum ersten Abgriff, von jedem Abgriff zum nächstfolgenden Abgriff und vom letzten Abgriff zum Ende 1/2mC beträgt mit m als Frequenzmultiplikator, C als Frequenz des Eingangssignals und (m-1)/2mC als Mindestgesamtverzögerungszeit der Verzögerungsleitung (14) ,

kombiniert mit einer baumartig verästelten Paritätsschaltung (15) von Antivalenzgliedern (18, 19, 20)_f deren m Eingänge mit dem Anfang, je einem der vorgesehenen m-2 Abgriffe und dem Ende der Verzögerungsleitung (14) verbunden sind, wobei am Ausgang (Leitung 16) der verästelten Paritätsschaltung (15) ein vorgegebener Ausgangssignalpegel immer dann abnehmbar ist, wenn eine vorgegebene Gruppierung (ungerade Zahl oder gerade Zahl) von vorgegebenen , Signalpegeln an den Eingängen der verästelten Paritäts- j schaltung (15) ansteht, und damit am Ausgang (16) ein j Signal mit der Frequenz mC abnehmbar ist.
2. Frequenzvervielfacher nach Anspruch 1, dadurch gekennzeichnet,

daß der Verzögerungsleitung (14) ein Frequenzteiler (11) j

i vorgeschaltet ist, der die Frequenz C des zugeführten !

Rechteckwellensignals durch einen Divisor η teilt, wobei am Ausgang (Leitung 16) der Gesamtanordnung des Frequenz- I vervielfachers ein Signal mit der Frequenz — C abnehmbar istj.

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