DE2743662A1 - Ein-transistor-speicherelement und verfahren zu seiner herstellung - Google Patents
Ein-transistor-speicherelement und verfahren zu seiner herstellungInfo
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Description
AKTIENGESELLSCHAFT . Unser Zeichen
Berlin und München ' *' VPA 77 P 7 H 8 BRD
Die Erfindung bezieht sich auf ein Ein-Transistor-Speicherelement der im Oberbegriff des Patentanspruches 1 angegebenen Art und
auf ein Verfahren zu seiner Herstellung.
Solche Speicherelemente sind beispielsweise aus dem 1SEEE Journal
of Solid-state Circuits", Vol. SC-8, No. 5, Okt. 1973, Seiten bis 323ί insbesondere Fig. 2 usd Fig. 4» bekannt. Dabei ist die
Wortleitung, die die Bitleitung im Bereich des Speicherelementes kreuzt, als metallische Leiterbahn ausgebildet, die über einer die
Gateelektrode des Transistors abdeckendes Isolierschicht verlegt ist und die Gateelektrode la Bereich eines in der Isolierschicht
vorgesehenen Kontaktlscaes köstaktlert, lter für dieses Kostaktloch
vorzusehende Anteil an Speicherfläche steht jedoch einer angestrebten Verkleinerung des Speicherelementes entgegen«
Der Erfindung liegt die Aufgabe zugrunde, ein Ein-Transistor-Speicherelement
anzugeben, das eine möglichst flächensparende Ansteuerung aufweist.
Das wird erfindungsgemäß durch eine Ausbildung entsprechend den im Kennzeichen des Patentanspruches 1 aufgeführtes Merkmalen erreicht.
Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin,
daß die Wortleitung und die Gateelektrode aus ein und derselben elektrisch leitenden Beschichtung gebildet sind und somit
29.7.1977 / St 1 HtP 909814/0348
-Ϊ- r
77 Ρ7 HS BRD
• ο"
das Problem einer im Bereich eines Kontaktloches erfolgenden Kontaktierung zwischen zwei verschiedenen leitenden Ebenen bei der
Ansteuerung des Auswahltransistors entfällt. Dabei stellt die Gateelektrode gleichzeitig eine das Source- und Draingebiet des
Feldeffekttransistors gegenüber dem Kanalbereich abgrenzende Dotierungsmaske dar.
Eine Weiterbildung des erfindungsgemäßen Ein-Transistor-Speicherelementes
ist durch die Merkmale des Patentanspruches 2 gegeben. Hierbei ist auch der Speicherkondensator ohne ein Kontaktloch
einerseits an das Draingebiet des Auswahltransistors und andererseits an eine Bezugspotentialleitung angeschlossen.
Vorteilhafte Verfahren zur Herstellung von Ein-Transistor-Speicherelementen
nach den Patentansprüchen 1 und 2 sind durch die Patentansprüche 7 und 8 gekennzeichnet.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert.
Dabei zeigt:
Fig. 1 eine Draufsicht auf ein nach der Erfindung ausgebildetes Ein-Transistor-Speicherelement,
Fig. 2 einen Querschnitt entlang der Linie II-II von Fig. 1 und
Fig. 3 die schematische Darstellung einzelner Schritte eines Herstellungsverfahrens
für ein Speicherelement nach den Figuren 1 und
In den Figuren 1 und 2 ist eine p-dotierte Halbleiterschicht 1,
insbesondere eine Siliziumschicht, mit n+-dotierten, oberflächenseitigen
Gebieten 2 und 3 versehen, die dasSource- und Draingebiet eines Auswahl-Feldeffekttransistor τ darstellen. Oberhalb des
Kanalbereiches 4, der sich oberflächenseitig zwischen dem Source- und Draingebiet 2 und 3 erstreckt, befindet sich ein durch eine
Gateoxidschicht 5 von 1 getrennte, aus einer leitenden Beschichtung
gebildete Gateelektrode 6, die aus einem Abschnitt einer in Fig. vertikal verlaufenden und auf ihrer ganzen Länge gegen die Halbleiterschicht
1 isolierten Wortleitung WL besteht. Das Sourcegebiet
2 ist durch ein in Fig. 2 linksseitig angefügtes, n+-do-Anschlußgebiet
7 mit einem in der Halbleiterschicht 1 isehenen, η -dotj
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oberflächenseitig vorgesehenen, η -dotierten Gebiet BL verbunden,
77 P7 H 3 BRO das In Flg. 1 als horizontal verlaufender Streifen dargestellt
1st. Das Gebiet BL stellt dabei eine Bitleitung dar, die mit einem endseitigen Anschluß 8 versehen ist. Die Wortleitung WL ist
mit einem endseitigen Anschluß 9 beschaltet.
Wie aus Fig. 1 ersichtlich ist, kreuzen sich die Bitleitung BL und die Wortleitung WL in einem Winkel von etwa 90°, wobei die
Bitleitung BL entsprechend Fig. 2 oberflächenseitig in der Halbleiterschicht 1 angeordnet ist und die Wortleitung WL oberhalb
der Halbleiterschicht 1 verläuft. Zwischen beiden Leitungen befindet sich eine die Oberfläche der Halbleiterschicht 1 bedeckende
Isolierschicht, die oberhalb des Kanalbereiches k als eine dünne
Gateoxidschicht 5 ausgebildet ist, welche oberhalb des Gebietes BL in eine dicke Feldoxidschicht 10 übergeht. Durch die Anordnung
des Anschlußgebietes 7 etwa parallel zu der Richtung der Wortleitung WL ergibt sich ein seitlicher Versatz V der Bitleitung BL
gegenüber der Symmetrielinie der Source-Drain-Strecke 2-3. Die
Randzonen des Abschnittes 6 der Wortleitung WL bestimmen-—dabei
die Grenzen des Kanalbereiches des Transistors T gegenüber dem
Eine in Fig. 2 gestrichelt angedeutete, η -dotierte, oberflächenseitige Zone 11, die sich an das Draingebiet 3 anschließt, bildet
dann die eine Elektrode eines Speicherkondensators C, dessen auf
einem konstanten Potential gehaltene Gegenelektrode bei dem in den Figuren 1 und 2 dargestellten Ausführungsbeispiel aus einest
zweiten Teil 12 der oben genannten elektrisch leitenden Beschichtung besteht, der einen viereckigen Umriß aufweist und in Fig.
durch die beiden Diagonalen des Yiereeks gekennzeichnet ist. Mit
diesem zweiten Teil 12 ist ein dritter Teil 13 der elektrisch leitenden Beschichtung verbunden, der streifenförmig ausgebildet ist,
parallel zur Wortleitung WL verläuft und eine Bezugspotentialleitung darstellt, die mit einem endseitigen Anschluß 14 versehen ist. Der zweite Teil 12 ist von der Oberflache der HaIb-
lederschicht 1 wieder durch die dünne Gateoxidschicht 5 getrennt, während der dritte Teil 13 ia wesentlichen durch eise
dicke Feldoxidschicht 15 isoliert ist* die lediglich aa Rand des
Elektrodenbereiches 11, 12 von C in die dünne Gateoxidschicht 5
übergeht.
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Wird das Bezugspotential, das dem Anschluß 14 zugeführt wird,
gegenüber dem Oberflächenpotential der Halbleiterschicht 1 im Elektrodenbereich 11 des Speicherkondensators C hinreichend hoch
gewählt, so kann das n+-dotierte Gebiet 11 entfallen, da sich in
diesem Fall eine oberflächenseitige Inversionsschicht 16 in 1
ausbildet, die die Elektrodenfunktion des Gebietes 11 vollständig
übernimmt.
Ordnet man mehrere in der beschriebenen Weise ausgebildete Ein-Transistor-Speicherelemente auf einer gemeinsamen dotierten Halb
leiterschicht 1 zeilen- und Spaltenweise an, so ist die Bitleitung BL für alle in einer Zeile angeordneten Elemente gemeinsam, während
die Wortleitung WL und die Bezugspotentialleitung 13 allen Elemente] einer Spalte gemeinsam sind. Dabei ist die gemeinsame Bitleitung
mit den Anschlußgebieten 7 aller Elemente einer Zeile verbunden,
während die Gateelektroden 6 der Transistoren aller in einer Spalte
angeordneten Elemente unterschiedliche Abschnitte ein und derselben Wortleitung WL darstellen und die Elektroden 12 aller in
derselben Spalte angeordneten Elemente Erweiterungen ein und derselben Bezugspotentialleitung 13 bilden.
Zur weiteren Einsparung von Speicherfläche ist es zweckmäßig, eine
solche gemeinsame Bezugspotentialleitung 13 von dem Bezugspotential freizuschalten und als eine gemeinsame Wortleitung für die nächst
folgende Spalte von Speicherelementen zu verwenden. Diese Speicher
elemente sind dann mit ihren Source-, Drain- und Anschlußgebieten 2, 3 und 7 sowie mit ihren Elektrodenbereichen 11, 12 bezüglich
der Leitung 13 in derselben Weise angeordnet wie die entsprechenden Teile der in der betrachteten Spalte befindlichen Speicherelemente
bezüglich der Wortleitung WL. Da nur jeweils eine der beiden Spalten durch Anlegen einer vorgegebenen Spannung an die zugeordnete
Wortleitung für das Einschreiben oder Auslesen von Informationen selektiert wird, können keine unerwünschten Beeinflussungen zwischen
den einzelnen Spalten entstehen.
Mit besonderem Vorteil besteht die leitende Beschichtung, aus der
die Gateelektrode 6 und ggf. die mit dem Bezugspotential verbundene Gegenelektrode 12 des Speicherkondensators C sowie die Bezugspotentialleitung 13 gebildet sind, aus einem hochdotierten Halbleitermaterial, insbesondere aus polykristallinem Silizium.
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Andererseits kann diese leitende Beschichtung auch als eine metallische Beschichtung ausgebildet sein und z.B. aus Aluminium
bestehen.
Im Betrieb erfolgt das Einschreiben einer logischen "1", die
durch eine Signalspannung von z.B. 5 Volt auf der Bitleitung BL
dargestellt wird, in ein nach den Figuren 1 und 2 ausgebildetes Speicherelement in der Weise, daß die Wortleitung 9 mit einem
Signal von ebenfalls 5 Volt belegt wird, so daß der Auswahltransistor T in den leitenden Zustand gelangt und die Signalspannung
über die Gebiete 7, 2, 4 und 3 der Elektrode 11 bzw.
der Inversionsschicht 16 des Speicherkondensators C zugeführt wird. C lädt sich hierdurch auf und speichert die Information
nach dem durch das Abschalten des Signals auf der Wortleitung WL bedingte Sperren des Transistors T. Beim Auslesen der gespeicherten
Information wird die Bitleitung BL zunächst auf e η mittleres Potential gebracht, das zwischen den Potentialen liegt, die die
Elektrode 11 beim Speichern einer η1" bzw. einer n0" annimmt, wobei
dann je nach dem Ladungszustand von C Umladevorgänge zwischen C und der Leitungskapazität derBitleitung BL auftreten, die in
der einen oder anderen Richtung verlaufen. Damit ergeben sich auf der Bitleitung BL Potentialverschiebungen in der einen oder
anderen Richtung, die getrennt auswertbar sind.
Bei der Herstellung einer nach den Figuren 1 und 2 ausgebildeten, versuchsweisen AusfUhruagsfors der Erfindung wurde von einer pdotlerten
Siliziumschicht mit einem spezifischen Widerstand von 20 Ohm-cm ausgegangen. Dies Siliziumschicht wurde^nächst mit einer
ganzflächigen, 300 bis 600 nm dicken Isolierschicht 18 aus 2
tiberzogen (Fig. 3a). Dann wurde in einem Photoltzschritt in dieser
Isolierschicht 18 eine öffnung 19 vorgesehen, durch die in einem
ersten Dotierungsschritt ein entgegengesetzt zu 1 dotiertes, oberfllchenseitiges
und streifenförmiges Gebiet 20 hergestellt wurde, das der Bitleitung BL der Figuren 1 und 2 entsprach (Fig. 3b).
Der Dotierungsschritt bestand dabei in einer Implantation 11 von Phosphor- oder Arsen-Ionen mit einer Dosis von 5 * 10 bis 1 ·
10 cm bei einer lonenbesehleunigungsspannung von 20 bis 50 kV.
Anstelle dieser Implantation wäre auch ein entsprechender Diffusioasschritt in Frage gekommen. Das Aktivieren der implantierten
kO Fremdatoise erfolgte bei einer Tesperatur von 900 bis 1000°c unter
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Sauerstoffatmosphäre, wobei sich das Gebiet 20 tiefer in die Halbleiterschicht
1 ausdehnte und eine neue SiO -Schicht 21 innerhalb der Öffnung 19 aufwuchs (Fig. 3c). Mttels eines Photoätzschrittes
wurden dann die öffnung 22 vorgesehen, die flächenmäßig dem Source-, Drain- und Anschlußgebiet 2, 3 und 7 des Transistors T
sowie dessen Kanalbereich 4 entsprach und in einem weiteren Oxidationsschritt mit einer 30 bis 60 mn dicken Gateoxidschicht 23
versehen wurde (Fig. 3d). Anschließend wurde eine ganzflächige elektrisch leitende Beschichtung aufgebracht, die bei dem durchgeführten
Verfahren aus einer etwa 400 bis 600 nm dicken Schicht aus polykristallinem Silizium bestand. In einem weiteren Photoätzschritt
wurde die letztgenannte Schicht wieder soweit entfernt, daß nur der die Wortleitung WL einschließlich der Gateelektrode 6
von T darstellende Teil derselben bestehen blieb (Fig. 3e). Schließlieh
wurde ein weiterer Dotierungsschritt in Form einer neuerlichen Ionenimplantation 12 vorgenommen, durch den Phosphor- bzw.
Arsen-Ionen mit einer Dosis von 5 · 10 bis 1 · 10 cm bei einer Beschleunigungsspannung von 80 bis 120 kV in die nur vom
Gateoxid 23 abgedeckten Bereiche der Halbleiterschicht 1 implantiert wurden. Auf diese Weise entstanden das n+-dotierte Source-, Drain-
und Anschlußgebiet 2, 3 und 7 des Auswahltransistors T, wobei der die Gateelektrode 6 darstellende Abschnitt der Wortleitung WL als
Dotierungsmaske diente, Die implantierten Atome wurden wieder bei 900 bis 10000C aktiviert. Danach wurde auf der gesamten Oberfläche
eine 300 bis 400 nm dicke SiO2-Schicht 24 abgeschieden
(Fig. 3f).
Nach einer Weiterbildung des vorstehend beschriebenen Verfahrens wurde die Öffnung 22 so bemessen, daß sie auch den Bereich der
Elektrode 12 des Speicherkondensators C mit einschloß und sich bis
zu dem rechtsseitigen Rand 22a erstreckte (Fig. 3d). Innerhalb der öffnung 22, 22a, die mit der Gateoxidschicht 23 überzogen wurdo,
blieb dann nach dem teilweisen Wegätzen der leitenden Beschichtung
(Fig. 3e)einerseits ein zweiter Teil derselben bestehen, der dli»
eine Elektrode 12 des Speicherkondensators C darstellte, und
andererseits der dritte Teil 13, der die Bezugspo ten tia.llei turm
bildet«.
Nach einer Variante dor vorstehend beschriebenen Weiter bildung fi.es
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COPY
Herstellungsverfahrens wurde neben der öffnung 19 auch eine
öffnung 19 a vorgesehen (Fig. 3b), wobei gleichzeitig alt der Do·
tierung des die Bitleitung BL darstellenden Gebietes 20 durch die öffnung 19a eine η -Dotierung des Gebietes 11 erfolgte, das
die mit deaDraingebiet 3 des Transistors T verbundene, oberflächenseitig in der Halbleiterschicht 1 angeordnete Elektrode
des Speicherkondensators C bildete.
8 Patentansprüche
3 Figuren
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Leerseite
Claims (1)
- 77 P 7 H 8 SRO Pat ent ansprüchei> Ein-Transistor-Speicherelement, bestehend aus einem Auswahl-MIS-Feldeffekttransistor und einem Speicherkondensator, bei dem in einer dotierten Halbleiterschicht entgegengesetzt dotierte Gebiete vorgesehen sind, die das Source- und Draingebiet des Transistors bilden, bei dem eine Bitleitung als ein streifenförmiges, entgegengesetzt dotiertes, mit dem Sourcegebiet in Verbindung stehendes Gebiet ausgebildet ist und bei dem die über der Halbleiteroberfläche isoliert angeordnete Gateelektrode des Transistors über eine Wortleitung ansteuerbar ist,dadurch ge kennzeichnet , daß die Wortleitung (WL) aus einem ersten, streifenförmigen, quer zur Source-Drain-Richtung verlaufenden Teil einer elektrisch leitenden Beschichtung besteht, die durch eine Isolierschicht (5) von der Oberfläche der Halbleiterschicht (1) getrennt ist, wobei ein Abschnitt (6) dieses streifenförmigen Teiles wenigstens einen Teil der Gateelektrode des Transistors (T) bildet und mit seinen Randzonen die Begrenzung des Kanalbereiches (4) gegenüber dem Source- und Draingebiet (2 und 3) bestimmt, und daß das Sourcegebiet (2) des Transistors (T) über ein etwa parallel zur Wortleitung (WL) verlaufendes Anschlußgebiet (7) mit der etwa in Source-Drain-Richtung, aber zur Source-Drain-Strecke (2-3) versetzt verlaufenden Bitleitung (BL) verbunden ist.2. Ein-Transistor-Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß ein zweiter Teil der elektrisch leitenden Beschichtung eine Elektrode (12) des Speicherkondensators (C) bildet und daß ein dritter Teil der elektrisch leitenden Beschichtung eine streifenförmige, mit dem zweiten Teil verbundene Bezugspotentialleitung (13) bildet.3. Anordnung einer Mehrzahl von Ein-Transistor-Speicherelementen nach einem der vorhergehenden Ansprüche auf ein und derselben dotierten Halbleiterschicht (1), dadurch gekennzeichnet, daß die Sourcegebiete (2) der Transistoren (T) einer ersten Gruppe von Speicherelementen mit einem entgegengesetzt dotierten, streifenförmigen Gebiet in Verbindung stehen, das eine dieser Gruppe gemeinsame Bitleitung (BL) darstellt, und daß die ersten Teile der elektrisch leitenden Beschichtungen einer zweiten Gruppe von9098U/03A877 P 7 M 3 BROSpeicherelementen Bestandteile einer dieser Gruppe gemeinsamen Wortleitung (WL) darstellen.k. Anordnung einer Mehrzahl von Ein-Transistor-Speicherelementen nach Anspruch 3 auf ein und derselben dotierten Halbleiterschicht (1), dadurch gekennzeichnet, daß die dritten Teile der leitenden Beschichtungen der zweiten Gruppe von Speicherelementen eine den Speicherkondensatoren (C) dieser Gruppe gemeinsame Bezugspotentialleitung (13) bilden.5· Anordnung einer Mehrzahl von Ein-Transistor-Speicherelementen nach Anspruch 4 auf ein und derselben dotierten Halbleiterschicht (1),dadurch gekennzeichnet, daß die dritten Teile (13) der leitenden Beschichtungen der zweiten Gruppe von Speicherelementen von dem Bezugspotential abschaltbar sind und eine einer weiteren Gruppe von Speicherelementen gemeinsame Wortleitung darstellen.6. Ein-Transistor-Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die leitende Beschichtung aus hochdotiertem Halbleitermaterial, insbesondere aus polykristallinem Silizium, besteht.7. Verfahren zur Herstellung eines Ein-Transistor-Speicherelementes nach Anspruch 1, dadurch gekennzeichnet, daß die dotierte Halbleiterschicht (1) mit einer Isolierschicht (18) Überzogen wird, in der eine öffnung (19) vorgesehen wird, durch die in einem ersten Dotierungsschritt (11) die entgegengesetzt dotierte Bitleitung (20) gebildet wird, daß nach dem Wiederherstellen einer geschlossenen Isolierschicht (21) in dieser eine Öffnung (22) vorgesehen wird, die dem Source-, Drain-, Kanal- und Anschlußgebiet (2, 3, 4 und 7) des Transistors T entspricht, daß die Halbleiterschicht (1) innerhalb dieser öffnung mit einer dünnen Isolierschicht (23) überzogen wird, daß anschließend eine ganzflächige elektrisch leitende Beschichtung aufgebracht wird, die durch maskierte Ätzschritte soweit entfernt wird, daß der die Wortleitung (WL) darstellende, erste Teil derselben bestehen bleibt, und daß innerhalb des Bereiches der dünnen Isolierschicht (23) eine Ionenimplantation (12) vorgenommen wird, die zur Dotierung des Source- und Drain- und Anschlußgebietes (2, 3 und 7) des Transistors (T) unter Verwendung des ersten Teils C6)Äder leitenden Beschichtung9098U/034877 P7 HS 9ROals Dotierungsmaske führt.8. Verfahren zur Herstellung eines Ein-Transistor-Speicherelements nach Anspruch 2, dadurch gekennzeichnet, daß die dotierte Halbleiterschicht (1) mit einer Isolierschicht (18) überzogen wird, in der öffnungen vorgesehen werden, durch die in einem ersten Dotierungsschritt (11) die entgegengesetzt dotierte Bitleitung (20) und ggf. eine mit dem Draingebiet (3) des Transistors (T) verbundene, oberflächenseitig in der Halbleiterschicht (1) angeordnete Elektrode (11) des Speicherkondensators (C) gebildet wird, daß nach dem Wiederherstellen einer geschlossenen Isolierschicht (21) in dieser öffnungen (22, 22a) vorgesehen werden, die dem Source-, Drain-, Kanal- und Anschlußgebiet (2, 3, 4 und 7) des Transistors (T) sowie dem Elektrodenbereich (12) des Speicherkonfensators (C) entsprechen, daß die Halbleiterschicht (1) innerhalb dieser öffnungen mit einer dünnen Isolierschicht (23) überzogen wird, daß anschließend eine ganzflä'chige elektrisch leitende Beschichtung aufgebracht wird, die durch maskierte Ätzschritte soweit entfernt wird, daß der die Wortleitung (WL) darstellende erste Teil, der die Elektrode (12) des Speicherkondensators (C) darstellende zweite Teil und der die Bezugspotentialleitung (13) darstellende dritte Teil derselben bestehen bleibt, und daß innerhalb des Bereiches der dünnen Isolierschicht (23) eine Ionenimplantation (12) vorgenommen wird, die zur Dotierung des Source-, Drain- und Anschlußgebietes (2, 3 und 7) des Transistors (T) unter Verwendung des ersten und zweiten Teils der leitenden Beschichtung als Dotierungsmaske führt.9098U/0348
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