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DE10296955T5 - Halbleitervorrichtung bzw. Halbleiterbauelement und Herstellungsverfahren dafür - Google Patents

Halbleitervorrichtung bzw. Halbleiterbauelement und Herstellungsverfahren dafür Download PDF

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DE10296955T5
DE10296955T5 DE10296955T DE10296955T DE10296955T5 DE 10296955 T5 DE10296955 T5 DE 10296955T5 DE 10296955 T DE10296955 T DE 10296955T DE 10296955 T DE10296955 T DE 10296955T DE 10296955 T5 DE10296955 T5 DE 10296955T5
Authority
DE
Germany
Prior art keywords
oxide layer
layer
gate
subsection
voltage transistor
Prior art date
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Withdrawn
Application number
DE10296955T
Other languages
English (en)
Inventor
Moriya Kasai Iwai
Masaaki Sanda Yoshida
Hiroaki Kawanishi Nakanishi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Abstract

Halbleitervorrichtung bzw. Halbleiterbauelement, mit:
einer ersten Isolations- bzw. Trennschicht, die auf einem Halbleitersubstrat eines ersten elektrischen Leitfähigkeitstyps ausgebildet ist,
zwei Diffusionsbereichen von einem zweiten elektrischen Leitfähigkeitstyp, die separat unter einem Abstand auf der Oberfläche eines Bereichs, angrenzend an die erste Isolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist, ausgebildet sind,
einer Gateoxid-Schicht für einen nicht-flüchtigen Speicher, die auf dem Halbleitersubstrat ausgebildet ist, die den Abstandsbereich zwischen den zwei Diffusionsbereichen umfasst und die teilweise mit den zwei Diffusionsbereichen überlappen,
einem Steuergate mit einer Polysilizium-Schicht, die auf der ersten Isolationsschicht ausgebildet ist, und
dem nicht-flüchtigen Speicher, der eine Polysilizium-Schicht umfasst, die auf der ersten Isolationsschicht und auf der Gateoxid-Schicht für den nicht-flüchtigen Speicher ausgebildet ist, sowie ein schwebendes (floating) Gate bzw. Gate ohne festes Bezugspotenzial, das durch Überlappung entweder mit einer oberen Schicht oder mit einer unteren Schicht des Steuergates mittels einer zweiten Isolationsschicht auf der ersten Isolationsschicht...

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft generell eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung und betrifft insbesondere eine Halbleitervorrichtung, die mit einem nicht-flüchtigen Speicher ausgestattet ist, sowie ein Verfahren zu deren Herstellung.
  • In dieser Beschreibung ist ein erster elektrischer Leitungstyp p-leitend oder n-leitend und ist ein zweiter elektrischer Leitungstyp n-leitend oder p-leitend, also von einem elektrischen Leitungstyp, der jeweils entgegen gesetzt zu dem ersten elektrischen Leitungstyp ist.
  • STAND DER TECHNIK
  • Als Arten von nicht-flüchtigen Speichern, die als EEPROM (elektrisch löschbarer programmierbarer Festwertspeicher) bezeichnet werden, gibt es generell zwei Arten, die sich hinsichtlich der Anzahl von Gates bzw. Steuerelektroden unterscheiden. Nämlich, es gibt einen Typ mit einem einschichtigen Gate und einen Typ mit einem zweischichtigen Gate. Für den Typ mit einschichtigem Gate hat eine Technologie zur Verfügung gestanden, wie diese beispielsweise von den japanischen vorläufigen Of fenlegungsschriften Nr. 6-85275 und Nr. 8-506693 dargelegt ist. Für den Typ mit zweischichtigem Gate hat eine Technologie zur Verfügung gestanden, wie diese beispielsweise von der japanischen Patent-Offenlegungsschrift Nr. 4-80544 dargelegt ist.
  • Eine Draufsicht eines nicht-flüchtigen Speichers mit einem einschichtigen Gate ist in der 28 als ein herkömmliches Beispiel gezeigt.
  • Auf einem p-leitenden Halbleitersubstrat (p-Substrat) 101 sind n-leitende Diffusionsschichten 103, 105, 107 sowie ein Steuergate 109, das aus einer n-leitenden Diffusionsschicht besteht, ausgebildet. Die n-leitenden Diffusionsschichten 103 und 105 sind unter einem Intervall bzw. Abstand zueinander ausgebildet und die n-leitenden Diffusionsschichten 105 und 107 sind unter einem Intervall bzw. Abstand zueinander ausgebildet.
  • Auf dem p-leitenden Substrat 101, das das Intervall bzw. den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 103 und 105 enthält, ist ein Auswahlgate 111, das aus einer Polysilizium-Schicht besteht, mit Hilfe einer Gateoxid-Schicht (deren Darstellung weggelassen ist) ausgebildet, die teilweise mit den n-leitenden Diffusionsschichten 103 und 105 überlappt.
  • Ein schwebendes Gate bzw. Gate ohne festes Bezugspotenzial 113, das aus einer Polysilizium-Schicht besteht, ist mittels einer Siliziumoxid-Schicht (deren Darstellung weggelassen ist) nahtlos auf dem P-Substrat 101 ausgebildet, welches den Abstandsbereich, zwischen den n-leitenden Diffusionsschichten 105 und 107 beinhaltet, und das Steuergate 109. In der Nähe des Abstandsbereichs bzw. Abschnittes zwischen den n-leitenden Diffusionsschichten 105 und 107 ist das schwebende Gate 113 so angeordnet, dass dieses mit den n-leitenden Diffusionsschichten 105 und 107 teilweise über eine Gateoxid-Schicht für den Speicher überlappt.
  • Wenn der nicht-flüchtige Speicher mit einem einschichtigen Gate gelöscht wird, das heißt, wenn ein Elektron in das schwebende Gate 113 injiziert bzw. eingespeist wird, wird die n-leitende Diffusionsschicht 107 auf 0 V (Volt) gesetzt und wird die n-leitende Diffusionsschicht 103 auf ein vorbestimmtes Potenzial Vpp gesetzt und wird das vorbestimmte Potenzial Vpp an das Steuergate 109 und das Auswahlgate 111 angelegt. Auf diese Weise ist ein Transistor durch die n-leitenden Diffusionsschichten 103 und 105 ausgebildet und wird das Auswahlgate 111 angeschaltet und wird das Elektron in das schwebende Gate 113 über die Gateoxid-Schicht für den Speicher aus der n-leitenden Diffusionsschicht 105 eingespeist.
  • Wenn der nicht-flüchtige Speicher mit dem einschichtigen Gate beschrieben wird, das heißt, wenn ein Elektron von dem schwebenden Gate 113 entladen wird, wird das Steuergate 109 auf 0 V gesetzt und wird die n-leitende Diffusionsschicht 107 geöffnet und wird das vorbestimmte Potenzial Vpp an die n-leitende Diffusionsschicht 103 und an das Auswahlgate 111 angelegt. Auf diese Weise werden der Transistor, der durch die n-leitenden Diffusionsschichten 103 und 105 ausgebildet ist, und das Auswahlgate 111 angeschaltet und wird das Elektron, das in das schwebende Gate 113 eingespeist wird, von der n-leitenden Diffusionsschicht 103 über die Gateoxid-Schicht für den Speicher auf Grund des Tunneleffektes abgezogen.
  • In dem nicht-flüchtigen Speicher mit dem einschichtigen Gate können das Steuergate 109, das von der Diffusionsschicht ausgebildet ist, und das schwebende Gate 113, das aus der Polysilizium-Schicht besteht, auf einer großen Fläche des Substrats miteinander überlappen, was für einen großen Kopplungsfaktor sorgt.
  • Eine Schnittansicht eines nicht-flüchtigen Speichers mit einem zweischichtigen Gate ist in der 29 als ein herkömmliches Beispiel gezeigt. Eine n-leitende Diffusionsschicht 117 und eine n-leitende Diffusionsschicht 119 sind auf dem P-leitenden Substrat 101 beabstandet zueinander ausgebildet. Auf dem P-Substrat 101 und zwischen den n-leitenden Diffusionsschichten 117 und 119 ist ein schwebendes Gate 123, das aus einer Polysilizium-Schicht besteht, mittels einer Gateoxid-Schicht 121 für den Speicher ausgebildet, welche teilweise mit den n-leitenden Diffusionsschichten 117 und 119 überlappt. Auf dem schwebenden Gate 123 ist ein Steuergate 127, das aus einer Polysilizium-Schicht besteht, mittels einer Siliziumoxid-Schicht 125 ausgebildet.
  • Wenn der nicht-flüchtige Speicher mit dem zweischichtigen Gate gelöscht wird, das heißt, wenn ein Elektron in das schwebende Gate 123 eingespeist wird, wird die n-leitende Diffusionsschicht 117 auf 0 V gesetzt und wird eine n-leitende Diffusionsschicht 119 auf ein vorbestimmtes Potenzial Vpp gesetzt und wird das vorbestimmte Potenzial Vpp an das Steuergate 127 angelegt, um so ein Elektron in das schwebende Gate 123 über die Gateoxid-Schicht 121 für den Speicher aus der n-leitenden Diffusionsschicht 119 einzuspeisen.
  • Wenn der nicht-flüchtige Speicher mit dem zweischichtigen Gate beschrieben wird, das heißt, wenn ein Elektron von dem schwebenden Gate 123 entladen wird, wird das Steuergate 127 auf 0 V gesetzt und wird die n-leitende Diffusionsschicht 117 geöffnet und wird das vorbestimmte Potenzial Vpp an die n-leitende Diffusionsschicht 119 angelegt, um so das Elektron, das in das schwebende Gate 123 eingespeist wird, durch die n-leitende Diffusionsschicht 119 über die Gateoxid-Schicht 121 für den Speicher auf Grund des Tunneleffekts abzuziehen.
  • In dem nicht-flüchtigen Speicher mit einschichtigem Gate erfordert ein erneutes Schreiben in den Speicher eine vergleichsweise niedrige Spannung, weil der hohe Kopplungsfaktor zur Verfügung steht. Weil jedoch die n-leitende Diffusionsschicht das Steuergate 109 ausbildet, gibt es dahingehend ein Problem, dass eine negative Spannung nicht an das Steuergate 109 angelegt werden kann.
  • Während in dem nicht-flüchtigen Speicher mit zweischichtigem Gate eine negative Spannung an das Steuergate 127 angelegt werden kann, wird auf Grund des Steuergates 127, das durch die Polysilizium-Schicht ausgebildet wird, eine vergleichsweise hohe Spannung zum Schreiben erforderlich, weil der Kopplungsfaktor vergleichsweise klein ist im Vergleich zu dem nicht-flüchtigen Speicher mit einschichtigem Gate.
  • Wenn ein nicht-flüchtiger Speicher verwendet wird, ist außerdem ein Hochspannungs-Transistor oftmals zusätzlich vorgesehen, um den Speicher erneut zu beschreiben. Um eine Zerstörung der Gateoxid-Schicht auf Grund einer angelegten hohen Spannung zu verhindern, wird die Gateoxid-Schicht des Hochspannungs-Transistors stärker ausgebildet als die Gateoxid-Schicht des Speichers, welcher die Speichereinheit ausbildet. Ein Beispiel eines Verfahrens wird anhand der 30 beschrieben.
  • Die 30 ist eine Schnittansicht, die einen Prozess zeigt, welcher die Gateoxid-Schichten mit zwei Werten für die Schichtdicke ausbildet.
    • (1) Eine Einheits-Trenn-Isolationsschicht 129 und eine Siliziumoxid-Schicht 131 sind auf der Oberfläche des P-Substrats 101 ausgebildet (man nehme Bezug auf den Unterabschnitt (a)).
    • (2) Ein Fotolack- bzw. Resist-Muster 133 wird mit der üblichen fotolithografischen Prozesstechnologie ausgebildet, welches den Bereich eines Hochspannungs-Transistors bedeckt und in einem Bereich eines Niederspannungs-Transistors geöffnet bzw. nicht bedeckt ist, und dann wird eine Siliziumoxid-Schicht 131 des Niederspannungs-Transistor-Bereichs selektiv entfernt, unter Verwendung des Fotolack-Musters 133 als Maske (man nehme Bezug auf den Unterabschnitt (b)).
    • (3) Nach dem Entfernen des Fotolack-Musters 133 wird eine dauerhafte Niederspannungs-Gateoxid-Schicht 135 für den Niederspannungs-Transistor in dem Niederspannungs-Transistor-Bereich auf der Oberfläche des P-Substrats 101 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet und gleichzeitig wird die Siliziumoxid-Schicht 131 des Hochspannungs-Transistor-Bereichs so aufgewachsen, dass eine dauerhafte Hochspannungs-Gateoxid-Schicht 137 für den Hochspannungs-Transistor ausgebildet wird, wobei die Schicht dicker ist als die dauerhafte Niederspannungs-Gateoxid-Schicht 135 (man nehme Bezug auf den Unterabschnitt (c)). Auf diese Weise werden zwei Arten von Gateoxid-Schichten mit verschiedenen Schichtdicken-Werten ausgebildet.
    • (4) Eine Polysilizium-Schicht wird auf dem gesamten P-Substrat 101 ausgebildet, eine Bemusterung wird auf der Polysilizium-Schicht so vorgenommen, dass eine Gate-Elektrode 139 auf der dauerhaften Niederspannungs-Gateoxid-Schicht 135 ausgebildet wird, und eine Gate-Elektrode 141 wird auf der dauerhaften Hochspannungs-Gateoxid-Schicht 137 ausgebildet (man nehme Bezug auf den Unterabschnitt (d)).
  • In dem vorgenannten Herstellungsverfahren wird die dauerhafte Hochspannungs-Gateoxid-Schicht 137 durch zweifaches Anwenden des Wärme-Oxidierungs-Prozesses ausgebildet (nachfolgend als die zweifach oxidierte Schicht bezeichnet) und wird die Niederspannungs-Gateoxid-Schicht 135 mit Hilfe der Oxidschicht ausgebildet, die durch einmaliges Anwenden des Wärme-Oxidierungs-Prozesses ausgebildet wird (nachfolgend als die einmal oxidierte Schicht bezeichnet). Die zweifach oxidierte Schicht neigt dazu, hinsichtlich der Schichtdicke weniger gleichförmig und weniger zuverlässig als die einmal oxidierte Schicht zu sein.
  • Eine so genannte Tunnel-Oxidschicht zum Schreiben wird oftmals zusätzlich ausgebildet, die eine Schichtdicke aufweist, die von den Gateoxid-Schichten verschieden ist, die in dem Niederspannungs-Transistor und in dem Hochspannungs-Transistor verwendet werden. In diesem Fall werden insgesamt drei Arten von Siliziumoxid-Schichten mit verschiedenen Schichtdicken ausgebildet. Für gewöhnlich wird die dickste Schicht durch dreimaliges Anwenden des Wärme-Oxidierungs-Prozesses ausgebildet (nachfolgend als dreimal oxidierte Schicht bezeichnet), und zwar mit Hilfe des vorstehend beschriebenen Herstellungsverfahrens. Mit diesem Verfahren wird die Dicke der dreimal oxidierten Schicht weniger gleichförmig als diejenige der zweifach oxidierten Schicht, was es schwierig macht, die Gesamtschichtdicke zu kontrollieren, und was eine Verschlechterung der Zuverlässigkeit hervorruft.
  • Weil die Tunnel-Oxidschicht, deren Zuverlässigkeit notwendigerweise am höchsten sein soll, in einem fortschrittlichen Miniatur-Prozess zu einer zweimal oxidierten Schicht wird, bei welchem Prozess die Dicke der Tunnel-Oxidschicht größer ist als die Dicke einer Gateoxid-Schicht eines Niederspannungs-Transistors, befürchtet man, dass die Zuverlässigkeit abnehmen kann, was davon herrührt, dass ein Fotolack-Muster auf einer Siliziumoxid-Schicht ausgebildet wird, die einen Teil der zweimal oxidierten Schicht in dem Herstellungsprozess der zweimal oxidierten Schicht bildet.
  • Wenn die Dicke der Tunnel-Oxidschicht und die Dicke der Gateoxid-Schicht des Niederspannungs-Transistors nahe beieinander liegen, ist eine Kontrolle über die Schichtdicke im Hinblick auf das Vorhandensein einer natürlichen Oxidschicht, die auf der Oberfläche des Halbleitersubstrats heranwächst, ein schwieriges Unterfangen, und auch im Hinblick auf die Kontrollierbarkeit des Oxidationsofens, der in einem Wärme-Oxidierungs-Prozess verwendet wird, etc.
  • OFFENBARUNG DER ERFINDUNG
  • Eine erste Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung bzw. ein Halbleiterbauelement anzubieten, die mit einem nicht-flüchtigen Speicher ausgestattet ist, welche ein erneutes Beschreiben des Speichers mit einer niedrigen Spannung ausführen kann und sowohl eine positive als auch eine negative Spannung an ihrem Steuergate akzeptiert.
  • Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, ein Herstellungsverfahren anzubieten, das die Schichtdicken-Variation sowohl der Gateoxid-Schicht für den Speicher als auch der Gateoxid-Schicht für die Transistoren verringern kann, so dass die Zuverlässigkeit verbessert wird, wenn ein nicht-flüchtiger Speicher und andere Transistoren gleichzeitig ausgebildet werden.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst eine erste Isolationsschicht, die auf einem Halbleitersubstrat von einem ersten elektrischen Leitfähigkeitstyp ausgebildet ist, zwei Diffusionsbereiche von einem zweiten elektrischen Leitfähigkeitstyp, die separat unter einem Abstand auf der Oberfläche eines Bereichs, der an die erste Isolationsschicht auf dem Halbleitersubstrat angrenzt, ausgebildet sind, eine Gateoxid-Schicht, die durch teilweises Überlappen mit den zwei Diffusionsbereichen auf dem Halbleitersubstrat ausgebildet ist, welche den Abschnitt bzw. Abstandsbereich zwischen den zwei Diffusionsbereichen beinhalten, ein Steuergate aus einer Polysilizium-Schicht, das auf der ersten Isolationsschicht ausgebildet ist, sowie eine Polysilizium-Schicht, die auf der ersten Isolationsschicht und der Gateoxid-Schicht ausgebildet ist, wobei ein nicht-flüchtiger Speicher auf der ersten Isolationsschicht ausgebildet ist, der durch ein schwebendes Gate bzw. ein Gate ohne festes Bezugspotenzial ausgebildet ist, das durch Überlappen mit einer oberen Schicht oder einer unteren Schicht des Steuergates mittels einer zweiten Isolationsschicht ausgebildet ist.
  • Der nicht-flüchtige Speicher der Halbleitervorrichtung gemäß der vorliegenden Erfindung ist vom Typ mit einem zweischichtigen Gate, wobei das Steuergate und das schwebende Gate so auf die erste Isolationsschicht geschichtet sind, dass ein hoher Kopplungsfaktor erzielt wird und eine niedrigere Spannung als bei einem herkömmlichen nicht-flüchtigen Speicher mit zweischichtigem Gate zum erneuten Beschreiben verwendet werden kann. Weil das Steuergate auf der ersten Isolationsschicht ausgebildet ist, die elektrisch von dem Halbleitersubstrat getrennt ist, können außerdem sowohl positive als auch negative Spannungen an das Steuergate angelegt werden, was in einem herkömmlichen, nicht-flüchtigen Speicher mit einem einschichtigen Gate unmöglich ist.
  • Ein erstes Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Erfindung ist ein Herstellungsverfahren einer Halbleitervorrichtung, die mit einem nicht-flüchtigen Speicher und einem Transistor ausgestattet ist, mit den nachfolgenden Schritten (A) bis (E):
    • (A) Einen Schritt, der ausgelegt ist, um auf der Oberfläche eines Halbleitersubstrats eine Feldoxid-Schicht auszubilden, die Einheiten trennt, und um einen aktiven Bereich auszubilden, der von der Feldoxid-Schicht umgeben ist, und um eine Gateoxid-Schicht für einen Transistor auf der Oberfläche des aktiven Bereichs auszubilden.
    • (B) Einen Schritt, der ausgelegt ist, um eine Polysilizium-Schicht auf der gesamten oberen Seite des Halbleitersubstrats auszubilden und um ein Steuergate auf einem Speichereinheits-Bereich der Feldoxid-Schicht auszubilden und um eine Gate-Elektrode für den Transistor auf der Gateoxid-Schicht für den Transistor durch Bemustern bzw. Strukturieren der Polysilizium-Schicht auszubilden.
    • (C) Einen Schritt, der ausgelegt ist, um eine Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des Steuergates und der Oberfläche der Gate-Elektrode für den Transistor durch Anwenden eines Wärme-Oxidierungs-Prozesses auszubilden.
    • (D) Einen Schritt, der ausgelegt ist, um eine Gateoxid-Schicht für den Speicher auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs mit Hilfe eines Wärme-Oxidierungs-Prozesses nach einem selektiven Entfernen der Siliziumoxid-Schicht von der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs zu entfernen.
    • (E) Einen Schritt, der ausgelegt ist, um über der gesamten oberen Seite des Halbleitersubstrats eine Polysilizium-Schicht auszubilden und um ein schwebendes Gate auf der Zwischenschicht-Siliziumoxid-Schicht, der Feldoxid-Schicht und der Gateoxid-Schicht für den Speicher durch Bemustern bzw. Strukturieren der Siliziumoxid-Schicht auszubilden.
  • Gemäß dem ersten Herstellungsverfahren kann die Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt werden. Außerdem können sowohl die Gateoxid-Schicht für den Transistor als auch die Gateoxid-Schicht für den Speicher mit Hilfe der einmal oxidierten Schicht ausgebildet werden, was die Zuverlässigkeit von beiden Gateoxid-Schichten erhöht und die Schichtdicken-Variation verringert.
  • Ein zweites Herstellungsverfahren für die Halbleitervorrichtung bzw. das Halbleiterbauelement gemäß der vorliegenden Erfindung ist ein Herstellungsverfahren für eine Halbleitervorrichtung, die mit einem nicht-flüchtigen Speicher, einem Hochspannungs-Transistor und einem Niederspannungs-Transistor ausgestattet ist, und umfasst die nachfolgenden Schritte (A) bis (E).
    • (A) Einen Schritt, der ausgelegt ist, um eine Feldoxid-Schicht auszubilden, die Einheiten auf der Oberfläche eines Halbleitersubstrats trennt, und einen aktiven Bereich, der von der Feldoxid-Schicht umgeben ist, und um eine Gateoxid-Schicht für den Speicher auf der Oberfläche des aktiven Bereichs auszubilden.
    • (B) Einen Schritt, der ausgelegt ist, um auf der gesamten oberen Seite des Halbleitersubstrats eine Polysilizium-Schicht auszubilden und um ein schwebendes Gate auf der Gateoxid-Schicht für den Speicher in dem Speichereinheits-Bereich und die Feldoxid-Schicht durch Bemustern bzw. Strukturieren der Polysilizium-Schicht auszubilden.
    • (C) Einen Schritt, der ausgelegt ist, um eine Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des schwebenden Gates mit Hilfe eines Wärme-Oxidierungs-Prozesses auszubilden und um eine dauerhafte Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor durch Aufwachsen der Dicke der Gateoxid-Schicht für den Speicher auf der Oberfläche des aktiven Bereichs des Hochspannungs-Transistor-Bereichs auszubilden.
    • (D) Einen Schritt, der ausgelegt ist, um eine dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs auszubilden und um die Dicke der dauerhaften Niederspannungs-Gateoxid-Schicht mit Hilfe eines Wärme-Oxidierungs-Prozesses nach einem selektiven Entfernen der Silizium oxid-Schicht von der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs aufzuwachsen.
    • (E) Einen Schritt, der ausgelegt ist, um auf der gesamten oberen Seite des Halbleitersubstrats eine Polysilizium-Schicht auszubilden und um zumindest auf einer oberen Schicht des schwebenden Gates, das auf der Feldoxid-Schicht des Speichereinheits-Bereichs vorhanden ist, mit Hilfe der Zwischenschicht-Siliziumoxid-Schicht ein Steuergate, eine Gate-Elektrode für den Niederspannungs-Transistor auf der dauerhaften Niederspannungs-Gateoxid-Schicht und eine Gate-Elektrode für den Hochspannungs-Transistor auf der dauerhaften Hochspannungs-Gateoxid-Schicht durch Bemustern bzw. Strukturieren der Polysilizium-Schicht auszubilden.
  • Gemäß dem zweiten Herstellungsverfahren kann die Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt werden. Außerdem werden sowohl die dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor als auch die Gateoxid-Schicht für den Speicher mit Hilfe der einmal oxidierten Schicht ausgebildet, was die Zuverlässigkeit der beiden Gateoxid-Schichten erhöht und die Schichtdicken-Variation verringert.
  • Weil die Gate-Elektrode für den Niederspannungs-Transistor und die Gate-Elektrode für den Hochspannungs-Transistor separat zu dem schwebenden Gate ausgebildet werden, wird eine Silizid-Prozessierung mit Hilfe von Wolfram-Silizid etc. der Gate-Elektrode für den Niederspannungs-Transistor und der Gate-Elektrode für den Hochspannungs-Transistor erleichtert.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung bzw. des Halbleiterbauelements gemäß der vorliegenden Erfindung ist ein Herstellungsverfahren einer Halbleitervorrichtung, die mit einem nicht-flüchtigen Speicher, einem Hochspannungs-Transistor und einem Niederspannungs-Transistor ausgestattet ist und das die nachfolgenden Schritt (A) bis (F) umfasst.
    • (A) Einen Schritt, der ausgelegt ist, um eine Feldoxid-Schicht auszubilden, die Einheiten auf einem Halbleitersubstrat trennt, sowie einen aktiven Bereich, der von der Feldoxid-Schicht umgeben ist, und um eine Siliziumoxid-Schicht für eine Gateoxid-Schicht auf der Oberfläche des aktiven Bereichs auszubilden.
    • (B) Einen Schritt, der ausgelegt ist, um eine Gateoxid-Schicht für den nichtflüchtigen Speicher auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs mit Hilfe eines Wärme-Oxidierungs-Prozesses auszubilden und um eine dauerhafte Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor durch Aufwachsen der Dicke der Siliziumoxid-Schicht für die Gateoxid-Schicht des Hochspannungs-Transistor-Bereichs auszubilden, nachdem zumindest die Oxidschicht für die Gateoxid-Schicht auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs entfernt wurde.
    • (C) Einen Schritt, der ausgelegt ist, um über der gesamten oberen Seite des Halbleitersubstrats eine Polysilizium-Schicht auszubilden und um auf der Gateoxid-Schicht für den Speicher in dem Speichereinheits-Bereich und auf der Feldoxid-Schicht ein schwebendes Gate bzw. Gate ohne festes Bezugspotenzial auszubilden und um eine Gate-Elektrode für den Hochspannungs-Transistor auf der dauerhaften Hochspannungs-Gateoxid-Schicht durch Bemustern bzw. Strukturieren der Polysilizium-Schicht auszubilden.
    • (D) Einen Schritt der ausgelegt ist, um auf der Oberfläche des schwebenden Gates und auf der Oberfläche der Gate-Elektrode für den Hochspannungs-Transistor mit Hilfe eines Wärme-Oxidierungs-Prozesses eine Zwischenschicht-Siliziumoxid-Schicht auszubilden.
    • (E) Einen Schritt, der ausgelegt ist, um auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistors mit Hilfe eines Wärme-Oxidierungs-Prozesses eine dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor auszubilden, nachdem die Siliziumoxid-Schicht auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs entfernt wurde.
    • (F) Einen Schritt, der ausgelegt ist, um über der gesamten oberen Seite des Halbleitersubstrats eine Polysilizium-Schicht auszubilden, um ein Steuergate zumindest auf der oberen Schicht des schwebenden Gates, das auf der Feldoxid-Schicht des Speichereinheits-Bereichs vorhanden ist, mit Hilfe der Zwischenschicht-Siliziumoxid-Schicht auszubilden und um eine Gate-Elektrode für den Niederspannungs-Transistor auf der wenig widerstandsfähigen Gateoxid-Schicht auszubilden.
  • Gemäß dem Herstellungsverfahren kann die Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt werden. Außerdem werden sowohl die dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor als auch die Gateoxid-Schicht für den Speicher mit der einmal oxidierten Schicht ausgebildet, was die Zuverlässigkeit von beiden Gateoxid-Schichten erhöht und die Schichtdicken-Variation verringert. Außerdem wird die dauerhafte Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor mit der zweimal oxidierten Schicht ausgebildet, was die Zuverlässigkeit der dauerhaften Hochspannungs-Gateoxid-Schicht erhöht und die Schichtdicken-Variation verringert, und zwar im Vergleich zu der herkömmlichen Technologie.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine erste Ausführungsform der Halbleitervorrichtung. Eine Draufsicht ist in dem Unterabschnitt (A) gezeigt, eine Schnittansicht in dem Schnitt A-A' des Unterabschnitts (A) ist in dem Unterabschnitt (B) gezeigt, eine Schnittansicht in dem Querschnitt B-B' des Unterabschnittes (A) ist in dem Unterabschnitt (C) gezeigt und eine Schnittansicht in dem Schnitt C-C' des Unterabschnittes (A) ist in dem Unterabschnitt (D) gezeigt.
  • 2 ist ein Schaltbild, das ein Beispiel zeigt, wenn Speichereinheiten gemäß dieser Ausführungsform in einer Matrix angeordnet sind.
  • 3 zeigt Schritte einer ersten Ausführungsform des Herstellungsverfahrens mit Hilfe von Schnittansichten, die den Unterabschnitt (A) gemäß der 1 in einem Schnitt A-A' und in dem Schnitt C-C' zeigen.
  • 4 ist zum Erklären der Schritte der ersten Ausführungsform, einer zweiten Ausführungsform und einer dritten Ausführungsform für das Herstellungsverfahren gedacht und zeigt Schnittansichten des Unterabschnittes (A) gemäß der 1 in dem Schnitt B-B'.
  • 5 zeigt eine zweite Ausführungsform der Halbleitervorrichtung. Eine Draufsicht ist in dem Unterabschnitt (A) gezeigt, eine Schnittansicht in dem Schnitt A-A' des Unterabschnitts (A) ist in dem Unterabschnitt (B) gezeigt, eine Schnittansicht in dem Schnitt B-B' des Unterabschnitts (A) ist in dem Unterabschnitt (C) gezeigt, eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A) ist in dem Unterabschnitt (D) gezeigt.
  • 6 zeigt Schnittansichten, um die zweite Ausführungsform des Herstellungsverfahrens zu erläutern, welche in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 5 aufgenommen sind.
  • 7 zeigt eine dritte Ausführungsform der Halbleitervorrichtung. Eine Draufsicht ist in dem Unterabschnitt (A) gezeigt. Der Unterabschnitt (B) zeigt eine Schnittansicht in der Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt Schnittansichten in dem Schnitt C-C' des Unterabschnitts (A).
  • 8 zeigt Schnittansichten, um die dritte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 7 gezeigt sind.
  • 9 zeigt eine vierte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) zeigt eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt Schnittansichten in dem Schnitt C-C' des Unterabschnitts (A).
  • 10 zeigt Schnittansichten, um eine vierte Ausführungsform des Herstellungsverfahrens zu erläutern, welche die Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 9 zeigen.
  • 11 zeigt Schnittansichten, um die vierte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 9 aufgenommen sind.
  • 12 zeigte eine fünfte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) zeigt eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A' , der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt Schnittansichten in dem Schnitt C-C' des Unterabschnitts (A).
  • 13 zeigt Schnittansichten, um eine fünfte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 12 aufgenommen sind.
  • 14 ist die fünfte Ausführungsform des Herstellungsverfahrens, wobei Schnittansichten in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 12 gezeigt sind.
  • 15 zeigt eine sechste Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A).
  • 16 zeigt Schnittansichten, um eine sechste Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 15 aufgenommen sind und in dem Schnitt D-D' des Unterabschnitts (E) gemäß der 15.
  • 17 zeigt Schnittansichten, um die sechste Ausführungsform, eine siebte Ausführungsform und eine achte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 15 aufgenommen sind.
  • 18 zeigt eine siebte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A' , der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A).
  • 19 zeigt Schnittansichten, um die siebte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 18 und in dem Schnitt D-D' des Unterabschnitts (E) gemäß der 18 aufgenommen sind.
  • 20 zeigt eine achte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A' , der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A).
  • 21 zeigt Schnittansichten, um die achte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 20 aufgenommen sind und in dem Schnitt D-D' des Unterabschnitts (E) gemäß der 20.
  • 22 zeigt eine neunte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A' , der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A).
  • 23 zeigt Schnittansichten, um die neunte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 22 und in dem Schnitt D-D' des Unterabschnitts (E) gemäß der 22 aufgenommen sind.
  • 24 zeigt Schnittansichten, um die neunte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 22 aufgenommen sind.
  • 25 zeigt eine zehnte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A).
  • 26 zeigt Schnittansichten, um eine zehnte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 15 sowie in dem Schnitt D-D' des Unterabschnitts (E) gemäß der 25 aufgenommen sind.
  • 27 zeigt Schnittansichten, um die zehnte Ausführungsform des Herstellungsverfahrens zu erläutern, die in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 25 aufgenommen sind.
  • 28 ist eine Draufsicht, die ein Beispiel eines herkömmlichen nicht-flüchtigen Speichers mit einschichtigem Gate zeigt.
  • 29 ist eine Schnittansicht, die ein Beispiel eines herkömmlichen nicht-flüchtigen Speichers mit einem zweischichtigen Gate zeigt.
  • 30 zeigt Schnittansichten, die einen Prozess zeigen, der eine Gateoxid-Schicht mit zwei verschiedenen Werten für die Schichtdicke ausbildet.
  • BESTE WEISE ZUM AUSFÜHREN DER ERFINDUNG
  • Ausführungsformen gemäß der vorliegenden Erfindung werden anhand der beigefügten Figuren erklärt.
  • Was die Halbleitervorrichtung gemäß der vorliegenden Erfindung anbelangt, so soll die zweite Isolations- bzw. Trennschicht zwischen dem Steuergate und dem schwebenden Gate durch Schichten bzw. Laminieren einer Siliziumoxid-Schicht-Siliziumnitrid-Schicht-Siliziumoxid-Schicht strukturiert bzw. gebildet werden. Weil die geschichtete Schicht, welche die Siliziumnitrid-Schicht enthält, durch welche ein Elektron nicht einfach passieren kann, zwischen dem Steuergate und dem schwebenden Gate ausgebildet wird, wird die Zuverlässigkeit des Speichers erhöht.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung kann eine Tunnel-Oxidschicht beinhalten, deren Dicke kleiner ist als die der Gateoxid-Schicht für den Speicher, welche auf einer der beiden Diffusionsbereiche ausgebildet ist, und ein Teil des schwebenden Gates kann ebenfalls auf der Tunnel-Oxidschicht ausgebildet sein. Auf diese Weise kann ein Kopplungsfaktor erhöht werden, was die Flexibilität beim Design der Speichereigenschaften erhöht.
  • Die 1 zeigt die erste Ausführungsform der Halbleitervorrichtung. Eine Draufsicht ist in dem Unterabschnitt (A) gezeigt, eine Schnittansicht in dem Schnitt A-A' des Unterabschnitts (A) ist in dem Unterabschnitt (B) gezeigt, eine Schnittansicht in dem Schnitt B-B' des Unterabschnitts (A) ist in dem Unterabschnitt (C) gezeigt und eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A) ist in dem Unterabschnitt (B) gezeigt. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 1 beschrieben.
  • Eine Feldoxid-Schicht (erste Isolations- bzw. Trennschicht) für eine Einheits-Separation ist auf der Oberfläche des P-Substrats 1 mit einer Dicke von beispielsweise zwischen 4500 Å und 7000 Å ausgebildet. Folglich wird in dieser Ausführungsform die Schicht mit einer Dicke von 5000 Å ausgebildet. n-leitende Diffusionsschichten 5, 7 und 9 sind in dem aktiven Bereich des P-Substrats 1 ausgebildet, die von der Feldoxid-Schicht 3 umgeben sind. n-leitende Diffusionsschichten 5 und 7 sind unter einem Intervall bzw. beabstandet zueinander ausgebildet und die n-leitenden Diffusionsschichten 7 und 9 sind unter einem Abstand ausgebildet.
  • Eine dauerhafte Hochspannungs-Gateoxid-Schicht 11 für einen Hochspannungs-Transistor ist auf der Oberfläche des P-Substrats 1 ausgebildet, mit dem Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 7, der teilweise mit den n-leitenden Diffusionsschichten 5 und 7 überlappt, mit einer Schichtdicke von beispielsweise zwischen 400 Å und 600 Å. Hier, in dieser Ausführungsform, wird diese mit einer Dicke von 500 Å ausgebildet. Auf der dauerhaften Hochspannungs-Gateoxid-Schicht 11 wird ein Auswahlgate 13 mit Hilfe einer Polysilizium-Schicht mit einer Dicke von beispielsweise zwischen 2500 Å und 4500 Å ausgebildet. Hier, in dieser Ausführungsform, wird diese mit einer Dicke von 3500 Å ausgebildet. Die n-leitenden Diffusionsschichten 5 und 7, die dauerhafte Hochspannungs-Gateoxid-Schicht 11 sowie das Auswahlgate 13 bilden den Hochspannungs-Transistor aus.
  • Auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 ist ein Steuergate 15 aus einer Polysilizium-Schicht mit einer Schichtdicke von beispielsweise zwischen 2500 Å und 4500 Å ausgebildet. Hier, in dieser Ausführungsform, wird diese mit einer Dicke von 3500 Å ausgebildet. Auf der Oberfläche des Steuergates 15 wird eine Zwischenschicht-Siliziumoxid-Schicht 17 (zweite Isolations- bzw. Trennschicht) (deren Darstellung in dem Unterabschnitt (A) gemäß der 1 weggelassen ist) mit einer Dicke von beispielsweise zwischen 150 Å und 250 Å ausgebildet. Hier, in dieser Ausführungsform, wird diese mit einer Dicke von 200 Å ausgebildet.
  • Eine Gateoxid-Schicht 19 für den Speicher wird auf der Oberfläche des P-Substrats 1 ausgebildet, mit dem Abstandsbereich zwischen den n-leitenden Diffusionsschichten 7 und 9, der teilweise mit den n-leitenden Diffusionsschichten 7 und 9 überlappt, mit einer Dicke von beispielsweise 80 Å und 110 Å. Hier, in dieser Ausführungsform, wird diese mit einer Dicke von 100 Å ausgebildet. Die Gateoxid-Schicht 19 für den Speicher dient auch als Tunnel-Oxidschicht. Ein schwebendes Gate bzw. Gate ohne festes Bezugspotenzial 21 aus einer Polysilizium-Schicht mit einer Dicke, die beispielsweise zwischen 2500 Å und 4500 Å reicht, wird auf der Zwischenschicht-Siliziumoxid-Schicht 17, der Feldoxid-Schicht 3 und der Feldoxid-Schicht 19 für den Speicher ausgebildet. Hier, in dieser Ausführungsform, wird diese mit einer Dicke von 3500 Å ausgebildet.
  • In der Speichereinheit der ersten Ausführungsform der Halbleitervorrichtung überlappen das Steuergate 15 der Polysilizium-Schicht auf der Feldoxid-Schicht 3 sowie das schwebende Gate 21 über einem großen Bereich miteinander mittels der Zwischenschicht-Siliziumoxid-Schicht 17, was für einen hohen Kopplungsfaktor sorgt, so dass ein erneutes Beschreiben mit einer niedrigen Spannung ausgeführt werden kann. Weil das Steuergate außerdem durch die Polysilizium-Schicht ausgebildet ist, können sowohl positive als auch negative Spannungen an das Steuergate 15 angelegt werden.
  • 2 ist ein Schaltschema, das ein Beispiel der Speichereinheit der ersten Ausführungsform der Halbleitervorrichtung zeigt, die in einer Matrix-Form angeordnet ist.
  • Die Speichereinheit (Zelle) ist in einer Matrix angeordnet.
  • Das Auswahlgate 13 der Zellen i0, i1 usw., die in der horizontalen Richtung (Wortleitungs-Richtung WL) ausgerichtet sind bzw. fluchten, ist elektrisch verbunden mit einer gemeinsamen Wortleitung WLi, und das Steuergate 15 ist elektrisch mit einer gemeinsamen Steuergate-Leitung CGi verbunden.
  • Die n-leitenden Diffusionsschicht 5 der Zellen 0i, 1i usw., die in der vertikalen Richtung (der Bitleitungs-Richtung Bit) ausgerichtet sind, ist elektrisch mit einer gemeinsamen Bitleitung Bit verbunden und die n-leitende Diffusionsschicht 9 ist elektrisch mit einer gemeinsamen Leitung mit VG (virtueller Erdung) VGi verbunden.
  • Hier, in dieser Ausführungsform, repräsentiert i0 oder eine natürliche Zahl.
  • Wenn die Zellen 00, 01 usw., die in der Wortleitungs-Richtung ausgerichtet sind, gelöscht werden, wird beispielsweise jeder Anschluss vorgespannt, wie dies in der Tabelle 1 gezeigt ist.
  • Tabelle 1: Vorspannungsbedingungen zum Löschen
    Figure 00210001
  • Die Wortleitung WL0 und die Steuergate-Leitung CG0 eines zu löschenden Blocks werden auf ein vorbestimmtes Potenzial Vpp vorgespannt, mit anderen Wortleitungen WLi und anderen Steuergate-Leitungen CGi, die auf 0 V vorgespannt werden, wobei sämtliche der Bitleitungen Bit auf 0 V vorgespannt sind und sämtliche der VG-Leitungen VGi offen sind. Auf diese Weise wird ein Elektron in das schwebende Gate 21 der Zellen 00, 01 usw. eingespeist, die mit der Wortleitung WL0 und der Steuergate-Leitung CG0 verbunden sind, und zwar über die Gateoxid-Schicht für den Speicher, und wird ein vollständiges Löschen ausgeführt. Zu diesem Zeitpunkt werden die Zellen des Blocks, die mit der Wortleitung WLi und der Steuergate-Leitung CGi verbunden sind, welche auf 0 V vorgespannt sind, nicht gelöscht.
  • Wenn beispielsweise nur in die Zelle 00 geschrieben wird, soll jeder Anschluss so vorgespannt werden, wie dies in Tabelle 2 gezeigt ist.
  • Tabelle 2: Vorspannungsbedingungen zum Schreiben
    Figure 00220001
  • Sämtliche der Steuergate-Leitungen CGi werden auf 0 V vorgespannt, wobei nur die Wortleitung WL0 und die Bitleitung Bit0, die mit der Zelle 00 verbunden sind, die beschrieben werden soll, auf das vorbestimmte Potenzial Vpp vorgespannt sind, wobei andere Wortleitungen WLi und andere Bitleitungen Biti auf 0 V vorgespannt sind und sämtliche der VG-Leitungen VGi offen sind. Auf diese Weise wird ein Elektron, das in das schwebende Gate 21 der Zelle 00 eingespeist wurde, über die Gateoxid-Schicht für den Speicher mit Hilfe des Tunneleffekts in die n-leitende Diffusionsschicht 7 abgezogen und wird nur in die Zelle 00 selektiv geschrieben.
  • Die 3 und 4 zeigen Schnittansichten, um die erste Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zu erläutern. Die 3 zeigt Schnittansichten des Unterabschnitts (A) gemäß der 1 in dem Schnitt A-A' und in dem Schnitt C-C' . Die 4 zeigt Schnittansichten des Unterabschnitts (A) gemäß der 1 in dem Schnitt B-B'. Anhand der 1, der 3 und der 4 wird die Ausführungsform dieses Herstellungsverfahrens erläutert.
    • (1) Die Feldoxid-Schicht 3 für die Einheits-Separation wird auf dem P-Substrat 1 mit Hilfe des normalen LOCOS-Verfahrens (Local Oxidation of Silicon; lokale Oxidation von Silizium) ausgebildet. Eine vorübergehende Oxidschicht 23 mit einer Dicke zwischen 250 Å und 400 Å wird auf der Oberfläche des aktiven Bereichs ausgebildet, begrenzt von der Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird ausgeführt. Eine Polysilizium-Schicht mit einer Dicke zwischen 2500 Å und 4500 Å wird über der gesamten oberen Seite des P-Substrats 1 abgeschieden und das Steuergate 15 wird mit Hilfe einer fotolithografischen Prozess-Technologie und eines Ätz-Prozesses (man nehme Bezug auf den Unterabschnitt (a) gemäß der 3 und auf den Unterabschnitt (a) gemäß der 4) auf der Feldoxid-Schicht 3 ausgebildet.
    • (2) Die Zwischenschicht-Siliziumoxid-Schicht 17 wird auf der Oberfläche des Steuergates 15 mit einer Dicke zwischen 150 Å und 250 Å mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet. Zu diesem Zeitpunkt wächst die vorläufige Oxidschicht 23 in dem Speichereinheits-Bereich so heran, dass diese eine Schichtdicke von beispielsweise zwischen 350 Å und 550 Å aufweist, und wird diese zu der Siliziumoxid-Schicht 25 (man nehme Bezug auf den Unterabschnitt (b) gemäß der 3 und auf den Unterabschnitt (b) gemäß der 4).
    • (3) Ein Fotolack-Muster 27 wird so ausgebildet, dass das Steuergate 15 und die Gateoxid-Schicht 25 in dem Hochspannungs-Transistor-Bereich bedeckt sind, und die Siliziumoxid-Schicht 25 in dem Speichereinheits-Bereich wird selektiv entfernt (man nehme Bezug auf den Unterabschnitt (C) gemäß der 3 und auf den Unterabschnitt (C) gemäß der 4).
    • (4) Nach Entfernen des Fotolack-Musters 27 wird ein Wärme-Oxidierungs-Prozess ausgeführt, so dass die Gateoxid-Schicht 19 für den Speicher, die eine Dicke von 90–100 Å aufweist, auf der Oberfläche des Speichereinheits-Bereichs des P-Substrats 1 ausgebildet wird. Zu diesem Zeitpunkt wächst die Siliziumoxid-Schicht 25 des Hochspannungs-Transistor-Bereichs heran, um eine Schichtdicke zwischen 400 Å und 600 Å aufzuweisen, und wird diese zu der dauerhaften Hochspannungs-Gateoxid-Schicht 11. Dann wird die Polysilizium-Schicht 29, die beispielsweise eine Dicke von 2500–4500 Å aufweist, abgeschieden (man nehme Bezug auf den Unterabschnitt (D) gemäß der 3 und auf den Unterabschnitt (D) gemäß der 4).
    • (5) Das Auswahlgate 13 wird auf der Feldoxid-Schicht 3 eines Hochspannungs-Transistor-Bereichs ausgebildet und die dauerhafte Hochspannungs-Gateoxid-Schicht 11 aus der Polysilizium-Schicht 29 mit Hilfe einer fotolithografischen Prozess-Technologie und einer Ätz-Technologie, und das schwebende Gate 21 wird auf der Gateoxid-Schicht 19 für den Speicher in dem Speichereinheits-Bereich, der Feldoxid-Schicht 3 und dem Steuergate 15 ausgebildet. Zu diesem Zeitpunkt, obwohl dies in der Figur nicht gezeigt ist, kann auch eine Gate-Elektrode eines Transistors, der eine periphere Schaltung ausbildet, gleichzeitig aus der Polysilizium-Schicht 29 ausgebildet werden. Dann werden auf dem P-Substrat 1 die n-leitenden Diffusionsschichten 5, 7 und 9 ausgebildet, wobei das Auswahlgate 13 und das schwebende Gate 21 als Maske verwendet werden, und zwar mit Hilfe einer Ionenstrahl-Dotierung mit Phosphor oder Arsen unter einer solchen Bedingung, dass die Injektionsenergie 70 KeV beträgt und die Dotierkonzentration 6 × 1015/cm2 beträgt (man nehme Bezug auf die 1).
  • Bei dieser Ausführungsform können die Zwischenschicht-Siliziumoxid-Schicht 17 und die Gateoxid-Schicht 25 des Hochspannungs-Transistor-Bereichs mit Hilfe eines Wärme-Oxidierungs-Prozesses nach dem Entfernen der vorläufigen Oxidschicht 23 ausgebildet werden und kann die Gateoxid-Schicht 19 für den Speicher nach einem selektiven Entfernen der Siliziumoxid-Schicht des Speicherbereichs ausgebildet werden. In diesem Fall wird die Gateoxid-Schicht des Hochspannungs-Transistor-Bereichs aus einer zweimal oxidierten Schicht gebildet, wobei die Schichtdicken-Variation unterdrückt werden kann und die Zuverlässigkeit erhöht werden kann.
  • Die 5 die zweite Ausführungsform der Halbleitervorrichtung. Eine Draufsicht ist in dem Unterabschnitt (A) gezeigt, eine Schnittansicht in dem Schnitt A-A' des Unterabschnitts (A) ist in dem Unterabschnitt (B) gezeigt, eine Schnittansicht in dem Schnitt B-B' des Unterabschnitts (A) ist in dem Unterabschnitt (C) gezeigt und eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A) ist in dem Unterabschnitt (D) gezeigt. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 5 beschrieben. Dieselben Bezugszeichen werden dem Bereich, der dieselbe Funktion wie bei der in der 1 gezeigten ersten Ausführungsform erzielt, zugewiesen und eine ausführliche Erklärung dieses Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 wird auf der Oberfläche des P-Substrats 1 ausgebildet und die n-leitenden Diffusionsschichten 5, 7 und 9 werden in dem aktiven Bereich des P-Substrats 1 ausgebildet. Die dauerhafte Hochspannungs-Gateoxid-Schicht 11 wird auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 7 beinhaltet. Das Auswahlgate 13 wird auf der dauerhaften Hochspannungs-Gateoxid-Schicht 11 ausgebildet.
  • Das Steuergate 15 wird auf der Feldoxid-Schicht 3 des Speichereinheits-Bereichs ausgebildet. Eine geschichtete Schicht 31 (in dem Unterabschnitt (A) nicht gezeigt), die aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht besteht, wird auf der oberen Seite des Steuergates 15 ausgebildet. Die Schichtdicke der Siliziumoxid-Schicht, die in der geschichteten Schicht 31 enthalten ist, liegt zwischen 100 Å und 150 Å. Hier, in dieser Ausführungsform, beträgt die Dicke 150 Å. Die Schichtdicke der Siliziumnitrid-Schicht beträgt zwischen 100 Å und 200 Å. Hier, in dieser Ausführungsform, beträgt die Dicke 150 Å.
  • Auf der Seite des Steuergates 15 ist eine Polysilizium-Oxidschicht-Seitenwand 33 ausgebildet, die 150–250 Å dick ist. Hier, in dieser Ausführungsform, beträgt die Dicke 200 Å.
  • Die geschichtete Schicht 31 und die Polysilizium-Oxidschicht-Seitenwand 33 bilden die zweite Isolations- bzw. Trennschicht der Halbleitervorrichtung gemäß der vorliegenden Erfindung aus.
  • Die Gateoxid-Schicht 19 für den Speicher ist auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 7 und 9 beinhaltet. Das schwebende Gate 21 einer Polysilizium-Schicht ist auf der geschichteten Schicht 31, der Feldoxid-Schicht 3 und der Gateoxid-Schicht 19 für den Speicher ausgebildet.
  • Die Speichereinheit der zweiten Ausführungsform der Halbleitervorrichtung ist mit der geschichteten Schicht 31 versehen, welche die Siliziumnitrid-Schicht enthält, durch die sich ein Elektron nicht einfach zwischen dem Steuergate 15 und dem schwebenden Gate 21 ausbreiten kann, so dass die Zuverlässigkeit des Speichers erhöht wird.
  • Die 6 zeigt Schnittansichten, um die zweite Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform zu erläutern, wobei die Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 5 aufgenommen sind. Schnittansichten in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 5 sind dieselben wie in der 4. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 4 bis 6 erläutert.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Separation wird mit Hilfe eines normalen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Die vorläufige Oxidschicht 23 wird auf der Oberfläche des aktiven Bereiches ausgebildet, begrenzt von der Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird ausgeführt. Eine Polysilizium-Schicht wird auf dem P-Substrat 1 abgeschieden. Außerdem wird auf der Polysilizium-Schicht eine geschichtete Schicht 30, die aus einer Siliziumoxid-Schicht mit einer Dicke von 100–200 Å und einer Siliziumnitrid-Schicht mit einer Dicke von 100–150 Å besteht, ausgebildet. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird die geschichtete Schicht 30 auf der Feldoxid-Schicht 3 ausgebildet, die auf der Steuerelektrode 15 ausgebildet ist (man vergleiche mit dem Unterabschnitt (a) gemäß der 4 und mit dem Unterabschnitt (a) gemäß der 6).
    • (2) Die Polysilizium-Oxidschicht-Seitenwand 33 wird auf der Seite des Steuergates 15 ausgebildet, mit einer Dicke zwischen 150 Å und 250 Å, und zwar mit Hilfe eines Wärme-Oxidierungs-Prozesses. Zu diesem Zeitpunkt wird eine Siliziumoxid-Schicht, die 5–50 Å stark ist, auf der oberen Seite der Siliziumnitrid-Schicht der geschichteten Schicht 30 mit Hilfe einer erneuten Oxidation der Siliziumnitrid-Schicht ausgebildet, so dass die geschichtete Schicht 31 aus einer dreischichtigen Schicht aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht ausgebildet wird. Gleichzeitig wächst die vorläufige Oxidschicht 23 und wird diese zu der Siliziumoxid-Schicht 25 (vgl. Unterabschnitt (b) gemäß der 4 und Unterabschnitt (b) gemäß der 6).
    • (3) Wie bei dem Prozess, der anhand des Unterabschnitts (c) gemäß der 3 und des Unterabschnitts (c) gemäß der 4 erklärt wurde, wird das Fotolack-Muster 27 ausgebildet und wird die Siliziumoxid-Schicht 25 des Niederspannungs-Transistor-Bereichs selektiv entfernt (vgl. Unterabschnitt (c) gemäß der 4 und Unterabschnitt (c) gemäß der 6).
    • (4) Wie bei dem Prozess, der anhand des Unterabschnitts (d) gemäß der 3 und des Unterabschnitts (d) gemäß der 4 beschrieben wurde, wird ein Wärme-Oxidierungs-Prozess ausgeführt, und zwar nach dem Entfernen des Fotolack-Musterns 27, so dass die Gateoxid-Schicht 19 für den Speicher in dem Speichereinheits-Bereich ausgebildet wird, und dann wird die dauerhafte Hochspannungs-Gateoxid-Schicht 11 in dem Hochspannungs-Transistor-Bereich ausgebildet und dann wird die Polysilizium-Schicht 29 abgeschieden (vgl. Unterabschnitt (d) gemäß der 4 und Unterabschnitt (d) gemäß der 6).
    • (5) Das Auswahlgate 13 und das schwebende Gate 21 werden aus der Polysilizium-Schicht 29 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wie bei dem Prozess, der anhand der 1 beschrieben wurde, ausgebildet. Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 mit Hilfe der Ionendotierung ausgebildet (vgl. 5).
  • Gemäß dieser Ausführungsform können die Isolations- bzw. Trennschichten der oberen Seite und der Seite des Steuergates 15 einen unterschiedlichen Typ oder eine andere Schichtdicke oder beides annehmen. Dies vergrößert den Freiheitsgrad, wenn man den Kopplungsfaktor erhöht, und sorgt für einen breiteren Auswahlbereich für Prozesse, die ausgewählt werden können.
  • Bei dieser Ausführungsform kann die Gateoxid-Schicht 19 für den Speicher nach einem selektiven Entfernen der Siliziumoxid-Schicht des Speicherbereichs ausgebildet werden, nachdem die Polysilizium-Oxidschicht-Seitenwand 33 und die Gateoxid-Schicht 25 des Hochspannungs-Transistor-Bereichs mit Hilfe der Wärme-Oxidation ausgebildet wurden, und zwar nach dem Entfernen der vorläufigen Oxidschicht 23. In diesem Fall ist die Gateoxid-Schicht des Hochspannungs-Transistor-Bereichs eine zweimal oxidierte Schicht, deshalb kann die Dickenvariation unterdrückt werden und kann die Zuverlässigkeit erhöht werden.
  • Obwohl die Polysilizium-Oxidschicht-Seitenwand 33 mit Hilfe einer Wärme-Oxidierung ausgebildet wird, kann zusätzlich eine HTO-Schicht-(Hochtemperatur-Oxidschicht)-Seitenwand durch Abscheiden einer HTO-Schicht in dem Zustand ausgebildet werden, der von dem Unterabschnitt (a) gemäß der 6 gezeigt ist, und mit Hilfe eines Rückätzens. Weil jedoch die Gateoxid-Schicht 23 für den Speicher der Oberfläche des aktiven Bereiches des Hochspannungs-Transistor-Bereichs und des Niederspannungs-Transistor-Bereiches ebenfalls durch das Rückätzen entfernt werden, ist ein Wärme-Oxidierungs-Prozess erforderlich, so dass eine Siliziumoxid-Schicht ausgebildet wird, die als Vorläufer für die dauerhafte Hochspannungs-Gateoxid-Schicht verwendet wird.
  • Die 7 zeigt die dritte Ausführungsform der Halbleitervorrichtung. Eine Draufsicht ist in dem Unterabschnitt (A) gezeigt. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt Schnittansichten in dem Schnitt C-C' des Unterabschnitts (A). Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet bzw. erweitert werden. Diese Ausführungsform wird anhand der 7 beschrieben. Dieselben Bezugszeichen werden dem Bereich verliehen, der dieselbe Funktion wie bei der in der 1 gezeigten ersten Ausführungsform erzielt, und eine ausführliche Erklärung dieses Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 wird auf der Oberfläche des P-Substrats 1 ausgebildet und die n-leitenden Diffusionsschichten 5, 7 und 9 werden in dem aktiven Bereich des P-Substrats 1 ausgebildet. Das Auswahlgate 13 wird mittels der dauerhaften Hochspannungs-Gateoxid-Schicht 11 auf dem P-Substrat 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 7 beinhaltet.
  • Das Steuergate 15 wird auf der Feldoxid-Schicht 3 des Speichereinheits-Bereichs ausgebildet und die Zwischenschicht-Siliziumoxid-Schicht 17 wird auf der Oberfläche des Steuergates 15 ausgebildet. Die Gateoxid-Schicht 19 für den Speicher wird auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 7 und 9 beinhaltet. Das schwebende Gate 21 wird auf der Zwischenschicht-Siliziumoxid-Schicht 17, der Feldoxid-Schicht 3 und der Gateoxid-Schicht 19 für den Speicher ausgebildet.
  • Eine Polysilizium-Schicht 35 mit derselben Schichtdicke wie das Steuergate 15 wird auf der Feldoxid-Schicht 3 ausgebildet. Eine Siliziumoxid-Schicht 37 (deren Darstel lung in dem Unterabschnitt (A) weggelassen ist), welche dieselbe Schichtdicke wie die Zwischenschicht-Siliziumoxid-Schicht 17 aufweist, wird auf der Oberfläche der Polysilizium-Schicht 35 ausgebildet. Eine Polysilizium-Schicht 39 mit derselben Schichtdicke wie das schwebende Gate 21 wird auf der Siliziumoxid-Schicht 37 ausgebildet. Die Polysilizium-Schicht 35, die Siliziumoxid-Schicht 37 sowie die Polysilizium-Schicht 39 bilden einen Kondensator aus.
  • Die 8 zeigt Schnittansichten, um die dritte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der dritten Ausführungsform zu erläutern, bei denen es sich um den Schnitt entlang A-A' und um den Schnitt entlang C-C' des Unterabschnitts (A) gemäß der 7 handelt. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 4, der 7 und der 8 erläutert.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Separation wird mit Hilfe des üblichen LOCOS-Verfahrens auf dem P-Substrat 1 hergestellt, die vorläufige Oxidschicht 23 wird ausgebildet und eine Kanal-Dotierinjektion wird ausgeführt. Dann wird eine Polysilizium-Schicht mit einer Dicke von 2500–4500 Å auf dem P-Substrat 1 ausgebildet. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie werden das Steuergate 15 und die Polysilizium-Schicht 35, die als die untere Schicht des Kondensators dient, auf der Feldoxid-Schicht 3 ausgebildet (vgl. Unterabschnitt (a) gemäß der 4 und Unterabschnitt (a) gemäß der 8).
    • (2) Die Zwischenschicht-Siliziumoxid-Schicht 17 und eine Zwischenschicht-Siliziumoxid-Schicht 37 werden auf der Oberfläche des Steuergates 15 bzw. auf der Oberfläche der Polysilizium-Schicht 35 mit einer Schichtdicke von 150–250 Å mit Hilfe eines Wärme-Oxidierungs-Verfahrens ausgebildet. Gleichzeitig wächst die vorläufige Oxidschicht 23 heran und wird diese zu der Siliziumoxid-Schicht 25 (vgl. Unterabschnitt (b) gemäß der 4 sowie Unterabschnitt (b) gemäß der 8).
    • (3) Ein Widerstandsmuster 41 wird so ausgebildet, dass das Steuergate 15, die Polysilizium-Schicht 35 und die Siliziumoxid-Schicht 25 des Hochspannungs-Transistor-Bereichs bedeckt sind, und die Siliziumoxid-Schicht 25 des Niederspannungs-Transistor-Bereichs wird selektiv entfernt (vgl. Unterabschnitt (c) gemäß der 4 und Unterabschnitt (c) gemäß der 8).
    • (4) Wie bei dem Prozess, der anhand des Unterabschnitts (d) gemäß der 3 und des Unterabschnitts (d) gemäß der 4 beschrieben wurde, wird das Fotolack-Muster 41 entfernt, wird die Gateoxid-Schicht 19 für den Speicher in dem Speichereinheits-Bereich mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet, wird die dauerhafte Hochspannungs-Gateoxid-Schicht 11 durch Aufwachsen der Siliziumoxid-Schicht 25 des Hochspannungs-Transistor-Bereichs ausgebildet und wird dann die Polysilizium-Schicht 29 auf der gesamten oberen Seite des P-Substrats 1 abgeschieden (vgl. Unterabschnitt (d) gemäß der 4 und Unterabschnitt (d) gemäß der 8).
    • (5) Aus der Polysilizium-Schicht 29 werden mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie das Auswahlgate 13, das schwebende Gate 21 und die Polysilizium-Schicht 39 ausgebildet, die als die obere Schicht des Kondensators auf der Siliziumoxid-Schicht 37 dienen. Auf diese Weise wird gleichzeitig der Kondensator ausgebildet, der durch die Polysilizium-Schicht 35, die Siliziumoxid-Schicht 37 und die Polysilizium-Schicht 39 aufgebaut ist.
  • Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 mit Hilfe der Ionendotierung ausgebildet (vgl. 7).
  • In dieser Ausführungsform, obwohl die Siliziumoxid-Schicht 37 als Isolations- bzw. Trennschicht zwischen den Polysilizium-Schichten 35 und 39 des Kondensators verwendet wird, kann der Kondensator auch durch Schichten einer Siliziumoxid-Schicht, einer Siliziumnitrid-Schicht und einer Siliziumoxid-Schicht, wie bei dem Herstellungsverfahren, das anhand der 6 beschrieben wurde, ausgebildet werden.
  • Die 9 zeigt die vierte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) zeigt eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt Schnittansichten in dem Schnitt C-C' des Unterabschnitts (A). Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 9 beschrieben. Dieselben Bezugszeichen werden dem Abschnitt verliehen, der dieselbe Funktion wie bei der in der 1 gezeigten ersten Ausführungsform erzielt, und eine ausführliche Erläuterung dieses Abschnittes wird nicht wiederholt.
  • Aspekte dieser Ausführungsform, die anders sind als bei der ersten Ausführungsform, bestehen darin, dass das Auswahlgate 14 durch die Polysilizium-Schicht ausgebildet wird, die gleichzeitig zu dem Steuergate 15 ausgebildet wird, dass die dauerhafte Hochspannungs-Gateoxid-Schicht 12 für den Hochspannungs-Transistor, die aus der einmal oxidierten Schicht gebildet wird, unter dem Auswahlgate 14 ausgebildet wird, und dass die Siliziumoxid-Schicht 18 auf der Oberfläche des Auswahlgates 14 ausgebildet wird. Die Schichtdicke der dauerhaften Hochspannungs-Gateoxid-Schicht 12 beträgt zwischen 400 Å und 600 Å. Hier, in dieser Ausführungsform, beträgt diese 500 Å. Die Schichtdicke des Auswahlgates 14 liegt zwischen 2500 Å und 4500 Å. Hier, in dieser Ausführungsform, beträgt diese 3500 Å. Die Schichtdicke der Siliziumoxid-Schicht 18 liegt zwischen 150 Å und 250 Å. Hier, in dieser Ausführungsform beträgt diese 200 Å. Die Darstellung der Siliziumoxid-Schicht 18 ist in dem Unterabschnitt (A) der 9 weggelassen.
  • Die 10 und 11 zeigen Schnittansichten, um die vierte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der vierten Ausführungsform zu erläutern. Die 10 zeigt Schnittansichten, die Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) gemäß der 9 zeigen. Die 11 zeigt Schnittansichten in dem Schnitt B-B' des Unterabschnitts (A) gemäß der 9. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 9 bis 11 erklärt.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Trennung ist mit Hilfe eines gewöhnlichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Eine vorläufige Oxidschicht wird mit einer Schichtdicke zwischen 250 Å und 400 Å auf der Oberfläche des aktiven Bereichs ausgebildet, begrenzt durch die Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird vorgenommen. Nach dem Entfernen der vorläufigen bzw. vorübergehenden Oxidschicht wird ein Wärme-Oxidierungs-Prozess ausgeführt, so dass die dauerhafte Hochspannungs-Gateoxid-Schicht 12 mit einer Schichtdicke zwischen 400 Å und 600 Å in dem aktiven Bereich gebildet wird. Eine Polysilizium-Schicht mit einer Dicke zwischen 2500 Å und 4500 Å wird über der gesamten oberen Seite des P-Substrats 1 abgeschieden. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird das Steuergate 15 auf der Feldoxid-Schicht 3 des Speichereinheits-Bildungsbereichs ausgebildet und das Auswahlgate 14 wird auf der dauerhaften Hochspannungs-Gateoxid-Schicht 12 des Hochspannungs-Transistor-Ausbildungsbereichs und der Feldoxid-Schicht 3 ausgebildet (vgl. Unterabschnitt (a) gemäß der 10 und Unterabschnitt (a) gemäß der 11).
    • (2) Die Siliziumoxid-Schicht 18 wird auf der Oberfläche des Auswahlgates 14 mit einer Schichtdicke von beispielsweise zwischen 150 Å und 250 Å mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet und die Zwischenschicht-Siliziumoxid-Schicht 17 wird auf der Oberfläche des Steuergates 15 ausgebildet. Zu diesem Zeitpunkt wächst die Schichtdicke der dauerhaften Hochspannungs-Gateoxid-Schicht 12 des Speichereinheits-Bereichs heran und wird diese zu der Siliziumoxid-Schicht 43 (vgl. Unterabschnitt (b) gemäß der 10 und Unterabschnitt (b) gemäß der 11).
    • (3) Ein Fotolack-Muster 45 wird so ausgebildet, dass das Auswahlgate 14 und das Steuergate 15 bedeckt sind und die Siliziumoxid-Schicht 43 des Speichereinheits-Bereichs wird selektiv entfernt (vgl. Unterabschnitt (c) gemäß der 10 und Unterabschnitt (c) gemäß der 11).
    • (4) Die Gateoxid-Schicht 19 für den Speicher wird auf der Oberfläche des P-Substrats 1 des Speichereinheits-Bereichs mittels eines Wärme-Oxidierungs-Prozesses ausgebildet, und zwar nach Entfernen des Fotolack-Musters 45. Dann wird die Polysilizium-Schicht 29 abgeschieden (vgl. Unterabschnitt (d) gemäß der 10 und Unterabschnitt (d) gemäß der 11).
    • (5) Das schwebende Gate 21 wird auf der Gateoxid-Schicht 19 für den Speicher, auf der Feldoxid-Schicht 3 und auf dem Steuergate 15 der Polysilizium-Schicht 29 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet. Obwohl in der Figur nicht gezeigt, kann zu diesem Zeitpunkt eine Gate-Elektrode eines Transistors, der eine periphere Schaltung ausmacht, gleichzeitig aus der Polysilizium-Schicht 29 ausgebildet werden. Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 auf dem P-Substrat 1 unter Verwendung des Auswahlgates 14 und des schwebenden Gates 21 als Maske durch Ionenimplantation unter einer Bedingung ausgebildet, dass beispielsweise die Injektions- bzw. Bestrahlungsenergie 70 KeV beträgt und eine Dotierungskonzentration von Phosphor oder Arsen 6 × 1015/cm2 beträgt (vgl. 9).
  • In dieser Ausführungsform kann, weil die dauerhafte Hochspannungs-Gateoxid-Schicht 12 für den Hochspannungs-Transistor und die Gateoxid-Schicht 19 für den Speicher separat ausgebildet werden, jede der Gateoxid-Schichten eine unterschiedliche Schichtdicke mit Hilfe eines Wärme-Oxidierungs-Prozesses erhalten. Auf diese Weise braucht das Fotolack-Muster während der Ausbildung der dauerhaften Hochspannungs-Gateoxid-Schicht 12 nicht zurück zu bleiben, wie dies bei dem herkömmlichen Verfahren zur Ausbildung der dauerhaften Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor der Fall war, was unter Verwendung der
  • 30 erklärt wurde. Auf diese Weise wird die Qualität der dauerhaften Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor erhöht.
  • In dieser Ausführungsform können die Zwischenschicht-Siliziumoxid-Schicht 17 auf dem Steuergate 15, die Polysilizium-Oxidschicht 18 des Auswahlgates 14 und die Gateoxid-Schicht 19 für den Speicher gleichzeitig nach einer Ausbildung des Auswahlgates 14 und nach einer vollständigen Entfernung der Oxidschicht in dem aktiven Bereich ausgebildet werden. Auf diese Weise wird das Problem gelöst, dass das P-Substrat 1 während einer Entfernung des Fotolack-Musters auf dem Ausbildungsbereich der Gateoxid-Schicht 19 für den Speicher ungeschützt ist, wie dies bei der herkömmlichen Technologie der Fall ist.
  • Weil die dauerhafte Hochspannungs-Gateoxid-Schicht 12 bereits von dem Auswahlgate 14 bedeckt ist, wenn die Gateoxid-Schicht 19 für den Speicher ausgebildet wird (vgl. (4) oben), wird diese außerdem nicht von einem Wärme-Oxidierungs-Prozess in einem späteren Verfahrensschritt beeinflusst. Auf diese Weise kann man die Gleichförmigkeit der Schichtdicke der dauerhaften Hochspannungs-Gateoxid-Schicht 12 für den Hochspannungs-Transistor erzielen und wird auch eine Kontrolle über die Schichtdicke erleichtert.
  • Obwohl die dauerhafte Hochspannungs-Gateoxid-Schicht 12 für den Hochspannungs-Transistor auf der Oberfläche des aktiven Bereichs des P-Substrats 1 ausgebildet wird und die Polysilizium-Schicht, die als das Auswahlgate 14 dient, in dieser Ausführungsform darauf mit Hilfe des Prozesses, der vorstehend in dem Abschnitt (1) anhand des Unterabschnitts (a) der 10 und des Unterabschnitts (a) der 11 beschrieben wurde, ist die vorliegende Erfindung ferner nicht darauf beschränkt. Die Gate-Elektrode für den Niederspannungs-Transistor kann auf der Gateoxid-Schicht für den Niederspannungs-Transistor ausgebildet werden, dessen Schichtdicke zwischen 125 Å und 250 Å liegt. Auf diese Weise kann die Gateoxid-Schicht für den Nie derspannungs-Transistor durch die einmal oxidierte Schicht ausgebildet werden, was eine Schichtdicken-Variation unterdrückt und die Zuverlässigkeit verbessert.
  • Obwohl die Isolations- bzw. Trennschicht zwischen dem Steuergate 15 und dem schwebenden Gate 21 bei dieser Ausführungsform durch die Zwischenschicht-Siliziumoxid-Schicht 17 bedient wird bzw. ausgeführt ist, ist die vorliegende Erfindung außerdem nicht darauf beschränkt. Beispielsweise kann die Isolationsschicht zwischen der oberen Seite des Steuergates 15 und dem schwebenden Gate 21 mit Hilfe einer geschichteten Schicht aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht bedient bzw. ausgebildet werden, wie bei dem Herstellungsverfahren, das anhand der 6 erklärt wird.
  • Wie bei dem Herstellungsverfahren, das anhand der 8 erklärt wird, kann außerdem ein Kondensator-Muster gleichzeitig ausgebildet werden, das aus einer unteren Schicht aus einer Polysilizium-Schicht besteht, die gleichzeitig mit dem Steuergate 15 ausgebildet wird, und aus einer oberen Schicht aus einer Polysilizium-Schicht, die gleichzeitig mit dem schwebenden Gate 21 ausgebildet wird.
  • Die 12 zeigt die fünfte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) zeigt eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt Schnittansichten in dem Schnitt C-C' des Unterabschnitts (A). Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, ist die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten anwendbar. Diese Ausführungsform wird anhand der 12 beschrieben. Dieselben Bezugszeichen werden dem Abschnitt zugewiesen, der dieselbe Funktion wie bei der in der 9 gezeigten vierten Ausführungsform erzielt, und eine ausführliche Erklärung dieses Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 wird auf der Oberfläche des P-Substrats 1 ausgebildet. Eine n-leitende, eingebettete (embedded) Diffusionsschicht 27 wird in einem Bereich ausgebildet, der den aktiven Bereich des P-Substrats 1 umfasst, der von der Feldoxid-Schicht 3 umgeben ist. n-leitende Diffusionsschichten 49 und 51 werden auf beiden Seiten der eingebetteten Diffusionsschicht 47 ausgebildet. In dem aktiven Bereich des P-Substrats 1 werden die n-leitende Diffusionsschicht 5 und die n-leitende Diffusionsschicht 49 beabstandet zueinander ausgebildet und werden die n-leitende Diffusionsschicht 9 und die n-leitende Diffusionsschicht 51 beabstandet zueinander ausgebildet.
  • Auf dem P-Substrat 1, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 49 beinhaltet, wird das Auswahlgate 14 mittels der dauerhaften Hochspannungs-Gateoxid-Schicht 12 ausgebildet, die teilweise mit den n-leitenden Diffusionsschichten 5 und 49 überlappt. Die Siliziumoxid-Schicht 18 (deren Darstellung in dem Unterabschnitt (A) der 12 weggelassen ist) wird auf der Oberfläche des Auswahlgates 14 ausgebildet.
  • Das Steuergate 15 wird auf Feldoxid-Schicht 3 des Speichereinheits-Bereichs ausgebildet und die Zwischenschicht-Siliziumoxid-Schicht 17 (deren Darstellung in dem Unterabschnitt (A) der 12 weggelassen ist) wird auf der Oberfläche des Steuergates 15 ausgebildet. Auf der Oberfläche des P-Substrats 1, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 9 und 51 beinhaltet, wird die Gateoxid-Schicht 19 für den Speicher ausgebildet, die teilweise mit den n-leitenden Diffusionsschichten 9 und 51 überlappt.
  • Eine Tunnel-Oxidschicht 53, die als Pfad für eine elektrische Ladung zum Zeitpunkt eines Schreibvorgangs in dem Speicher oder eines Löschvorgangs des Speichers dient, wird teilweise auf der Oberfläche der eingebetteten Diffusionsschicht 47 mit einer Schichtdicke zwischen 90 Å und 100 Å ausgebildet. Hier, in dieser Ausführungsform, beträgt die Dicke 90 Å. Uni den Umfang der Tunnel-Oxidschicht 53 auf der Oberflä che der eingebetteten Diffusionsschicht 47 wird eine Siliziumoxid-Schicht 55 gleichzeitig mit der Gateoxid-Schicht 19 ausgebildet.
  • Ein schwebendes Gate 57 wird auf der Zwischenschicht-Siliziumoxid-Schicht 17, der Feldoxid-Schicht 3 und der Gateoxid-Schicht 19 für den Speicher ausgebildet. Ein Teil des schwebenden Gates 57 wird auch auf der Tunnel-Oxidschicht 53 und der Siliziumoxid-Schicht 55 ausgebildet.
  • In der fünften Ausführungsform der Halbleitervorrichtung kann, weil die Tunnel-Oxidschicht 53 mit einer Schichtdicke, die kleiner ist als die Dicke der Gateoxid-Schicht 19 für den Speicher, ausgebildet wird, ein Schreibvorgang in den Speicher und ein Löschen des Speichers über die Tunnel-Oxidschicht 53 vorgenommen werden und wird die Flexibilität beim Design der Speichereigenschaften erhöht.
  • Die 13 und die 14 zeigen Schnittansichten, um die fünfte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung der fünften Ausführungsform zu erläutern. Die 13 zeigt die Schnittansicht in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) der 12 und die 14 zeigt die Schnittansicht in dem Schnitt B-B' des Unterabschnitts (A) der 12. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 12 bis 14 erklärt.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Separation wird mit Hilfe eines gewöhnlichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Eine vorläufige Oxidschicht mit einer Schichtdicke zwischen 250 Å und 400 Å wird auf der Oberfläche des aktiven Bereichs ausgebildet, der von der Feldoxid-Schicht 3 begrenzt ist. Die Diffusionsschicht 47 wird mit Hilfe einer Ionendotierung unter Verwendung von Phosphor unter einer Bedingung ausgebildet, beispielsweise mit 80 KeV und einer Dotierungskonzentration von 8 × 1015/cm2, und zwar um den Tunnel-Oxidschicht-Bereich des P-Substrats 1 herum, und dann wird eine Kanal-Dotierinjektion ausgeführt. Nach einem Entfernen der vorü bergehenden Oxidschicht wird die dauerhafte Hochspannungs-Gateoxid-Schicht 12 mit einer Schichtdicke zwischen 400 Å und 600 Å in dem aktiven Bereich mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet. Eine Polysilizium-Schicht mit einer Dicke von 2500–4500 Å wird über die gesamte obere Seite des P-Substrats 1 abgeschieden. Das Steuergate 15 wird auf der Feldoxid-Schicht 3 des Speichereinheits-Ausbildungsbereiches mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet und das Auswahlgate 14 wird auf der dauerhaften Hochspannungs-Gateoxid-Schicht 12 des Hochspannungs-Transistor-Ausbildungsbereiches und auf der Feldoxid-Schicht 3 ausgebildet (vgl. Unterabschnitt (a) der 13 und Unterabschnitt (a) der 14).
    • (2) Eine Siliziumoxid-Schicht 16 wird mit einer Schichtdicke, die beispielsweise zwischen 150 Å und 250 Å liegt, mit Hilfe eines Wärme-Oxidierungs-Prozesses nach einer vollständigen Entfernung der Oxidschicht auf dem aktiven Bereich ausgebildet. Die Siliziumoxid-Schicht 18 wird gleichzeitig auf der Oberfläche des Auswahlgates 14 ausgebildet und die Zwischenschicht-Siliziumoxid-Schicht 17 wird auf der Oberfläche des Steuergates 15 ausgebildet (vgl. Unterabschnitt (b) der 13 und Unterabschnitt (b) der 14).
    • (3) Ein Fotolack-Muster 46, das eine Öffnung nur in dem Tunnel-Oxidschicht-Bereich enthält, wird ausgebildet und die Siliziumoxid-Schicht 16 in dem Tunnel-Oxidschicht-Bereich wird selektiv entfernt, unter Verwendung des Fotolack-Musters 46 als Maske (vgl. Unterabschnitt (c) der 13 und Unterabschnitt (c) der 14).
    • (4) Nach Entfernen des Fotolack-Musters 46 wird eine Tunnel-Oxidschicht 53 mit einer Schichtdicke zwischen 90 Å und 100 Å in dem Speichereinheits-Bereich auf der Oberfläche des P-Substrats 1 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet. Zu diesem Zeitpunkt wächst die Siliziumoxid-Schicht 16 des Bereiches um den Tunnel-Oxidschicht-Bereich und andere aktive Bereichsoberflächen bis zu einer Schichtdicke zwischen beispielsweise 250 Å und 350 Å heran und werden diese in eine Siliziumoxid-Schicht 55 und in die Ga teoxid-Schicht 19 für den Speicher umgewandelt. Dann wird die Polysilizium-Schicht 29 abgeschieden (vgl. Unterabschnitt (d) der 13 und Unterabschnitt (d) der 14).
    • (5) Das schwebende Gate 57 wird aus der Polysilizium-Schicht 29 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie auf der Gateoxid-Schicht 19 für den Speicher, der Siliziumoxid-Schicht 55, auf der Tunnel-Oxidschicht 53, auf der Feldoxid-Schicht 3 und auf dem Steuergate 15 ausgebildet. Obwohl in der Figur nicht gezeigt, kann eine Gate-Elektrode eines Transistors, der eine periphere Schaltung ausbildet, gleichzeitig aus der Polysilizium-Schicht 29 ausgebildet werden. Dann werden die n-leitenden Diffusionsschichten 5, 9, 49 und 51 auf dem P-Substrat 1 durch Ionenimplantation bzw. Ionendotierung von Phosphor oder Arsen ausgebildet, wobei das Auswahlgate 14 und das schwebende Gate 57 als Maske verwendet werden, unter einer Bedingung, dass beispielsweise die Injektions- bzw. Dotierungsenergie 70 KeV beträgt und die Dotierungskonzentration 6 × 1015/cm2 (vgl. 12).
  • Bei dieser Ausführungsform kann die Schichtdicke der Tunnel-Oxidschicht 53, der dauerhaften Hochspannungs-Gateoxid-Schicht 12 und der Gateoxid-Schicht 19 für den Speicher frei eingestellt bzw. gewählt werden. Weil die Tunnel-Oxidschicht 53 und die dauerhafte Hochspannungs-Gateoxid-Schicht 12 mit Hilfe der einmal oxidierten Schicht ausgebildet werden können, kann außerdem die Zuverlässigkeit von jeder Oxidschicht gewährleistet und die Schichtdicken-Variation kontrolliert werden.
  • Obwohl die Zwischenschicht-Siliziumoxid-Schicht 17 in dieser Ausführungsform als Isolations- bzw. Trennschicht zwischen dem Steuergate 15 und dem schwebenden Gate 57 dient, ist die vorliegende Erfindung außerdem nicht darauf beschränkt. Beispielsweise kann eine geschichtete Schicht aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht als Isolationsschicht zwischen der oberen Seite des Steuergates 15 und dem schwebenden Gate 57 dienen, wie bei dem Herstellungsverfahren, das anhand der 6 beschrieben wurde.
  • Das Kondensatormuster, das aus der unteren Schicht einer gleichzeitig mit dem Steuergate 15 ausgebildeten Polysilizium-Schicht und der oberen Schicht einer gleichzeitig mit dem schwebenden Gate 57 ausgebildeten Polysilizium-Schicht besteht, kann gleichzeitig ausgebildet werden, wie bei dem Herstellungsverfahren, das anhand der 8 beschrieben wurde.
  • Die 15 zeigt die sechste Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) zeigt eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A) und ist in dem Schnitt D-D' dargestellt. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 15 beschrieben. Dieselben Bezugszeichen werden dem Abschnitt zugewiesen, der dieselbe Funktion wie bei der in der 1 gezeigten ersten Ausführungsform erzielt, und eine ausführliche Erklärung dieses Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 für eine Einheits-Separation wird auf der Oberfläche des P-Substrats 1 ausgebildet und die n-leitenden Diffusionsschichten 5, 7 und 9 werden in dem aktiven Bereich des P-Substrats 1 ausgebildet.
  • Eine dauerhafte Hochspannungs-Gateoxid-Schicht 61 mit einer Schichtdicke zwischen 400 Å und 600 Å für den Hochspannungs-Transistor wird ausgebildet, die teilweise mit den n-leitenden Diffusionsschichten 5 und 7 überlappt, und zwar auf der Oberfläche des P-Substrats 1, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 7 enthält. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 500 Å. Ein Auswahlgate 62 wird aus einer Polysilizium-Schicht mit einer Dicke zwi schen 2500 Å und 4500 Å auf der dauerhaften Hochspannungs-Gateoxid-Schicht 61 ausgebildet. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 3500 Å. Die n-leitenden Diffusionsschichten 5 und 7, die dauerhafte Hochspannungs-Gateoxid-Schicht 61 und das Auswahlgate 62 bilden den Hochspannungs-Transistor.
  • Eine Gateoxid-Schicht 63 für den Speicher wird mit einer Schichtdicke zwischen 90 Å und 100 Å auf der Oberfläche des P-Substrats 1 ausgebildet, mit dem Abstandsbereich zwischen den n-leitenden Diffusionsschichten 7 und 9, der teilweise mit den n-leitenden Diffusionsschichten 7 und 9 überlappt. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 90 Å. Die Gateoxid-Schicht 63 für den Speicher dient auch als Tunnel-Oxidschicht.
  • Auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 und auf der Gateoxid-Schicht 63 für den Speicher wird ein schwebendes Gate 65 aus einer Polysilizium-Schicht mit einer Schichtdicke zwischen 2500 Å und 4500 Å ausgebildet. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 3500 Å. Auf der Oberfläche des schwebenden Gates 65 wird eine Zwischenschicht-Siliziumoxid-Schicht (die zweite Isolationsschicht) 67 (deren Darstellung in den Unterabschnitten (A) der 15 weggelassen ist) mit einer Schichtdicke zwischen 150 Å und 250 Å ausgebildet. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 200 Å.
  • Auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 und auf der Zwischenschicht-Siliziumoxid-Schicht 67 wird ein Steuergate 69 aus einer Polysilizium-Schicht mit einer Schichtdicke zwischen 2500 Å und 4500 Å ausgebildet. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 3500 Å.
  • Eine dauerhafte Niederspannungs-Gateoxid-Schicht 71 für einen Niederspannungs-Transistor wird auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs ausgebildet (dessen Darstellung in dem Unterabschnitt (A) weggelassen ist), mit einer Schichtdicke zwischen 125 Å und 150 Å. Hier, in dieser Aus führungsform, beträgt die Schichtdicke 150 Å. Auf der dauerhaften Niederspannungs-Gateoxid-Schicht 71 wird eine Gate-Elektrode 73 für den Niederspannungs-Transistor aus einer Polysilizium-Schicht mit einer Schichtdicke zwischen 2500 Å und 4500 Å ausgebildet. Hier, in dieser Ausführungsform, beträgt die Schichtdicke 3500 Å (vgl. (E)). Obwohl die Darstellung weggelassen ist, werden n-leitende Diffusionsschichten in dem aktiven Bereich entsprechend den beiden Enden der Gate-Elektrode 73 für den Niederspannungs-Transistor ausgebildet, wobei die beiden Enden in bzw. entlang der Z-Achse liegen, das heißt senkrecht durch das Papier bzw. die Zeichenebene verlaufend.
  • In der Speichereinheit der sechsten Ausführungsform der Halbleitervorrichtung können das schwebende Gate 65 und das Steuergate 69 der Polysilizium-Schicht in großem Ausmaß miteinander über die Zwischenschicht-Siliziumoxid-Schicht 67 auf der Feldoxid-Schicht 3 überlappen, so dass ein großer Kopplungsfaktor erzielt wird, was es möglich macht, in den Speicher mit einer niedrigen Spannung erneut zu schreiben. Weil das Steuergate 69 mit der Polysilizium-Schicht ausgebildet wird, können außerdem sowohl positive als auch negative Spannungen an das Steuergate 69 angelegt werden.
  • Die 16 und die 17 zeigen Schnittansichten, um die sechste Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der sechsten Ausführungsform zu erklären. Die 16 zeigt Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) der 15 und in dem Schnitt D-D' des Unterabschnitts (E) der 15. Außerdem zeigt die 17 Schnittansichten in dem Schnitt B-B' des Unterabschnitts (A) der 15. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 15 bis 17 erklärt.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Separation wird mit Hilfe eines üblichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Eine vorübergehende Oxidschicht mit einer Dicke zwischen 250 Å und 450 Å wird auf der Oberfläche des aktiven Bereichs, begrenzt von der Feldoxid-Schicht 3, ausgebildet und eine Kanal-Dotierinjektion wird ausgeführt. Nach einem Entfernen der vorübergehenden Oxidschicht wird ein Wärme-Oxidierungs-Prozess ausgeführt und wird die Gateoxid-Schicht 63 für den Speicher mit einer Dicke zwischen 90 Å und 100 Å in dem aktiven Bereich ausgebildet. Eine Polysilizium-Schicht wird mit einer Dicke zwischen 2500 Å und 4500 Å über die gesamte obere Seite des P-Substrats abgeschieden. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird das schwebende Gate 65 auf der Feldoxid-Schicht 3 in dem Speichereinheits-Bereich sowie die Gateoxid-Schicht 63 für den Speicher ausgebildet (vgl. Unterabschnitt (a) der 16 und Unterabschnitt (a) der 17).
    • (2) Eine Zwischenschicht-Siliziumoxid-Schicht 67 mit einer Schichtdicke zwischen 400 Å und 600 Å wird mit Hilfe eines Wärme-Oxidierungs-Prozesses auf der Oberfläche des schwebenden Gates 65 ausgebildet. Zu diesem Zeitpunkt wachsen die Gateoxid-Schicht 63 für den Speicher in dem Hochspannungs-Transistor-Bereich und in dem Niederspannungs-Transistor-Bereich bis zu einer Schichtdicke zwischen 200 Å und 300 Å heran und werden diese zu der Siliziumoxid-Schicht 75 (vgl. Unterabschnitt (b) der 16 und Unterabschnitt (b) der 17).
    • (3) Ein Fotolack-Muster 77, das das schwebende Gate 65 und den Hochspannungs-Transistor-Bereich der Siliziumoxid-Schicht 75 bedeckt, wird ausgebildet und die Siliziumoxid-Schicht 75 in dem Niederspannungs-Transistor-Bereich wird selektiv entfernt (vgl. Unterabschnitt (c) der 16 und Unterabschnitt (c) der 17).
    • (4) Nach Entfernen des Fotolack-Musters 77 wird eine dauerhafte Niederspannungs-Gateoxid-Schicht 71 mit einer Schichtdicke zwischen 125 Å und 250 Å in dem Speichereinheits-Bereich der Oberfläche des P-Substrats 1 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet. Zu diesem Zeitpunkt wächst der Hochspannungs-Transistor-Bereich der Siliziumoxid-Schicht 75 bis zu einer Schichtdicke zwischen 400 Å und 600 Å heran und wird dieser zu einer dauerhaften Hochspannungs-Gateoxid-Schicht 61. Dann wird eine Polysilizium-Schicht 79 mit einer Dicke zwischen 2500 Å und 4500 Å über der gesamten oberen Seite des P-Substrats 1 abgeschieden (vgl. Unterabschnitt (d) der 16 und Unterabschnitt (d) der 17).
    • (5) Ein Steuergate 69 wird in dem Speichereinheits-Bereich der Feldoxid-Schicht 3 und des schwebenden Gates 65 ausgebildet, ein Auswahlgate 62 wird auf der dauerhaften Hochspannungs-Gateoxid-Schicht 61 ausgebildet und eine Gate-Elektrode 73 für den Niederspannungs-Transistor wird durch Bemustern bzw. Strukturieren der Polysilizium-Schicht 79 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie auf der Gate-Elektrode ausgebildet. Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 und die n-leitende Diffusionsschicht für den Niederspannungs-Transistor auf dem P-Substrat 1 durch Ionendotierung ausgebildet, wobei das Auswahlgate 62, das schwebende Gate 65 und die Gate-Elektrode als Maske verwendet werden, unter Bedingungen, dass beispielsweise die Dotierungsenergie 70 KeV beträgt und die Dotierungskonzentration von Phosphor oder Arsen 6 × 1015/cm2 beträgt (vgl. 15).
  • Weil bei dieser Ausführungsform die Gateoxid-Schicht (die Tunnel-Oxidschicht) 63 für den Speicher und die dauerhafte Niederspannungs-Gateoxid-Schicht 71 für den Niederspannungs-Transistor unabhängig voneinander ausgebildet werden, kann jede der Gateoxid-Schichten auf Grund eines Wärme-Oxidierungs-Prozesses eine andere Schichtdicke annehmen. Auf diese Weise kann selbst dann, wenn die dauerhafte Niederspannungs-Gateoxid-Schicht 71 dünner ist als die Gateoxid-Schicht 63 für den Speicher, die Zuverlässigkeit von beiden Schichten gewährleistet und die Schichtdicken-Variation kontrolliert werden.
  • In dieser Ausführungsform ist die dauerhafte Hochspannungs-Gateoxid-Schicht 61 für den Hochspannungs-Transistor mit Hilfe des Wärme-Oxidierungs-Verfahrens der Siliziumoxid-Schicht 75 gebildet, die durch Aufwachsen der Gateoxid-Schicht 63 für den Speicher mit Hilfe der Wärme-Oxidation ausgebildet ist. Der Wärme-Oxidierungs-Prozess zum Ausbilden der Siliziumoxid-Schicht 75 dient jedoch auch zur Ausbildung der Zwischenschicht-Siliziumoxid-Schicht 67. Aus diesem Grund muss, falls die beabsichtigte Schichtdicke der Siliziumoxid-Schichten 67 stark von der Zwischenschicht-Oxidschicht 75 abweicht, die Siliziumoxid-Schicht 75 des Hochspannungs-Transistor-Bereichs auf einmal entfernt werden und muss eine neue Siliziumoxid-Schicht ausgebildet werden. In diesem Fall werden ein zusätzlicher fotolithografischer Prozess und ein zusätzlicher Oxidschicht-Ätzprozess benötigt, um entweder die Zwischenschicht-Siliziumoxid-Schicht 67 auf der Oberfläche des schwebenden Gates 65 oder die Siliziumoxid-Schicht 75 zu schützen.
  • Die 18 zeigt die siebte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht des Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A). Hier, in dieser Ausführungsform, ist der Schnitt des Unterabschnitts (E) als der Schnitt D-D' festgelegt. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 18 erklärt. Dieselben Bezugszeichen werden demjenigen Abschnitt zugewiesen, der dieselbe Funktion wie bei der in der 15 gezeigten sechsten Ausführungsform erzielt, und eine ausführliche Erklärung dieses Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 wird auf der Oberfläche des P-Substrats 1 ausgebildet und die n-leitenden Diffusionsschichten 5, 7 und 9 werden in dem aktiven Bereich des P-Substrats 1 ausgebildet. Die dauerhafte Hochspannungs-Gateoxid-Schicht 61 ist auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwi schen den n-leitenden Diffusionsschichten 5 und 7 beinhaltet. Das Auswahlgate 62 ist auf der dauerhaften Hochspannungs-Gateoxid-Schicht 61 ausgebildet.
  • Die Gateoxid-Schicht 63 für den Speicher ist auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 7 und 9 beinhaltet. Das schwebende Gate 65 ist auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 ausgebildet, sowie die Gateoxid-Schicht 63 für den Speicher.
  • Eine geschichtete Schicht 81 (deren Darstellung in dem Unterabschnitt (A) weggelassen ist) aus Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht ist auf der oberen Seite des schwebenden Gates 65 ausgebildet. Die Schichtdicke der Siliziumoxid-Schicht, welche die geschichtete Schicht 81 ausbildet, liegt zwischen 100 Å und 150 Å. Hier, in dieser Ausführungsform, ist diese 150 Å stark. Die Filmdicke der Siliziumnitrid-Schicht liegt zwischen 100 Å und 200 Å. Hier, in dieser Ausführungsform, ist diese 150 Å dick. Auf der Seite des schwebenden Gates 65 ist eine Polysilizium-Oxidschicht-Seitenwand 82 mit einer Schichtdicke zwischen 150 Å und 250 Å ausgebildet. Hier, in dieser Ausführungsform, ist diese 200 Å dick.
  • Die geschichtete Schicht 81 und die Polysilizium-Oxidschicht-Seitenwand 82 bildet die zweite Isolations- bzw. Trennschicht der Halbleitervorrichtung gemäß der vorliegenden Erfindung aus.
  • Das Steuergate 69 ist auf der Feldoxid-Schicht 3 und der geschichteten Schicht 81 ausgebildet. Die dauerhafte Niederspannungs-Gateoxid-Schicht 71 und die Gate-Elektrode 73 sind (vgl. (E)) in dem Niederspannungs-Transistor-Bereich ausgebildet (dessen Darstellung in (A) weggelassen ist). Obwohl die Darstellung weggelassen ist, ist eine n-leitende Diffusionsschicht in dem aktiven Bereich ausgebildet, in Entsprechung zu beiden Enden der Gate-Elektrode 73 für den Niederspannungs- Transistor, wobei beide Enden in der z-Achse liegen, das heißt senkrecht auf das Papier bzw. die Zeichenebene stehend.
  • Für die Speichereinheit der siebten Ausführungsform der Halbleitervorrichtung ist die geschichtete Schicht 81 vorgesehen, welche eine Siliziumnitrid-Schicht beinhaltet, durch die sich ein Elektron nicht einfach zwischen dem schwebenden Gate 65 und dem Steuergate 69 ausbreiten kann, so dass die Zuverlässigkeit des Speichers größer ist.
  • Die 19 zeigt Schnittansichten, um die siebte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung der siebten Ausführungsform zu erklären, welche in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) der 18 und in dem Schnitt D-D' des Unterabschnitts (E) der 18 dargestellt sind. Die Schnittansicht in dem Schnitt B-B' des Unterabschnitts (A) der 18 ist derselbe wie in der 17. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 17 bis 19 erklärt.
    • (1) Die Feldoxid-Schicht 3 zur Einheits-Separator wird mit Hilfe eines gewöhnlichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Eine vorübergehende Oxidschicht wird auf der Oberfläche des aktiven Bereichs ausgebildet, umgrenzt von der Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird vorgenommen. Nach Entfernen der vorläufigen Oxidschicht wird ein Wärme-Oxidierungs-Prozess ausgebildet und wird die Gateoxid-Schicht 63 für den Speicher auf der Oberfläche des aktiven Bereichs ausgebildet. Eine Polysilizium-Schicht wird über der gesamten oberen Seite des P-Substrats abgeschieden, auf der eine geschichtete Schicht 80, die eine Siliziumnitrid-Schicht mit einer Dicke zwischen 100 Å und 200 Å umfasst, und eine Siliziumoxid-Schicht mit einer Dicke zwischen 100 Å und 150 Å ausgebildet ist. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird das schwebende Gate 65 auf dem Speicherein heits-Bereich der Feldoxid-Schicht 3 und auf der Gateoxid-Schicht 63 für den Speicher ausgebildet und die geschichtete Schicht 80 wird auf der oberen Seite des schwebenden Gates 65 ausgebildet (vgl. Unterabschnitt (a) der 17 und Unterabschnitt (a) der 19).
    • (2) Eine Polysilizium-Oxidschicht-Seitenwand 82 mit einer Schichtdicke zwischen 150 Å und 250 Å wird auf der Seite des schwebenden Gates 65 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet. Zu diesem Zeitpunkt wird die Siliziumnitrid-Schicht der geschichteten Schicht 80 wiederum oxidiert, um eine Siliziumoxid-Schicht mit einer Dicke von 5–50 Å auszubilden, was in einer geschichteten Schicht 81 mit einem dreilagigen Aufbau resultiert, die aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht besteht, die auf der oberen Seite der Siliziumnitrid-Schicht ausgebildet ist bzw. sind. Gleichzeitig wächst die Gateoxid-Schicht 63 für den Speicher in dem Hochspannungs-Transistor-Bereich und dem Niederspannungs-Transistor-Bereich auf und wird diese zu der Siliziumoxid-Schicht 75 (vgl. Unterabschnitt (b) der 17 und Unterabschnitt (b) der 19).
    • (3) Wie auch bei dem Prozess, der anhand des Unterabschnitts (c) der 16 und des Unterabschnitts (c) der 17 erklärt wurde, wird ein Fotolack-Muster 77 ausgebildet und wird der Niederspannungs-Transistor-Bereich der Siliziumoxid-Schicht 75 entfernt (vgl. Unterabschnitt (c) der 17 und Unterabschnitt (c) der 19).
    • (4) Wie bei dem Prozess, der anhand des Unterabschnitts (d) der 16 und des Unterabschnitts (d) der 17 erklärt wurde, wird das Fotolack-Muster 77 entfernt und wird dann ein Wärme-Oxidierungs-Prozess ausgeführt, so dass die dauerhafte Niederspannungs-Gateoxid-Schicht 71 auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs ausgebildet wird. Die dauerhafte Hochspannungs-Gateoxid-Schicht 61 wird in dem Hochspannungs-Transistor-Bereich ausgebildet und die Polysilizium- Schicht 79 wird danach abgeschieden (vgl. Unterabschnitt (d) der 17 und Unterabschnitt (d) der 19).
    • (5) Wie bei dem Prozess, der anhand der 15 beschrieben wurde, werden das Auswahlgate 62, das Steuergate 69 und die Gate-Elektrode 73 für den Niederspannungs-Transistor aus der Polysilizium-Schicht 69 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet. Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 und eine n-leitende Diffusionsschicht für den Niederspannungs-Transistor durch Ionenimplantation bzw. -dotierung ausgebildet (vgl. 18).
  • In dieser Ausführungsform wird die dauerhafte Hochspannungs-Gateoxid-Schicht 61 für den Hochspannungs-Transistor mit Hilfe einer Wärme-Oxidierung der Siliziumoxid-Schicht 75 ausgebildet, die durch Aufwachsen der Gateoxid-Schicht 63 für den Speicher mittels einer Wärme-Oxidierung aufgewachsen wurde. Hier dient der Wärme-Oxidierungs-Prozess, der die Siliziumoxid-Schicht 75 ausbildet, zur Bildung der Polysilizium-Oxidschicht-Seitenwand 82. Wenn die gewünschte Schichtdicke der Siliziumoxid-Schicht 75 in dem Wärme-Oxidierungs-Prozess erheblich von der Ziel-Schichtdicke der Polysilizium-Oxidschicht-Seitenwand 82 abweicht, werden ein fotolithografischer Prozess und ein Oxidfilm-Ätzprozess hinzugefügt, um die geschichtete Schicht 81 oder Oberfläche des schwebenden Gates 75 und die Polysilizium-Oxidschicht-Seitenwand 82 zu schützen, wird die Siliziumoxid-Schicht 75 selektiv entfernt und wird erneut eine Wärme-Oxidation ausgeführt, so dass die Siliziumoxid-Schicht mit einer gewünschten Schichtdicke in dem Hochspannungs-Transistor-Bereich ausgebildet wird.
  • Obwohl in dieser Ausführungsform die Polysilizium-Oxidschicht-Seitenwand 82 mit Hilfe einer Wärme-Oxidation ausgebildet wird, kann außerdem eine HTO-Schicht-Seitenwand durch Rückätzen einer HTO-Schicht ausgebildet werden, die in dem Zustand gemäß der 19(A) abgeschieden ist. Weil jedoch die Gateoxid-Schicht 63 für den Speicher der aktiven Bereichsoberfläche in dem Hochspan nungs-Transistor-Bereich und dem Niederspannungs-Transistor-Bereich ebenfalls durch Rückätzen entfernt wird, ist ein Oxidationsprozess notwendig, so dass eine Siliziumoxid-Schicht, die als der Vorläufer der dauerhaften Hochspannungs-Gateoxid-Schicht verwendet wird, ausgebildet wird.
  • Die 20 zeigt die achte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A' , der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A). Der Schnitt des Unterabschnitts (E) wird als der Schnitt D-D' bezeichnet. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 20 erklärt werden. Dieselben Bezugszeichen werden dem Abschnitt zugewiesen, der dieselbe Funktion wie bei der in der 15 gezeigten sechsten Ausführungsform erzielt, und eine detaillierte Erklärung dieses Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 wird auf der Oberfläche des P-Substrats 1 ausgebildet und die n-leitenden Diffusionsschichten 5, 7 und 9 werden in dem aktiven Bereich des P-Substrats 1 des Speichereinheits-Bereichs ausgebildet. Das Auswahlgate 62 wird über die dauerhafte Hochspannungs-Gateoxid-Schicht 61 auf dem P-Substrat 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 7 beinhaltet.
  • Die Gateoxid-Schicht 63 für den Speicher wird auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 7 und 9 beinhaltet. Das schwebende Gate 65 wird auf der Feldoxid-Schicht 3 des Speichereinheits-Bereichs ausgebildet, sowie auf der Gateoxid-Schicht 63 für den Spei cher. Die Zwischenschicht-Siliziumoxid-Schicht 67 wird auf der Oberfläche des schwebenden Gates 65 ausgebildet. Das Steuergate 69 wird auf der Feldoxid-Schicht 3 und der Zwischenschicht-Siliziumoxid-Schicht 67 ausgebildet. Die dauerhafte Niederspannungs-Gateoxid-Schicht 71 und die Gate-Elektrode 73 werden in dem Niederspannungs-Transistor-Bereich ausgebildet (dessen Darstellung in dem Unterabschnitt (A) weggelassen ist) (vgl. Unterabschnitt (E)).
  • Eine Polysilizium-Schicht 83 mit derselben Schichtdicke wie das schwebende Gate 65 wird auf der Feldoxid-Schicht 3 ausgebildet. Eine Siliziumoxid-Schicht 84 mit derselben Schichtdicke wie die Zwischenschicht-Siliziumoxid-Schicht 67 wird auf der Oberfläche der Polysilizium-Schicht 83 ausgebildet. Eine Polysilizium-Schicht 85 mit derselben Schichtdicke wie das Steuergate 69 wird auf der Siliziumoxid-Schicht 84 ausgebildet. Die Polysilizium-Schicht 83, die Siliziumoxid-Schicht 84 und die Polysilizium-Schicht 85 bilden einen Kondensator aus.
  • Die 21 zeigt Schnittansichten, um die achte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung der achten Ausführungsform zu erläutern, wobei die Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) der 20 und in dem Schnitt D-D' des Unterabschnitts (E) der 20 gezeigt sind. Die Schnittansicht in dem Schnitt B-B' des Unterabschnitts (A) der 20 ist derselbe wie derjenige der 17. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 17, der 20 und der 21 erklärt.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Separation wird mit Hilfe eines gewöhnlichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Eine vorübergehende Oxidschicht wird auf der Oberfläche des aktiven Bereichs ausgebildet, begrenzt von der Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird ausgeführt. Nach Entfernen der vorläufigen Oxidschicht wird ein Wärme-Oxidierungs-Prozess ausgeführt, so dass die Gateo xid-Schicht 63 für den Speicher auf der Oberfläche des aktiven Bereichs ausgebildet wird. Eine Polysilizium-Schicht mit einer Dicke zwischen 2500 Å und 4500 Å wird über der gesamten oberen Seite des P-Substrats 1 abgeschieden. Mit der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird das schwebende Gate 65 auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 und auf der Gateoxid-Schicht 63 für den Speicher ausgebildet. Die Polysilizium-Schicht 83 dient als die untere Schicht des Kondensators und ist auf der Feldoxid-Schicht 3 ausgebildet (vgl. Unterabschnitt (a) der 17 und Unterabschnitt (a) der 21).
    • (2) Die Zwischenschicht-Siliziumoxid-Schichten 67 und 84 mit einer Dicke zwischen 150 Å und 250 Å werden auf der Oberfläche des schwebenden Gates 65 bzw. auf der Oberfläche der Polysilizium-Schicht 83 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet. Die Gateoxid-Schicht 63 für den Speicher in dem Hochspannungs-Transistor-Bereich und in dem Niederspannungs-Transistor-Bereich wächst auf und wird zu der Siliziumoxid-Schicht 75 (vgl. Unterabschnitt (b) der 17 und Unterabschnitt (b) der 21).
    • (3) Ein Fotolack-Muster 86 wird so ausgebildet, dass das schwebende Gate 65, die Polysilizium-Schicht 83 und die Siliziumoxid-Schicht 75 in dem Hochspannungs-Transistor-Bereich bedeckt sind, und die Siliziumoxid-Schicht 75 des Niederspannungs-Transistor-Bereichs wird selektiv entfernt (vgl. Unterabschnitt (c) der 17 und Unterabschnitt (c) der 21).
    • (4) Wie bei dem Prozess, der anhand des Unterabschnitts (d) der 16 und des Unterabschnitts (d) der 17 erklärt wurde, wird nach Entfernen des Fotolack-Musters 86 ein Wärme-Oxidierungs-Prozess ausgeführt, so dass die dauerhafte Niederspannungs-Gateoxid-Schicht 71 auf der Oberfläche des aktiven Bereichs in dem Niederspannungs-Transistor-Bereich ausgebildet wird. Die Siliziumoxid-Schicht 75 des Hochspannungs-Transistor-Bereichs wird aufgewachsen, um die dauerhafte Hochspannungs-Gateoxid-Schicht 61 auszubilden, und dann wird die Polysilizium-Schicht 79 über der gesamten oberen Seite des P-Substrats 1 abgeschieden (vgl. Unterabschnitt (d) der 17 und Unterabschnitt (d) der 21).
    • (5) Die Polysilizium-Schicht 85, die als die obere Schicht des Kondensators dient, wird aus der Polysilizium-Schicht 79 auf dem Auswahlgate 62, auf dem Steuergate 69 und auf der Siliziumoxid-Schicht 84 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet. Auf diese Weise wird gleichzeitig der Kondensator ausgebildet, der aus der Polysilizium-Schicht 83, aus der Siliziumoxid-Schicht 84 und aus der Polysilizium-Schicht 85 aufgebaut ist. Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 und eine n-leitende Diffusionsschicht für den Niederspannungs-Transistor durch Ionendotierung ausgebildet (vgl. 20).
  • In dieser Ausführungsform, obwohl die Siliziumoxid-Schicht 84 als die Isolations- bzw. Trennschicht zwischen den Polysilizium-Schichten 83 und 85 des Kondensators dient, kann zu diesem Zweck eine geschichtete Schicht dienen, die aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht ausgebildet ist, wie bei dem Herstellungsverfahren, das anhand der 19 beschrieben wurde.
  • Die 22 zeigt die neunte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittansicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht des Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A). Der Schnitt des Unterabschnitts (E) wird als der Schnitt D-D' bezeichnet. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 22 erklärt. Dieselben Bezugszeichen werden dem Abschnitt zugewiesen, der dieselbe Funktion wie in der in der 12 gezeigten fünften Ausführungsform und in der in der 15 gezeigten sechsten Ausführungsform erzielt, und eine ausführliche Erklärung des Abschnittes wird nicht wiederholt.
  • Die Feldoxid-Schicht 3 wird auf der Oberfläche des P-Substrats 1 ausgebildet. Die eingebettete n-leitende Diffusionsschicht 47 wird in dem Bereich ausgebildet, der den aktiven Bereich des P-Substrats 1 enthält, der von der Feldoxid-Schicht 3 umgeben ist. Die n-leitenden Diffusionsschichten 49 und 51 werden auf den beiden Seiten der eingebetteten Diffusionsschicht 47 ausgebildet. Die n-leitende Diffusionsschicht 5 und die n-leitende Diffusionsschicht 49 werden beabstandet zueinander ausgebildet und die n-leitende Diffusionsschicht 9 und die n-leitende Diffusionsschicht 51 werden mit einem Abstand bzw. beabstandet zu dem aktiven Bereich des P-Substrats 1 ausgebildet.
  • Eine Gateoxid-Schicht 87 für den Speicher mit einer Dicke zwischen 200 Å und 300 Å wird auf der Oberfläche des P-Substrats 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 9 und 51 beinhaltet, der teilweise mit den n-leitenden Diffusionsschichten 9 und 51 überlappt. Hier, in dieser Ausführungsform, beträgt die Dicke 250 Å.
  • Die Tunnel-Oxidschicht 53 wird in einem Teil der Oberfläche der eingebetteten Diffusionsschicht 47 ausgebildet. Eine Siliziumoxid-Schicht 88 wird gleichzeitig zu der Gateoxid-Schicht 87 für den Speicher um die Tunnel-Oxidschicht 53 auf der Oberfläche der eingebetteten Diffusionsschicht 47 herum ausgebildet.
  • Ein schwebendes Gate 89 wird auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 und auf der Gateoxid-Schicht 87 für den Speicher ausgebildet. Ein Teil eines schwebenden Gates 89 wird auch auf der Tunnel-Oxidschicht 53 und der Siliziumoxid-Schicht 88 ausgebildet. Eine Siliziumoxid-Schicht (zweite Isolationsschicht) 90 wird auf der Oberfläche des schwebenden Gates 89 ausgebildet. Das Steuergate 69 wird auf der Feldoxid-Schicht 3 und der Siliziumoxid-Schicht 90 ausgebildet.
  • Das Auswahlgate 62 wird mittels der dauerhaften Hochspannungs-Gateoxid-Schicht 61 auf dem P-Substrat 1 ausgebildet, das den Abstandsbereich zwischen den n-leitenden Diffusionsschichten 5 und 49 beinhaltet, der teilweise mit den n-leitenden Diffusionsschichten 5 und 49 überlappt. Die dauerhafte Niederspannungs-Gateoxid-Schicht 71 und die Gate-Elektrode 73 (vgl. Unterabschnitt (E)) werden in dem Niederspannungs-Transistor-Bereich ausgebildet (dessen Darstellung in dem Unterabschnitt (A) weggelassen ist).
  • In der neunten Ausführungsform der Halbleitervorrichtung werden, weil die Tunnel-Oxidschicht 53 mit einer Dicke ausgebildet ist, die kleiner ist als die Dicke der Gateoxid-Schicht 87 für den Speicher, der Schreibvorgang und ein Löschvorgang des Speichers über die Tunnel-Oxidschicht 53 ausgeführt und wird die Flexibilität beim Design der Speichereigenschaften erhöht.
  • Die 23 und die 24 zeigen Schnittansichten, um die neunte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der neunten Ausführungsform zu erklären. Die 23 zeigt Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) der 22 und in dem Schnitt D-D' des Unterabschnitts (E) der 22. Außerdem zeigt die 24 Schnittansichten in dem Schnitt B-B' des Unterabschnitts (A) der 22. Dieses Herstellungsverfahrens wird anhand der 22 bis 24 erklärt.
    • (1) Die Feldoxid-Schicht 3 zur Einheits-Separation wird mit Hilfe eines herkömmlichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Durch die Ionendotierung, beispielsweise bei 80 KeV und mit einer Dotierungskonzentration von Phosphor von 8 × 1015/cm2, wird die eingebettete Diffusionsschicht 47 um den Tunnel-Oxidschicht-Bereich des P-Substrats 1 her um ausgebildet. Eine vorübergehende Oxidschicht wird auf der Oberfläche des aktiven Bereichs ausgebildet, begrenzt von der Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird ausgeführt. Nach Entfernen der vorübergehenden Oxidschicht wird ein Wärme-Oxidierungs-Prozess ausgeführt, so dass eine Siliziumoxid-Schicht 91 mit einer Dicke zwischen 150 Å und 250 Å in dem aktiven Bereich ausgebildet wird. Ein Fotolack-Muster 92, das eine Öffnung nur in dem Tunnel-Oxidschicht-Bereich aufweist, wird ausgebildet und die Siliziumoxid-Schicht 91 bei dem Tunnel-Oxidschicht-Bereich wird selektiv entfernt, wobei das Fotolack-Muster 92 als Maske verwendet wird (vgl. Unterabschnitt (a) der 23 und Unterabschnitt (a) der 24).
    • (2) Die Tunnel-Oxidschicht 53 mit einer Dicke zwischen 90 Å und 100 Å wird in den Tunnel-Oxidschicht-Bereich auf der Oberfläche des P-Substrats 1 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgeführt, und zwar nach Entfernen des Fotolack-Musters 92. Zu diesem Zeitpunkt wächst die Siliziumoxid-Schicht 91 in dem Bereich um den Tunnel-Oxidschicht-Bereich und andere aktive Bereichsoberflächen herum bis zu einer Dicke von 250–350 Å heran und wird diese zu der Siliziumoxid-Schicht 88 und der Gateoxid-Schicht 87 für den Speicher. Eine Polysilizium-Schicht wird über dem gesamten P-Substrat 1 abgeschieden. Das schwebende Gate 89 wird auf dem Speichereinheits-Bereich der Gateoxid-Schicht 87 des Speichers, der Feldoxid-Schicht 3, der Siliziumoxid-Schicht 88 und der Tunnel-Oxidschicht 53 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet (vgl. Unterabschnitt (b) der 23 und Unterabschnitt (b) der 24).
    • (3) Die Siliziumoxid-Schicht 90 mit einer Dicke zwischen 150 Å und 250 Å wird mit Hilfe eines Wärme-Oxidierungs-Prozesses auf der Oberfläche des schwebenden Gates 89 ausgebildet. Zu diesem Zeitpunkt wächst die Gateoxid-Schicht 87 für den Speicher in dem Hochspannungs-Transistor-Bereich und dem Niederspannungs-Transistor-Bereich heran, um zu einer Silizium oxid-Schicht 93 zu werden, die 350–450 Å dick ist (vgl. Unterabschnitt (c) der 23 und Unterabschnitt (c) der 24).
    • (4) Ein Fotolack-Muster 94 wird so ausgebildet, dass das schwebende Gate 89 bedeckt ist, und die Siliziumoxid-Schicht 93 der aktiven Bereichsoberfläche in dem Hochspannungs-Transistor-Bereich und in dem Niederspannungs-Transistor-Bereich wird selektiv entfernt (vgl. Unterabschnitt (d) der 23 und Unterabschnitt (d) der 24).
    • (5) Eine Siliziumoxid-Schicht 95 wird auf der Oberfläche des aktiven Bereichs des Hochspannungs-Transistor-Bereichs und des Niederspannungs-Transistor-Bereichs mit einer Dicke zwischen 350 Å und 450 Å mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet, und zwar nach Entfernen des Fotolack-Musters 94. Das Fotolack-Muster 77 wird so ausgebildet, dass dieses eine Öffnung in dem Niederspannungs-Transistor-Bereich aufweist und die Siliziumoxid-Schicht 95 in der aktiven Bereichsoberfläche des Niederspannungs-Transistor-Bereichs wird selektiv entfernt (vgl. Unterabschnitt (e) der 23 und Unterabschnitt (e) der 24).
    • (6) Wie bei dem Prozess, der anhand des Unterabschnitts (d) der 16 und des Unterabschnitts (d) der 17 beschrieben wurde, wird die dauerhafte Niederspannungs-Gateoxid-Schicht 71 auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs ausgebildet und wird die dauerhafte Hochspannungs-Gateoxid-Schicht 61 in dem Hochspannungs-Transistor-Bereich mit Hilfe eines Wärme-Oxidierungs-Prozesses nach Entfernen des Fotolack-Musters 77 ausgebildet und dann wird eine Polysilizium-Schicht abgeschieden. Wie bei dem Prozess, der anhand der 15 erklärt wurde, werden das Auswahlgate 62, das Steuergate 69 und die Gate-Elektrode 73 für den Niederspannungs-Transistor mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet. Dann werden die n-leitenden Diffusionsschichten 5, 9, 49 und 51 und eine n-leitende Diffusionsschicht für den Niederspannungs-Transistor durch Ionendotierung ausgebildet (vgl. 22).
  • Bei dieser Ausführungsform kann die Schichtdicke der Tunnel-Oxidschicht 53, der dauerhaften Hochspannungs-Gateoxid-Schicht 61, der dauerhaften Niederspannungs-Gateoxid-Schicht 71 und der Gateoxid-Schicht 87 für den Speicher frei eingestellt bzw. gewählt werden. Weil die Tunnel-Oxidschicht 53 und die dauerhafte Niederspannungs-Gateoxid-Schicht 71 mit Hilfe der einmal oxidierten Schicht ausgebildet werden und weil die dauerhafte Hochspannungs-Gateoxid-Schicht 61 und die Gateoxid-Schicht 87 für den Speicher mit Hilfe der zweimal oxidierten Schicht ausgebildet werden, wird außerdem die Zuverlässigkeit von jeder Oxidschicht gewährleistet und wird die Kontrolle über die Schichtdicken-Variation erleichtert.
  • Obwohl die Isolationsschicht zwischen dem Steuergate 69 und dem schwebenden Gate 89 mit Hilfe der Siliziumoxid-Schicht 90 in dieser Ausführungsform ausgebildet wird, ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise kann die Isolationsschicht zwischen der oberen Seite des schwebenden Gates 89 und dem Steuergate 69 durch Schichten einer Schicht aus einer Siliziumoxid-Schicht/Siliziumnitrid-Schicht/Siliziumoxid-Schicht ausgebildet werden, wie bei dem Herstellungsverfahren, das anhand der 19 erklärt wurde. In diesem Fall ist der Einfluss eines Oxidationsprozesses bei einem späteren Prozessschritt auf die Kapazität zwischen dem schwebenden Gate und dem Steuergate geringer, was die Eigenschaften des Speichers verbessert.
  • Außerdem kann zugleich das Kondensator-Muster, das aus einer unteren Schicht aus einer Polysilizium-Schicht, die gleichzeitig zu dem schwebenden Gate 89 ausgebildet ist, und aus einer oberen Schicht aus einer Polysilizium-Schicht besteht, die gleichzeitig zu dem Steuergate 69 ausgebildet wird, wie bei dem Herstellungsverfahren, das anhand der 21 erklärt wurde, ausgebildet werden.
  • Die 25 zeigt die zehnte Ausführungsform der Halbleitervorrichtung. Der Unterabschnitt (A) ist eine Draufsicht. Der Unterabschnitt (B) zeigt eine Schnittan sicht in dem Schnitt A-A', der Unterabschnitt (C) zeigt eine Schnittansicht in dem Schnitt B-B' und der Unterabschnitt (D) zeigt eine Schnittansicht in dem Schnitt C-C' des Unterabschnitts (A). Der Unterabschnitt (E) zeigt eine Schnittansicht eines Niederspannungs-Transistors, der in einem anderen Bereich ausgebildet ist als in dem Unterabschnitt (A). Der Schnitt, der in dem Unterabschnitt (E) verwendet wird, wird als der Schnitt D-D' bezeichnet. Obwohl diese Ausführungsform nur eine Speichereinheit beschreibt, kann die Ausführungsform auf eine beliebige Anzahl von Speichereinheiten angewendet werden. Diese Ausführungsform wird anhand der 25 erklärt. Dieselben Bezugszeichen werden demjenigen Abschnitt zugewiesen, der dieselbe Funktion wie in der in der 15 gezeigten sechsten Ausführungsform erzielt, und eine ausführliche Erklärung dieses Abschnittes wird nicht wiederholt.
  • Punkte bzw. Merkmale dieser Ausführungsform, die anders sind als bei der sechsten Ausführungsform, sind, dass ein Auswahlgate 97 mit Hilfe der Polysilizium-Schicht ausgebildet wird, die gleichzeitig zu dem schwebenden Gate 65 ausgebildet wird, dass eine dauerhafte Hochspannungs-Gateoxid-Schicht 96 für den Hochspannungs-Transistor mit Hilfe einer zweimal oxidierten Schicht unter dem Auswahlgate 97 ausgebildet wird und dass die Siliziumoxid-Schicht 68 auf der Oberfläche des Auswahlgates 97 ausgebildet wird. Die Schichtdicke der dauerhaften Hochspannungs-Gateoxid-Schicht 96 liegt zwischen 400 Å und 600 Å und beträgt in dieser Ausführungsform 500 Å. Die Schichtdicke des Auswahlgates 97 liegt zwischen 2500 Å und 4500 Å und beträgt hier 3500 Å. Die Schichtdicke der Siliziumoxid-Schicht 68 liegt zwischen 150 Åund 250 Å und beträgt hier 200 Å. Die Darstellung der Siliziumoxid-Schicht 68 ist in dem Unterabschnitt gemäß der 25 weggelassen.
  • Die 26 und die 27 zeigen Schnittansichten, um die zehnte Ausführungsform des Herstellungsverfahrens zum Herstellen der Halbleitervorrichtung gemäß der zehnten Ausführungsform zu erklären. Die 26 zeigt Schnittansichten in dem Schnitt A-A' und in dem Schnitt C-C' des Unterabschnitts (A) der 25 und in dem Schnitt D-D' des Unterabschnitts (E) der 25. Außerdem zeigt die 27 Schnittansichten in dem Schnitt B-B' des Unterabschnitts (A) der 25. Die Ausführungsform dieses Herstellungsverfahrens wird anhand der 25 bis 27 erklärt.
    • (1) Die Feldoxid-Schicht 3 für eine Einheits-Separation wird mit Hilfe eines gewöhnlichen LOCOS-Verfahrens auf dem P-Substrat 1 ausgebildet. Eine vorübergehende Oxidschicht wird auf der Oberfläche des aktiven Bereichs ausgebildet, begrenzt von der Feldoxid-Schicht 3, und eine Kanal-Dotierinjektion wird ausgeführt. Nach Entfernen der vorübergehenden Oxidschicht wird ein Wärme-Oxidierungs-Prozess ausgeführt, so dass die Siliziumoxid-Schicht, deren Schichtdicke zwischen 350 Å und 450 Å liegt, in dem aktiven Bereich ausgebildet wird. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird die Siliziumoxid-Schicht selektiv entfernt, so dass die Siliziumoxid-Schicht nur in dem Hochspannungs-Transistor-Bereich verbleibt. Ein Wärme-Oxidierungs-Prozess wird ausgeführt, so dass die Gateoxid-Schicht 63 für den Speicher auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs und des Niederspannungs-Transistor-Bereichs ausgebildet wird. Zu diesem Zeitpunkt wächst die Siliziumoxid-Schicht in dem Hochspannungs-Transistor-Bereich auf, um eine Schichtdicke zwischen 400 Å und 600 Å aufzuweisen, und wird diese zu der dauerhaften Hochspannungs-Gateoxid-Schicht 96. Eine Polysilizium-Schicht mit einer Dicke zwischen 2500 Å und 4500 Å wird über der gesamten oberen Seite des P-Substrats 1 abgeschieden. Mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie wird das schwebende Gate 65 auf dem Speichereinheits-Bereich der Feldoxid-Schicht 3 und der Gateoxid-Schicht 63 für den Speicher ausgebildet und das Auswahlgate 97 wird auf dem Hochspannungs-Transistor-Bereich der Feldoxid-Schicht 3 und auf der dauerhaften Hochspannungs-Gateoxid-Schicht 96 ausgebildet (vgl. Unterabschnitt (a) der 26 und Unterabschnitt (a) der 27).
    • (2) Die Siliziumoxid-Schicht 68 mit einer Schichtdicke zwischen 150 Å und 250 Å wird auf der Oberfläche des Auswahlgates 97 mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet und die Zwischenschicht-Siliziumoxid-Schicht 67 wird auf der Oberfläche des schwebenden Gates 65 ausgebildet. Zu diesem Zeitpunkt wächst der Niederspannungs-Transistor-Bereich der Gateoxid-Schicht 63 für den Speicher und wird dieser zu der Siliziumoxid-Schicht 98 (vgl. Unterabschnitt (b) der 26 und Unterabschnitt (b) der 27).
    • (3) Das Fotolack-Muster 77 wird so ausgebildet, dass das schwebende Gate 65 und das Auswahlgate 97 bedeckt werden können, und der Niederspannungs-Transistor-Bereich der Siliziumoxid-Schicht 98 wird selektiv entfernt (vgl. Unterabschnitt (c) der 26 und Unterabschnitt (c) der 27).
    • (4) Nach Entfernen des Fotolack-Musters wird die dauerhafte Niederspannungs-Gateoxid-Schicht 71 auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet, dann wird die Polysilizium-Schicht 79 über dem gesamten P-Substrat abgeschieden (vgl. Unterabschnitt (d) der 17 und Unterabschnitt (d) der 21).
    • (5) Das Steuergate 69 und die Gate-Elektrode 73 für den Niederspannungs-Transistor werden aus der Polysilizium-Schicht 79 mit Hilfe der fotolithografischen Prozess-Technologie und der Ätz-Technologie ausgebildet. Dann werden die n-leitenden Diffusionsschichten 5, 7 und 9 und die n-leitende Diffusionsschicht für den Niederspannungs-Transistor durch Ionendotierung ausgebildet (vgl. 25).
  • Bei dieser Ausführungsform kann, obwohl die Zwischenschicht-Siliziumoxid-Schicht 67 als eine Isolationsschicht zwischen dem schwebenden Gate 65 und dem Steuergate 69 dient, eine geschichtete Schicht, die aus einer Siliziumoxid-Schicht/Siliziumnitrid- Schicht/Siliziumoxid-Schicht besteht, zu diesem Zweck dienen, wie bei dem Herstellungsverfahren, das anhand der 19 erklärt wurde. Außerdem können das Kondensator-Muster, das aus der unteren Schicht aus der Polysilizium-Schicht, die gleichzeitig zu dem schwebenden Gate 65 ausgebildet ist, besteht, und aus der oberen Schicht der Polysilizium-Schicht, die gleichzeitig zu dem Steuergate 69 ausgebildet wurde, besteht, gleichzeitig ausgebildet werden, wie bei dem Herstellungsverfahren, das anhand der 21 erklärt wurde.
  • Obwohl die Ausführungsformen der vorliegenden Erfindung vorstehend beschrieben wurden, ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt, sondern können zahlreiche Variationen und Modifikationen vorgenommen werden, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen.
  • Die Halbleitervorrichtung bzw. das Halbleiterbauelement gemäß der vorliegenden Erfindung umfasst ein Steuergate, das aus einer Polysilizium-Schicht besteht, die auf einer ersten Isolationsschicht ausgebildet ist, und aus einer Polysilizium-Schicht, die auf der ersten Isolationsschicht ausgebildet ist, und aus einer Gateoxid-Schicht. Die Halbleitervorrichtung umfasst ferner einen nicht-flüchtigen Speicher, der ein schwebendes Gate umfasst, das entweder auf der oberen Schicht oder auf der unteren Schicht des Steuergates mit einer zweiten Isolationsschicht auf der ersten Isolationsschicht vorgesehen ist, wobei das schwebende Gate mit dem Steuergate überlappt. Das Steuergate und das schwebende Gate sind auf die erste Isolationsschicht geschichtet, so dass man einen hohen Kopplungsfaktor erzielen kann, was ein erneutes Beschreiben mit niedriger Spannung ermöglicht. Weil das Steuergate auf der ersten Isolations- bzw. Trennschicht ausgebildet ist, kann außerdem sowohl eine positive Spannung als auch eine negative Spannung an das Steuergate angelegt werden.
  • Die zweite Isolationsschicht zwischen dem Steuergate und dem schwebenden Gate der Halbleitervorrichtung gemäß der vorliegenden Erfindung ist durch eine geschichtete Schicht aus einer Siliziumoxid-Schicht-Siliziumnitrid-Schicht-Siliziumoxid-Schicht aufgebaut, was die Zuverlässigkeit des Speichers erhöht.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst eine Tunnel-Oxidschicht mit einer Schichtdicke, die kleiner ist als die der Gateoxid-Schicht für den Speicher auf einem von zwei Diffusionsbereichen, und ein Teil des schwebenden Gates ist ebenfalls auf der Tunnel-Oxidschicht ausgebildet, was es ermöglicht, dass eine elektrische Ladung von dem schwebenden Gate über die Tunnel-Oxidschicht eingespeist und entladen werden kann, um so die Flexibilität des Designs der Speichereigenschaften zu erhöhen.
  • Das Herstellungsverfahren gemäß der vorliegenden Erfindung umfasst einen Prozess (A), bei dem die Gateoxid-Schicht für einen Transistor auf der Oberfläche des aktiven Bereichs ausgebildet wird, einen Prozess (B), bei dem das Steuergate auf der Feldoxid-Schicht des Speichereinheits-Bereichs ausgebildet wird und eine Gate-Elektrode für den Transistor auf der Gateoxid-Schicht für den Transistor ausgebildet wird, einen Prozess (C), bei dem eine Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des Steuergates und auf der Oberfläche der Gate-Elektrode für den Transistor ausgebildet wird, einen Prozess (D), bei dem die Gateoxid-Schicht für den Speicher auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs ausgebildet wird, und einen Prozess (E), bei dem das schwebende Gate auf der Zwischenschicht-Siliziumoxid-Schicht, der Feldoxid-Schicht und der Gateoxid-Schicht für den Speicher ausgebildet wird, gemäß denen die Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt werden kann. Außerdem kann sowohl die Gateoxid-Schicht für den Transistor als auch die Gateoxid-Schicht für den Speicher mit einer einmal oxidierten Schicht ausgebildet werden, kann die Zuverlässigkeit von beiden Gateoxid-Schichten erhöht werden und wird eine Verringerung der Schichtdicken-Variation erzielt.
  • Die vorliegende Erfindung stellt auch ein Herstellungsverfahren bereit, das umfasst einen Prozess (A), bei dem die Gateoxid-Schicht für den Speicher auf der Oberfläche des aktiven Bereichs ausgebildet wird, einen Prozess (B), bei dem ein schwebendes Gate auf einer Gateoxid-Schicht für den Speicher in dem Speichereinheits-Bereich und die Feldoxid-Schicht ausgebildet wird, einen Prozess (C), bei dem die Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des schwebenden Gates ausgebildet wird, während eine dauerhafte Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor durch Aufwachsen einer Schichtdicke der Gateoxid-Schicht für den Speicher auf der Oberfläche des aktiven Bereichs in dem Hochspannungs-Transistor-Bereich aufgewachsen wird, einen Prozess (D), bei dem die dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor auf der Oberfläche des aktiven Bereiches des Niederspannungs-Transistor-Bereichs ausgebildet wird, während eine Schichtdicke der dauerhaften Hochspannungs-Gateoxid-Schicht aufgewachsen wird, und einen Prozess (E), bei dem ein schwebendes Gate zumindest auf der oberen Schicht des schwebenden Gates ausgebildet wird, das auf der Feldoxid-Schicht in dem Speichereinheits-Bereich vorhanden ist, und zwar über die Zwischenschicht-Siliziumoxid-Schicht, gemäß denen die Halbleitervorrichtung der vorliegenden Erfindung hergestellt werden kann. Außerdem kann sowohl die dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor als auch die Gateoxid-Schicht für den Speicher mittels der einmal oxidierten Schicht ausgebildet werden, was die Zuverlässigkeit von beiden Gateoxid-Schichten erhöht und die Schichtdicken-Variation verringert.
  • Die vorliegende Erfindung stellt außerdem das Herstellungsverfahren bereit, das einen Prozess (A) umfasst, bei dem eine Siliziumoxid-Schicht für die Gateoxid-Schicht auf der Oberfläche des aktiven Bereichs ausgebildet wird, einen Prozess (B), bei dem die Gateoxid-Schicht für den nichtflüchtigen Speicher auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs ausgebildet wird, während gleichzeitig die dauerhafte Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor durch Aufwachsen einer Schichtdicke der Siliziumoxid-Schicht für die Gateoxid-Schicht in dem Hochspannungs-Transistor-Bereich aufgewachsen wird, einen Prozess (C), bei dem das schwebende Gate auf der Gateoxid-Schicht für den Speicher in dem Speiche reinheits-Bereich und die Feldoxid-Schicht ausgebildet wird, und bei dem die Gate-Elektrode für den Hochspannungs-Transistor auf der hochbeständigen Gateoxid-Schicht ausgebildet wird, einen Prozess (D), bei dem die Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des schwebenden Gates und der Oberfläche der Gate-Elektrode für den Hochspannungs-Transistor ausgebildet wird, einen Prozess (E), bei dem die wenig widerstandsfähige Gateoxid-Schicht für den Niederspannungs-Transistor auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs ausgebildet wird, und einen Prozess (F), bei dem das Steuergate mittels der Zwischenschicht-Siliziumoxid-Schicht zumindest auf der oberen Schicht des schwebenden Gates ausgebildet wird, das auf der Feldoxid-Schicht des Speichereinheits-Bereichs vorhanden ist, und bei dem die Elektrode für den Niederspannungs-Transistor auf der wenig widerstandsfähigen Gateoxid-Schicht ausgebildet wird, gemäß denen die Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt wird. Außerdem wird sowohl die dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor als auch die Gateoxid-Schicht für den Speicher mit Hilfe der einmal oxidierten Schicht ausgebildet, was die Zuverlässigkeit von beiden Gateoxid-Schichten erhöht und die Schichtdicken-Variation verringert. Außerdem wird die dauerhafte Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor mit Hilfe einer zweifach oxidierten Schicht ausgebildet, was die Zuverlässigkeit der dauerhaften Hochspannungs-Gateoxid-Schicht erhöht und die Schichtdicken-Variation im Vergleich zu der herkömmlichen Technologie verringert.
  • Zusammenfassung
  • An das Steuergate einer Halbleitervorrichtung bzw. Halbleiterbauelement kann sowohl eine positive als auch eine negative Spannung angelegt werden und ein Schreibvorgang in diesen Speicher erfordert eine niedrige Spannung. Ein Steuergate ist auf einem Speichereinheits-Bereich einer Feldoxid-Schicht ausgebildet und eine Zwischenschicht-Siliziumoxid-Schicht ist auf ihrer Oberfläche ausgebildet. Eine Gateoxid-Schicht für einen nicht-flüchtigen Speicher ist auf einem P-Substrat zwischen N-leitenden Diffusionsschichten ausgebildet. Das schwebende (floating) Gate ist auf der Zwischenschicht-Siliziumoxid-Schicht, der Feldoxid-Schicht und der Gateoxid-Schicht für den nicht-flüchtigen Speicher ausgebildet. Weil ein hoher Kopplungsfaktor zwischen dem Steuergate und dem schwebenden Gate auf der Feldoxid-Schicht zur Verfügung steht, benötigt ein erneuter Schreibvorgang in den Speicher nur eine niedrige Spannung. Weil das Steuergate durch eine Polysilizium-Schicht ausgebildet ist, kann außerdem sowohl eine positive Spannung als auch eine negative Spannung an das Steuergate angelegt werden.

Claims (6)

  1. Halbleitervorrichtung bzw. Halbleiterbauelement, mit: einer ersten Isolations- bzw. Trennschicht, die auf einem Halbleitersubstrat eines ersten elektrischen Leitfähigkeitstyps ausgebildet ist, zwei Diffusionsbereichen von einem zweiten elektrischen Leitfähigkeitstyp, die separat unter einem Abstand auf der Oberfläche eines Bereichs, angrenzend an die erste Isolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist, ausgebildet sind, einer Gateoxid-Schicht für einen nicht-flüchtigen Speicher, die auf dem Halbleitersubstrat ausgebildet ist, die den Abstandsbereich zwischen den zwei Diffusionsbereichen umfasst und die teilweise mit den zwei Diffusionsbereichen überlappen, einem Steuergate mit einer Polysilizium-Schicht, die auf der ersten Isolationsschicht ausgebildet ist, und dem nicht-flüchtigen Speicher, der eine Polysilizium-Schicht umfasst, die auf der ersten Isolationsschicht und auf der Gateoxid-Schicht für den nicht-flüchtigen Speicher ausgebildet ist, sowie ein schwebendes (floating) Gate bzw. Gate ohne festes Bezugspotenzial, das durch Überlappung entweder mit einer oberen Schicht oder mit einer unteren Schicht des Steuergates mittels einer zweiten Isolationsschicht auf der ersten Isolationsschicht angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die zweite Isolationsschicht eine geschichtete Schicht umfasst, die eine Siliziumoxid-Schicht, eine Siliziumnitrid-Schicht und eine Siliziumoxid-Schicht umfasst.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der eine Tunnel-Oxidschicht mit einer Schichtdicke, die kleiner ist als die der Gateoxid-Schicht für den nicht-flüchtigen Speicher, auf einem der beiden Diffusionsbereiche ausgebildet ist und bei der ein Teil des schwebenden Gates auf der Tunnel-Oxidschicht ausgebildet ist.
  4. Verfahren zur Herstellung einer Halbleitervorrichtung bzw. Halbleiterbauelements, die bzw. das mit einem nicht-flüchtigen Speicher und einem Transistor versehen ist, mit: einem Schritt (A), bei dem eine Feldoxid-Schicht für eine Einheits-Separation auf der Oberfläche eines Halbleitersubstrats ausgebildet wird und bei dem ein aktiver Bereich, der von der Feldoxid-Schicht umgeben ist, ausgebildet wird und bei dem ein Gateoxid-Schicht für den Transistor auf der Oberfläche des aktiven Bereichs ausgebildet wird, einem Schritt (B), bei dem eine Polysilizium-Schicht über der gesamten Oberfläche des Halbleitersubstrats ausgebildet wird, ein Steuergate auf der Feldoxid-Schicht bei einem Speichereinheits-Bereich ausgebildet wird und eine Gate-Elektrode für den Transistor auf der Gateoxid-Schicht für den Transistor durch Bemustern bzw. Strukturieren der Polysilizium-Schicht ausgebildet wird, einem Schritt (C), bei dem eine Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des Steuergates und der Oberfläche der Gate-Elektrode für den Transistor mit Hilfe eines Wärme-Oxidierungs-Prozesses ausgebildet wird, einem Schritt (D), bei dem eine Gateoxid-Schicht für den nicht-flüchtigen Speicher auf der Oberfläche eines aktiven Bereichs eines Speichereinheits-Bereichs mit Hilfe eines Wärme-Oxidierungs-Prozesses nach einem selektiven Entfernen der Siliziumoxid-Schicht auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs ausgebildet wird, und einem Schritt (E), bei dem eine Polysilizium-Schicht über der gesamten Oberfläche des Halbleitersubstrats ausgebildet wird und ein schwebendes Gate auf der Zwischenschicht-Siliziumoxid-Schicht bei dem Speichereinheits-Bereich, der Feld oxid-Schicht und der Gateoxid-Schicht für den nicht-flüchtigen Speicher durch Bemustern bzw. Strukturieren der Polysilizium-Schicht ausgebildet wird.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung bzw. eines Halbleiterbauelements, die bzw. das mit einem nicht-flüchtigen Speicher, einem Hochspannungs-Transistor und einem Niederspannungs-Transistor versehen ist, mit: einem Schritt (A), bei dem eine Feldoxid-Schicht für eine Einheits-Separation auf einer Halbleitersubstrat-Oberfläche ausgebildet wird, ein aktiver Bereich, der von der Feldoxid-Schicht umgeben ist, ausgebildet wird, und eine Gateoxid-Schicht für den nicht-flüchtigen Speicher auf der Oberfläche des aktiven Bereichs ausgebildet wird, einem Schritt (B), bei dem eine Polysilizium-Schicht über der gesamten Oberfläche des Halbleitersubstrats ausgebildet wird und ein schwebendes Gate bzw. Gate ohne festes Bezugspotenzial auf einem Speichereinheits-Bereich der Gateoxid-Schicht für den nicht-flüchtigen Speicher und auf der Feldoxid-Schicht durch Strukturieren bzw. Bemustern der Polysilizium-Schicht ausgebildet wird, einem Schritt (C), bei dem durch einen Wärme-Oxidierungs-Prozess eine Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des schwebenden Gates ausgebildet wird und eine Dicke der Gateoxid-Schicht für den nicht-flüchtigen Speicher auf der Oberfläche des aktiven Bereichs des Hochspannungs-Transistor-Bereichs gewachsen wird und eine dauerhafte bzw. widerstandsfähige (endurance) Hochspannungs-Gateoxid-Schicht für den Hochspannungs-Transistor ausgebildet wird, einem Schritt (D), bei dem eine dauerhafte bzw. widerstandsfähige Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor auf der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs ausgebildet wird, während eine Dicke der dauerhaften bzw. widerstandsfähigen Hochspannungs-Gateoxid-Schicht mittels eines Wärme-Oxidierungs-Prozesses aufgewachsen wird, nachdem die Siliziumoxid-Schicht der Oberfläche des aktiven Bereichs des Niederspannungs-Transistor-Bereichs entfernt wurde, und einem Schritt (E), bei dem Polysiliziumschicht über der gesamten Oberfläche des Halbleitersubstrats ausgebildet wird und bemustert bzw. strukturiert wird, ein Steuergate zumindest auf der Zwischenschicht-Siliziumoxid-Schicht auf dem schwebenden Gate, das in dem Speichereinheits-Bereich auf der Feldoxid-Schicht vorhanden ist, ausgebildet wird und eine Gate-Elektrode für den Niederspannungs-Transistor auf der dauerhaften bzw. widerstandsfähigen Niederspannungs-Gateoxid-Schicht ausgebildet wird, und eine Gate-Elektrode für den Hochspannungs-Transistor auf der widerstandsfähigen bzw. dauerhaften Hochspannungs-Gateoxid-Schicht ausgebildet wird.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung bzw. Halbleiterbauelements, die bzw. das mit einem nicht-flüchtigen Speicher, einem Hochspannungs-Transistor und einem Niederspannungs-Transistor ausgestattet ist, mit: einem Schritt (A), bei dem eine Feldoxid-Schicht für eine Einheits-Separation auf der Oberfläche eines Halbleitersubstrats ausgebildet wird, ein aktiver Bereich, der von der Feldoxid-Schicht umgeben ist, ausgebildet wird, und eine Siliziumoxid-Schicht für eine Gateoxid-Schicht auf der Oberfläche des aktiven Bereichs ausgebildet wird, einem Schritt (B), bei dem eine Gateoxid-Schicht für einen nicht-flüchtigen Speicher auf der Oberfläche des aktiven Bereichs eines Speichereinheits-Bereichs ausgebildet wird, während eine dauerhafte bzw. widerstandsfähige Hochspannungs-Gateoxid-Schicht für einen Hochspannungs-Transistor durch Aufwachsen einer Dicke der Siliziumoxid-Schicht für die Gateoxid-Schicht des Hochspannungs-Transistor-Bereichs mit Hilfe eines Wärme-Oxidierungs-Prozesses nach einem selektiven Entfernen zumindest der Siliziumoxid-Schicht für die Gateoxid-Schicht auf der Oberfläche des aktiven Bereichs des Speichereinheits-Bereichs aufgewachsen wird, einem Schritt (C), bei dem eine Polysilizium-Schicht über der gesamten Oberfläche des Halbleitersubstrats ausgebildet wird, ein schwebendes Gate auf der Gateoxid-Schicht für den nicht-flüchtigen Speicher und auf der Feldoxid-Schicht ausgebildet wird, und eine Gate-Elektrode für den Hochspannungs-Transistor auf der dauerhaften bzw. widerstandsfähigen Hochspannungs-Gateoxid-Schicht durch Bemustern bzw. Strukturieren der Polysilizium-Schicht ausgebildet wird, einem Schritt (D), bei dem eine Zwischenschicht-Siliziumoxid-Schicht auf der Oberfläche des schwebenden Gates und auf der Oberfläche der Gate-Elektrode für den Hochspannungs-Transistor durch einen Wärme-Oxidierungs-Prozess ausgebildet wird, einem Schritt (E), bei dem eine widerstandsfähige bzw. dauerhafte Niederspannungs-Gateoxid-Schicht für den Niederspannungs-Transistor auf der Oberfläche des aktiven Bereichs eines Niederspannungs-Transistor-Bereichs durch einen Wärme-Oxidierungs-Prozess nach einem selektiven Entfernen der Siliziumoxid-Schicht der aktiven Bereichsoberfläche des Niederspannungs-Transistor-Bereichs ausgebildet wird, und einem Schritt (F), bei dem eine Polysilizium-Schicht über der gesamten Oberfläche des Halbleitersubstrats ausgebildet und bemustert bzw. strukturiert wird, ein Steuergate zumindest auf der Zwischenschicht-Siliziumoxid-Schicht auf dem schwebenden Gate, das in dem Speichereinheits-Bereich der Feldoxid-Schicht vorhanden ist, ausgebildet wird, und eine Gate-Elektrode für den Niederspannungs-Transistor auf der dauerhaften bzw. widerstandsfähigen Niederspannungs-Gateoxid-Schicht durch Bemustern bzw. Strukturieren der Polysilizium-Schicht ausgebildet wird.
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