DE2644180A1 - Datenverarbeitungssystem - Google Patents

Description

BLUMBACH . WEGER · BERGEN · KRAMER

ZWIRNER . HIRSCH 2B44 t BU

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Tokyo Shibaura Electric Co., Ltd. 76/874-3

72 Horikawa-cho, Saiwai-ku,
Eawas aki-shi, Japan

Datenverarbeitungssystem

Die Erfindung betrifft ein Datenverarbeitungssystem, und zwar ein solches, das unter Verwendung nicht einer Gruppe von Privatoder Individualschaltungen, sondern unter Verwendung von langsamen Logikschaltungselementen zu einer Struktur aufgebaut ist, die zur Umsetzung in eine.integrierte Schaltung geeignet ist, um dadurch die Datenübertragungzwischen einer schnellen Eingangs/Ausgangs-Einheit und einer zentralen Verarbeitungseinheit' (GPTJ) zu-bewirken oder verschiedene Arten von Datenverarbeitungen mit hoher Geschwindigkeit durchzuführen.

Generell werden von einer datenverarbeitenden Vorrichtung !Funktionen wie Serien-in-Parallel-Umsetzung, Puffern und Fehlerprüfung (zyklische Redundanzprüfung) von Eingangs/Ausgangs-'daten, die Feststellung oder Beurteilung besonderer Marken

München: Kramer · Dr.Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner·

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(Unterscheidungsnummern^ mit denen das Eingangs/Ausgangs-Datenformat versehen ist, deren Erzeugung, die Datenverbindung zwischen dem System und der zentralen Verarbeitungseinheit, und soweiter, verlangt.

Um diese Funktionen zu erreichen, sind herkömmliche Datenverarbeitungsvorrichtungen in zwei Baugruppenstrukturtypen eingeteilt, von denen einer ein solcher mit beliebiger Logik ist und mit einer Gruppe von Individual schaltungen zur Ausführung der erwähnten Funktionen versehen ist, und der andere ein solcher vom Matrixtyp ist und mit einer Gruppe von Allgemeinschaltungen zur Durchführung der erwähnten Funktionen versehen ist. Beim Typ mit beliebiger Logik wird exklusiv für jede Funktion eine individuelle Schaltung verwendet. Der Baugruppenaufbau des Typs mit beliebiger Logik läßt sich zwar nicht wirkungsvoll in eine integrierte Schaltung umsetzen, er bewirkt aber selbst dann, wenn die Operationsverarbeitungsgeschwindigkeit niedrig ist, keinerlei Schwierigkeit für eine solche Datenverarbeitungsvorrichtung. Im Fall des Matrixtyps ist die Datenverarbeitungsvorrichtung hauptsächlich aus einer Arbeitsregistergruppe, einem Festwertspeicher (ROM) und einem Speicher mit beliebigem Zugriff (RAM) gebildet, und seine Operation wird entsprechend den Instruktionen ausgeführt, die für jeden vorgeschriebenen Maschinenzyklus aus dem ROM ausgelesen werden* In diesem Fall sind die Schaltungen in der Datenverarbeitungs-

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J-

Vorrichtung (im folgenden Prozessor genannt) in Form einer Matrix angeordnet und lassen sich deshalb leicht in eine integrierte Schaltung umsetzen. Da jede von diesen jedoch allgemein verwendet wird, sollte der Prozessor seine Operationsverarbeitung mit hoher Geschwindigkeit ausführen. Im Fall des Matrixtyps ist es jedoch erforderlich, für diesen Zweck eine Gruppe von Individual schaltungen vorzusehen (die Beliebigkeitscharakteristik zu erhöhen). Ferner tritt nach Integration dieses matrixartigen Datenprozessors auf einem Chip (Halbleiterblättchen) folgendes Problem auf:

Für den Fall, daß ein höherer Wert an Operationsfunktionen untergebracht wird, sollte dies mit hoher Dichte geschehen. Gleichzeitig muß in dem Fall, in welchem diese mit hochgradiger Integration (LSI) -verwirklicht werden, eine Schaltungsintegrationsmethode, die für eine MOS-(Metall-Oxyd-Halbleiter)-Struktur benutzt wird, angewendet werden. Die Verarbeitungsgeschwindigkeit der MOS-Transistorschaltung ist jedoch generell in einem Ausmaß von einer oder zwei Ziffern niedriger als diejenige einer Bipolartransistorschaltung. Um den matrixartigen Prozessor durch Verwendung der MOS-Struktur in eine integrierte Schaltung umzusetzen und ihm die Ausführung der sehr schnellen Verarbeitungsoperation zu erlauben, muß eine Schaltungsarchitektur des Prozessors überlegt werden.

Man kann davon ausgehen, daß diese Architektur die folgenden

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beiden Methoden umfaßt.

(a) Eine Methode unter Verwendung einer Individualschaltungsgruppe.

Die existierende MOS/LSI-Technik ermöglicht es, eine MOS/LSI-Schaltung mit einer Frequenz von maximal etwa 2 MHz zu betreiben. In dem Fall beispielsweise, in welchem die Steuerung einer Magnetscheibeneinheit mit einer durchschnittlichen Übertragungsgeschwindigkeit von 250 K Bit/s (200 K Bit/s minimal, 333 £ Bit/s maximal) durchgeführt wird, kann die Datenverarbeitung ausreichend bewirkt werden, wenn für Jede der verschiedenen vom Datenprozessor verlangten Funktionen eine individuelle oder private Schaltung vorgesehen ist. Eine Ein-Bit-Zelle der Übertragungsdaten ist jedoch gewöhnlich durch eine Zwei-Bit-Information repräsentiert, die auf der Zeitachse in Serie auftreten. In Wirklichkeit muß diese Individualschaltung deshalb mit einer Datenverarbeitungsgeschwindigkeit fertig werden, die zweimal so groß wie die erwähnte Übertragungsgeschwindigkeit ist. Vom Standpunkt des integrierten Schaltungsaufbaus bringt das Vorsehen einer Individualschaltungsgruppe jedoch eine beträchtliche Verringerung hinsichtlich der Integrationseffizienz mit sich und führtinsbesondere zu dem Nachteil, daß es der Architektur des Prozessors an genereller Verwendbarkeit fehlt.

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(b) Methode unter Verwendung einer Gruppe genereller Schaltungen zur Erhöhung der Datenverarbeitungsgeschwindigkeit des Prozessors.

Um eine Operationseinheit, eine Arbeitsregistergruppe und einen Instruktionsspeicher für viele Zwecke zu verwenden, ist der Prozessor mit einer Baugruppenstruktur aufgebaut, in welcher diese untergebracht und so angeordnet sind, daß sie einer solchen Vielzahl von Verwendungszwecken dienen, und er ist ausgelegt, um möglichst weitgehend zu verhindern, daß die generelle Schaltung beliebige Eigenschaften aufweist, und er ist deshalb mit eins* matrixartigen Logikschaltungsstruktur aufgebaut. Gemäß dieser Methode können die folgenden beiden Vorteile erhalten werden.

(1) Obwohl die matrixartige Logikschaltungsstruktur unvermeidbar eine Logikredundanz aufweist, kann sie zu einem höheren Integrationsgrad als eine Schaltungsstruktur mit beliebiger Logik führen, wenn man Instruktionswörter oder Programminstruktionen selbst richtig entwirft.

(2) Der resultierende Prozessor £ann die breit verwendbare Architektur haben.

Die erwähnte Methode (b) ist vorteilhaft im Vergleich mit der

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erwähnten Methode (a), hat jedoch einen Nachteil hinsichtlich der Verarbeitungsgeschwindigkeit. Dieser Nachteil ergibt sich aus der Tatsache, daß die Zykluszeit begrenzt ist. Das heißt, dieser Speicher hat eine beträchtlich große Kapazität, die gewöhnlich im Bereich von 4- K bis 8 K Bits liegt. Um die Verarbeitungsgeschwindigkeit des Datenprozessors zu erhöhen, sollte deshalb die minimale Länge-der Zykluszeit des Speichers kleingemacht werden. Dieser Verringerung der minimalen Zykluszeitlänge folgt jedoch die zunehmende Notwendigkeit, die Treibfähigkeiten des Worttreibers für den Speicher zu erhöhen. Dies bedeutet eine Vergrößerung derjenigen Fläche, die vom Speicher einschließlich der Treiber belegt ist, was zu einer Erhöhung des Integrationsumfangs führt.

Aufgabe der Erfindung ist es, ein Datenverarbeitungssystem der Baugruppenstruktur verfügbar zu machen, da_s es für die betroffene Schaltung im wesentlichen unnötig macht, beliebige Eigenschaften zu haben, das die der Datenverarbeitungsgeschwindigkeit auferlegte Beschränkung verringert und geeignet ist zur Umsetzung in eine integrierte Schaltung auf. der Grundlage der Verwendung von langsamen Logikschaltungselementen.

Diese Aufgabe wird gelöst mit einem Dat enver arbeitungs system, das erfindungsgemäß eine fortlaufend adressierte fiegisterreihe aufweist sowie einen Instruktionsspeicher, eine Operationsschaltung, welche die Daten einer Operation entsprechend der

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gespeicherten Instruktion unterwirft, und wenigstens ein in der Registerdatei adressiertes Funktionsregister, wobei ein einzelner Maschinenzyklus in wenigstens zwei Teilzyklen unterteilt ist, während einem der Teilzyklen die Operationsverarbeitung entsprechend einem Inhalt des in der Registerreihe adressierten Funktionsregisters durchführt, und während des anderen Teilzyklus die Operationsverarbeitung entsprechend den aus dem Instruktionsspeicher ausgelesenen Instruktionen ausgeführt wird.

Ferner kann das genannte Funktionsregister nicht nur die Adresse der Registerreihe während einem der beiden Teilzyklen bestimmen, sondern auch die Funktion der Operationsschaltung, wie die Funktionen eher logischen Operation oder einer arithmetischen Operation. Deshalb kann das System verschiedene Funktionen aufweisen einschließlich einer Schieberegisterfunktion, einer Funktion einer zyklischen Redundanzprüfung, oder dergleichen, und als Ergebnis weist es eine Architektur oder einen Aufbau auf, dessen breite Verwendbarkeit vergrößert ist.

Da jeder Maschinenzyklus des Systems in wenigstens zwei Teilzyklen unterteilt ist, kann überdies die Datenverarbeitungsgeschwindigkeit erhöht werden mit dem Ergebnis, daß das System geeignet wird zur Umsetzung in eine integrierte Schaltung, die auf der Verwendung von Langsamlogikschaltungselementen wie MOS-Elementen basiert. Bei der vorliegenden Erfindung ist das

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Datenverarbeitungssystem auf einem einzigen LSI-Chip (HaIbleiterplättchen) gebildet.

Im folgenden wird die Erfindung anhand einer Ausführungsform näher erläutert. In den zugehörigen Zeichnungen zeigen:

Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Ausführungsform eines Datenverarbeitungssystems;

Fig. 2 eine Registerdatei gemäß Erfindung und genauer die Anordnung der in der Datei adressierten Register, wobei darauf hingewiesen wird, daß diese Figur die Registerdatei als Adressenanordnung zeigt, daß aber tatsächlich die jeweiligen Register an unterschiedlichen Stellen angeordnet sind;

Fig. 3 einen Zeitplan der Zeitsteuerungsimpulse, die von dem in Fig. 1 gezeigten Zeitsteuerungsimpulsgenerator erzeugt worden sind;

Fig. 4- ein Format eines Instruktionswortes, das in dem in Fig. 1 gezeigten ROM gespeichert ist;

Fig. 5 ein Format des in Fig. 1 gezeigten Funktionsregisters (G-Registers);

Fig. 6 ein Beispiel eines Flußbildes einer Datenverarbeitungs operation des erfindungsgemäßen Systems, wobei es sich

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bei dem Flußbild tun ein solches handelt, das man erhält, wenn der im gewünschten Format eingeschriebene Datenblock durch das System verarbeitet worden ist; und

Figuren 7 A, 7 B und 7 G ein tatsächlich geschriebenes Format einer Magnetscheibe, das zur Erläuterung des Flußbildes der Fig. 6 verwendet wird. Fig. 7 A zeigt die Zusammensetzung einer einzelnen Bit-Zelle, Fig. 7 B zeigt die Zusammensetzung einer vorauslaufenden Marke und Fig.7 C zeigt die Zusammensetzung des in die Scheibe geschriebenen Datenblocks.

Fig. 1 ist ein systematisches Blockschaltbild zur Darstellung eines Datenverarbeitungssystems entsprechend einer erfindungsgemäßen Ausführungsform.

Gemäß Fig. 1 umfaßt ein erfindungsgemäßes Datenverarbeitungssystem ein Eingangs/Ausgangs-Tor (E/A-TOR) 11 zum Empfang eines Befehles und einer Information von einer nicht gezeigten zentralen Yerarbeitungseinheit (CPU) oder eines Übertragungsdatums, das zu und von einer Eingangs/Ausgangs-Vorrichtung zu übertragen ist, sowie einen Speicher mit beliebigem Zugriff (BAM) 12 zum Speichern eines Datums vom E/A-TOR 11 oder des Ergebnisses arithmetischen Operation, ferner eine Airthmetikoperationsschaltung 14 zur arithmetischen Berechnungsverarbeitung der Information aus dem RAM, einen Festwertspeicher (ROM)

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13, in dem eine Programminstruktion (oder ein Instruktionswort) zur Regelung der Ausführung der Operation des Datenverarbeitungssystem gespeichert ist, ein Funktionsregister 15» in dem eine aus dem ROM 13 ausgelesene Instruktionsinformation gespeichert ist, um die Adresse des RAM 12 und die Operationsfunktion der Arithmetikoperationsschaltung 14 entsprechend der solchermaßen gespeicherten Information zu bestimmen, und eine Gruppe von Flip-Flops 16 zum Festhalten der seriellen Eingangs/ Ausgangs-Information der Arithmetikoperationsschaltung 14 oder zum Bestimmen der Bedingungen, unter denen das Datenverarbeitungssystem arbeitet. Die erwähnten Bestandteilselemente sind miteinander durch eine aus 8 Bits zusammengesetzte interne Sammelleitung 17 verbunden. Die Datenübertragung zwischen dem E/A-TOR 11 und dem Speicher mit beliebigem Zugriff (RAM) 12 wird über diese Sammelleitung 17 vorgenommen.

Die Datenverarbeitungsvorrichtung wird nun anhand der Fig. 1 in weiterer Ausführlichkeit beschrieben. Beim Speicher 12 handelt es sich um ein Register, das aus Lese/Schreib-Speicherzellen in Matrixaufbau zusammengesetzt ist und 16 Register enthält, die je 8 Bits aufweisen. Der Inhalt von zwei (X- und Y-Seite) dieser Register wird ausgelesen entsprechend einer aus dem ROM 13 ausgelesenen Befehlsinformation oder dem Inhalt des Funktionsregister 15» und er wird durch die Arithmetikoperationsschaltung 14- verarbeitet. Dem 16-Register-Speicher 12 sind die Adressen von X (O)bis X (7) und Y (O) bis Y (7) zugeteilt, wie es Fig.2

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2 b 4 4 18

zeigt. Diese Arithmetikoperationsschaltung 14 ist eine funktionell kombinierte Schaltung zur Ausführung verschiedener Arten arithmetischer Operationen oder logischer Operationen, die zur Datenverarbeitung erforderlich sind. Ferner sind im ROM verschiedene Instruktionen gespeichert und im Instruktionsregister 18 ist für jeden Maschinenzyklus die Instruktion gespeichert, die sich unter der Adresse befindet, die durch eine Unterseitenadresse und eine Oberseitenadresse

Die

bestimmt ist./im Instruktionsregister 18 gespeicherte Instruktion steuert die Adressenauswahl des RAM 12, die Funktion der Operationsschaltung 14-, den Zustand ausgewählter Flip-Flops aus der Gruppe der Arbeitsflip-flops 16, die Adressenauswahl des ROM 13, usw.

Das E/A-TOR 11 umfaßt ein H-Register 19, ein M-Register 20, ein X-Seiten-Pufferregister (BFCX) 21, ein X-Seiten-Pufferregister (BFCY)22 und ein Pufferregister (BFD) 23. Im H-Register 19 ist Information gespeichert, die den Zustand des Datenverarbeitungssystems über eine aus 4—Bit-Leitungen zusammengesetzte externe Sammelleitung 25 a mitteilen soll, und sind Steuerbits gespeichert zum Steuern eines Eingangs/Ausgangs-Mediums (beispielsweise einer Magr.etscheibe oder eines Magnetbandes). Und das H-Register steuert im Fall beispielsweise einer Magnetscheibensteuerung die relative Position zwischen der Scheibe und einem Magnetkopf (Arm). Das H-Register 19 ist den Adressen Y (12), Y (13) is. der Adressentabelle einer

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Hegisterdatei zugewiesen (Fig. 2).

Das M-Register 20 ist ein 4-Bit-Register zum Speichern der Befehlsinformation, die dem Datenverarbeitungssystem von der CPU über die externe Sammelleitung 25 a zugeführt wird und die auf eine Zweigsteuerschaltung gegeben wird, wie nachstehend beschrieben ist. Beim BFCX-Register 21 und beim BECY-Register 22 handelt es sich Qe um ein Register, in dem Steuerinformation gespeichert ist, die dem Datenverarbeitungssystem von der CPU über eine aus 8-Bit-Leitungen zusammengesetzte externe Sammelleitung 25 b zugeführt wird, beispielsweise um eine Sektoradresse oder eine Spuradresse im Fall einer Magnetscheibensteuerung. Das BFCX-Register 21 ist den Adressen X (10), X (11) zugeteilt, während das BFCY-Register 22 den Adressen Y (10), Y (11) zugeteilt ist. Beim BFD-Register 23 handelt es sich um ein pufferregister zum Vollzug der Datenverbindung mit der CPU. Die in diesem pufferregister gespeicherte Information wird über die externe Sammelleitung 25b auf die CPU übertragen. Dem Register 23 sind die Adressen Y (8), Y (9) in der in Fig. 2 gezeigten Adressentabelle zugeordnet.

Das Funktionsregister (G-Register) 15 bildet einen Hauptkennzeichnungsteil der Erfindung. Es handelt sich dabei um ein Register zur Bestimmung der internen Operation des Datenverarbeitungssystems während eines Teilzyklus, wie später beschrieben ist. Dem G-Register 15 sind die Adressen X (12), X (13) in der

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in Fig. 2 gezeigten Adressentabelle zugewiesen.

Ein NU-Register 26 ist ein aus 3 Eits zusammengesetztes Register. Der ROM 13 hat eine Kapazität von 256 Wörtern. Die Adressenbestimmung des ROM 13 erfordert eine aus 8 Bits zusammengesetzte Adressenbestiinmungsinformation. Demzufolge ist das ITU-Register 26 ein Register zur Bestimmung der 3 höchstwertigen der 8 Adressenbestimmungsinformationsbits. Dem NU-Register 26 sind die Adressen Y (14), Y (15) in der in Fig. 2 gezeigten Adressentabelle der Registerdatei zugeordnet.

Es sei darauf hingewiesen, daß in der in Fig. 2 gezeigten Adressentabelle der Registerdatei die der 8. Adresse und den nachfolgenden Adressen zugeordneten Register sich an der Eingangsseite der Operationsschaltung 14 befinden, daß dieser Registerplatz jedoch eine Anordnung der logischen Konstruktion ist und die Registeranordnung in der resultierenden Schaltung von derjenigen der Fig. 2 tatsächlich unterschiedlich ist, wie es Fig.1 zeigt, so daß lediglich die Funktion von TH (X), TH (Y) verfügbar gemacht wird, wie später beschrieben ist.

Ferner wird die Befehlsinformation des M-Registers 20 des E/ATORES 11 auf die Zweigsteuerschaltung 27 gegeben. Diese Schaltung 2? dient dazu, die Zweiginformation zu bestimmen und diese an das niedrigstwertige Bit der zur Bestimmung der Adresse des

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ROM 13 bestimmten 8-Bit-Adresse zu liefern. Die Zweigsteuerschaltung 27 selektiert und bestimmt entsprechend einem später beschriebenen SQ-FeId lediglich eine der 16 in Tabelle 4-gezeigten Positionen der Zweiginformation, die vom M-Register 20,den Arbeitsflip-flops 16,.... usw. kommen. Ein solcher 16-aus-1-Selektor kann unter Verwendung einer gewöhnlichen Methode leicht hergestellt werden.

Die erwähnte Gruppe der Arbeitsflip-flops 16 setzt sich zusammen aus Flip-Flops (C, IT, Z, T, I_Q, I_xJ, Wq, W_g) die zum Umsetzen oder Verschieben des Ausgangssignals der Operationsschaltung 14 von parallelen Daten in serielle Daten dient oder zum vorübergehenden Festhalten eines seriellen Eingangsdatums, wie es zuvor erwähnt worden ist. Die Funktion dieser Flip-Flops wird deutlich aus der folgenden Erläuterung des Befehlsformats. Im Fall beipielsweise einer Scheibensteuerung empfängt die Arbeitsflip-flop-G-ruppe 16 die seriellen Eingangsdaten von der Scheibe über eine Ein-Bit-Eingangsleitung 28, und sie überträgt über eine Ein-Bit-Ausgangsleitung 29 serielle Ausgangsdaten zur Scheibe. Bei dieser Ausführungsform ist das Datenverarbeitungssystem auf einem einzigen LSI-Chip gebildet.

Es sei bemerkt, daß die jeweiligen Aufbauten der Register, Speicher, Sammelleitungen und Arbeitsflip-flops nicht auf die speziellen Aufbauten begrenzt sind, sondern durch eine gewöhnliche Methode in verschiedene Formen abgeändert werden können.

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Das Datenverarbeitungssystem umfaßt ferner einen Zeitsteuerungsimpulsgenerator 30, der beispielsweise einen Basistaktimpuls Φ von der CPU empfängt und Zeitsteuerungsimpulse φ_, Φ f' ^ fd ^¹²¹^" ⁶^³¹ discriminator signal RC mit zwei während eines Maschinenzyklus erscheinenden Teilzyklen erzeugt. Die Zeitsteuerung, mit welcher die Taktimpulse Φ , 4_f , Φ», und das Diskriminatorsignal RC erzeugt werden, ist durch die im D-Register 18 gespeicherte Instruktion gesteuert. Der Zeitplan der einzelnen Zeitsteuerungsimpulse des Zeitsteuerungsimpulsgenerators ist in Fig. 3 gezeigt. Im Datenverarbeitungssystem wird die Datenverarbeitungsoperation durch die Wirkung der Zeitsteuerungsimpulse ausgeführt. Wenn der Basistaktimpuls φ dem Zeitsteuerungsimpulsgenerator 30-zugeführt wird, bewirkt nämlich gemäß Fig. 3 (a) dessen Abfall die Erzeugung der Zeitsteuerungsimpulse φ , φ £, Mit der Erzeugungszeitsteuerung des Impulses φ_ (Fig.3 (b) ) wird das von der Operationsschaltung 14· über die interne Sammelleitung gelieferte Operationsergebnis in der erwähnten Registerreihe gespeichert, und gleichzeitig werden die Flip-Flops C, V_Q, Vg der Arbeits-Flipflopgruppe 16 gesetzt. Ferner setzt der in Fig. 3 (e) gezeigte Zeit Steuerungsimpuls · φ _f<i Flip-Flops N, Z, T der Arbeitsflip-flopgruppe 16. Der in Fig. 3 (d) gezeigte Zeitsteuerungsimpuls Φ _£* bewirkt, daß das aus dem ROM 14- ausgelesene Instruktionswort im D-Register 18 gespeichert wird. Das Diskriminatorsignal RC nimmt eine Wellenform an, wie sie in Fig. 3 (e) gezeigt ist. Dieses Signal RC bezeichnet die beiden

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während eines einzigen Maschinenzyklus erscheinenden Teilzyklen.

Im Fall von RC=O gibt das Diskriminatorsignal RC den vorangehenden der beiden Teilzyklen an. Während dieses vorangehenden Teilzyklus wird das Datenverarbeitungssystem nur durch das G-Funktionsregister 15 gesteuert. Demgemäß wird dieser Teilzyklus nachfolgend als "CO-Zyklus" bezeichnet.

Im Fall von RC=1 zeigt das Diskriminatorsignal RC den nachlaufenden der beiden Teilzyklen eines Maschinenzyklus an.
Während dieses nachlaufenden Teilzyklus wird das System nur durch das im D-Register 18 gespeicherte Instruktionswort gesteuert. Demzufolge wird dieser Teilzyklus nachfolgend als "C1-Zyklus" bezeichnet. Wie in Fig. J (f) gezeigt ist, zeigt ferner ein FRC (G) des Inhalts des auf der internen Sammelleitung (17) erscheinenden Signals an, daß das durch das G-Register 15 bestimmte Operationsergebnis auf dieser Sammelleitung 17 erscheint. Das auf dieser Leitung 17 erscheinende Operationsergebnis wird mit der Zeitsteuerung von RC·φ =1 in die Registerdatei (Lese/Schreib-Speicher 12) eingegeben. Gleichermaßen zeigt ein FNC (D) des Signals der Fig. 3 (f), daß das Operationsergebnis, das durch das im D-Register 18 gespeicherte Instruktionswort bestimmt ist, auf der internen Sammelleitung 17 erscheint. Dieses Operationsergebnis wird mit der Zeitsteuerung von RC*^ =1 in die Registerdatei eingegeben.

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»4 lau ■ U.

Man "beachte, daß "bei dieser Ausführungsform der Basistaktimpuls Φ als ein Öffnungsimpuls für die seriellen Eingangsdaten von der Scheibe mit der Zeitsteuerung von φ =1 dient. Generell ändert sich die Länge der Zeitdauer, während welcher φ =1 ist, mit dem Intervall zwischen den Bits des Eingangsdatenbit. Da dies jedoch für den Gegenstand der vorliegenden Erfindung nicht von Interesse ist, wird eine entsprechende Erläuterung unterlassen.

Das Format des im ROM 13 gespeicherten Instruktionswortes ist in Pig. 4 gezeigt. Gemäß Pig. 4- setzt sich dieses Instruktionswort aus 24· Bits zusammen, und es ist in 11 Geldeinheiten logischer Funktion unterteilt. Nachfolgend wird die Funktion der Felder P, K, DA, L, S, SA, FNG, U, V, NL und SQ der Reihe nach erläutert.

(1) P (1 Bit): Dies ist ein Bit zur Bestimmung der Operationsart eines jeden Maschinenzyklus. Im Fall von P=O werden das Auslesen von Information aus der Registerdatei und das Einschreiben von Information in die Registerdatei nur hinsichtlich geradzahliger Adressen der Registerdatei durchgeführt. Ferner werden im Fall von P=1 gleichermaßen das Auslesen von Information aus der Registerdatei und das Einschreiben von Information in diese nur hinsichtlich ungeradzahliger Adressen der Registerdatei ausgeführt. Das Bit des P-Feldes wird als

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das niedrigstwertige Bit der Leseadresse/Schreibadresse der Registerdatei verwendet. Die Bestimmung des P-Feldes wirkt effektiv auf beide Operationen, die während des CO- und des C1-Zyklus durchgeführt werden. Wie zuvor erwähnt, sind die der 9. Adresse und den nachfolgenden Adressen der in Fig.2 gezeigten Registerdatei-adressen zugeordneten Register sowohl geradzahligen als auch ungeradzahligen Adressen zugeteilt, und deshalb kann das Register sowohl unter dem Modus P=O als auch dem Modus P=1 einem Zugriff ausgesetzt werden.

(2) K (1 Bit): Dies ist ein Bit zur Bestimmung des Operationsmodus eines jeden Maschinenzyklus. Im Fall von K=O werden die Operationen des CO- und des C1-Zyklus in der erwähnten Reihenfolge ausgeführt, während im Fall von K=1 die Operation des CO-Zyklus übergangen und nur die Operation des C1-Zyklus ausgeführt wird.

Die Felder DA, L, S, SA, FNC und U fungieren lediglich im Zusammenhang mit dem C1-Zyklus.

(3) DA (3 Bits), L (1 Bit): Jedes dieser Felder ist ein Feld zur Bestimmung der Adresse eines Registers der Registerdatei, um in dieser diejenigen Daten zu speichern, die während des Ci-Zyklus auf der internen Sammelleitung 17 erschienen sind. "Das DA-FeId ist dazu bestimmt, die drei höchstwertigen Bits

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einer Bit-Einheit (4 Bits) zur Bestimmung der Adressen O bis 15 anzugeben. Das L-FeId ist dazu bestimmt, entweder die X-Seite oder die Y-Seite der Registerdatei zu bestimmen. Die durch die Adressenbestimmungsbits von DA und L gebildete Adresse wird nachfolgend als "Bestimmungsadresse" bezeichnet. Die Stelle dieser Registeradressen in der Registerdatei, die durch die Felder DA, L und P bestimmt sind, ist in Tabelle 1 gezeigt. Wenn es dementsprechend gemäß Tabelle 1 erwünscht ist, die Adresse beispielsweise des G-Registers 15 zu bestimmen, muß diese Bestimmung lediglich so gemacht werden, daß DA=11O, L=O, und P=1 oder 0 ist.

Tabelle 1

DA	I?	L=O	L=I
000	O	X(O)	Y(O)
000	1	X(D	Y(D
001	O	Χ(2)	Υ(2)
001	1	Χ(3)	Υ(3)
010	O	Χ(4)	Y(D
010	1	Χ(5)	Υ(5)
Oil	O	Χ(6)	Υ(6)
Oil	1	Χ(7)	Υ(7)
100	O	Χ(8)	Υ(8)
100	1	Χ(9)	Υ(9)
101	O	X(IO)	Y(IO)
101	1	X(Il)	Y(Il)
110	O	Χ(12)	Υ(12)
110	1	Χ(13)	Υ(13)
111	O	Χ(14)	Υ(14)
111	1 7 η η ί	Χ(15)	Υ(15)

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(4-) SA (3 Bit): Dies ist ein Feld zur Bestimmung der ßegisteradresse der Registerdatei, die zur Ausführung der arithmetischen Operation während des C1-Zyklus verwendet wird, wobei generell zwei Register bestimmt werden (je ein Register von der X- und der Y-Seite bezüglich derselben Adresse). Die durch die Adressenbestimmungsbits des SA-Feldes gebildete Adresse wird nachfolgend als "Quellenadresse " bezeichnet. Daraus wird folgendes verständlich. Wenn es bei der arithmetischen Logikoperation erwünscht ist, eine exklusive logische Summe der Adressen X (i) und Y (j) zu erhalten, kann diese Summe nur erhalten werden, wenn i=j ist, und nicht, wenn i=KJ ist. Dieses SA-PeId wird gebildet durch die drei höchstwertigen Bits der Quellenadresse. Wenn ein Bit des P-Feldes zu diesem hinzu addiert wird, bestimmt es die Adresse der Registerdatei. Tabelle 2 zeigt die Stelle des durch die Felder SA und P bestimmten Registers. Durch einen Vergleich der Tabellen 1 und 2 sieht man, daß die durch das DA-FeId bestimmte Adresse der Registerdatei dieselbe wie die durch das SA-Feld bestimmte Adresse der Registerdatei ist.

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7 η η π 1 ^r> / η :■·'-

SA P

000	O	X(O)	Y(O)
000	1	X(D	Y(D
001	O	X(2)	Y(2)
001	1	X(3)	Y(3)
010	O	X(4)	Y(4)
010	1	X(5)	Y(5)
Oil	O	X(6)	Y(6)
Oil	1	X(7)	Y(7)
100	O	X(8)	Y(8)
100	1	X(9)	Y(9)
101	O	X(IO)	Y(IO)
101	1	X(Il)	Y(Il)
110	O	X(12)	Y(12)
110	1	X(13)	Y(13)
111	O	X(14)	Y(14)
111	1	X(15)	Y(15)
l· Bits!	i: Dies ii	st ein FeIc	L zur Bestimmung

der während des C1-Zyklus ausgeführten arithmetischen Logikoperation. Von den in Tabelle 3 gezeigten Funktionen (1) "bis (13) wird eine Funktion durch den Informationsinhalt dieses Feldes ausgewählt. In Tabelle 3 repräsentieren BO bis B7 8-Bit-Signale auf der internen Sammelleitung 171 wobei BO das höchstwertige Bit und B7 das niedrigstwertige Bit be-

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zeichnet. Ferner repräsentieren die Größen XO "bis X7 de das Ausgangssignal der X-Seite der Registerdatei. Gleichermaßen repräsentieren die Größen YO bis Y7 das Ausgangssignal der Y-Seite der Registerdatei. Ferner "bilden die Flip-Flops Iq, Ty., Wq, Vq, C und N die Arbeitsflip-Flopgruppe 16. Speziell Iq und I_x. sind diejenigen Flip-Flops, die zum Speichern des seriellen Eingangsdatensignals von der Eingangsvorrichtung (Platte) vorgesehen sind. Der Grund, warum zwei Flip-Flops für diesen Zweck vorgesehen sind, ist der, daß die Einzel-Bit-ZelIe des Übertragungsdatums generell aus zwei Datenbits zusammengesetzt ist; und es ist erforderlich, diese beiden Bit-Datenstücke gesondert zu speichern. Beispielsweise im Fall der magnetischen Scheibe wird ein Frequenzmodulationseinschreibsystem verwendet, und bei diesem System setzt sich jede Bit-Zelle zusammen aus zwei Datenbits "Takt-Bit" und "Daten-Bit". Das Speichern des Datums in das I₀-Flip-Flop wird der Zeitsteuerung φ =1 des Maschinenzyklus unter dem Modus von P=1 durchgeführt, während das Speichern des Datums in das I--Flip-Flop mit der Zeitsteuerung φ =1 des Maschinenzyklus unter dem Modus P=O ausgeführt wird.

Das TH der Positionen (1), (2) in Tabelle 2 ist eine Übergabefunktion und ist dazu bestimmt, die der Adressenbestimmung entsprechende Information der Registerdatei auf die interne Sammelleitung zu übergeben. Das SK der Position (3) ist eine Umdrehfunktion und ist dazu bestimmt, jede Bit-Position in umgekehrter

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Reihenfolge neu anzuordnen. Das Si¹I der Positionen (4), (5) ist eine Schiebefunktion und ist dazu bestimmt, ein Hereinnehmen der in der Arbeits-Flipflopgruppe 16 gespeicherten Information über die Sammelleitung 17 zu bewirken. Hinsichtlich des Iq-FIip-Flop wird diese Funktion während des Maschinenzyklus unter dem Modus von P=O durchgeführt, während hinsichtlich des I^-Flip-Flop diese Funktion während des Maschinenzyklus unter dem Modus von P=1 ausgeführt wird. Dies ist in (Tabelle 3 in Form von P· Iq+P-I.—B? dargestellt.

Das SFC der Positionen (6), (7) ist eine Schiebefunktion und ist dazu bestimmt, die im C-Flip-Flop gespeicherte Information auf die Sammelleitung 17 zu übergeben. Das XVX der Position (8) ist eine Operationsfunktion und ist zur Berechnung des EXKLUSIV-ODER bestimmt. Die X+Y, X$Y der Positionen (9), (10) stellen eine Logikoperationsfunktion dar und werden dazu verwendet, zur Zeit des Datenempfangs einen zu den Übertragungsdaten hinzugefügten zyklischen Redundanzprüfe ode zu prüfen und gleichzeitig zur Zeit der Übertragung einen den Übertragungsdaten hinzuzufügenden zyklischen Redundanzprüfcode zu erzeugen. Bei den X+1, Y-1, X-Y der Positionen (11), (12), (13) handelt es sich um eine arithmetische Additions-Subtraktions-Funktion.

- 24- -

10 9 fi ι^r^ / η ^!- ■■'

In der folgenden Tabelle bedeuten:

X und X : die X- bzw. Y-Seite der Registerdatei

B = Sammelleitung

k = (wie auch, andere Indices) irgendeines der Bits eines Registers oder einer Sammelleitung z.B. bedeutet X k das Bit k des Registers X

— : Informationsübertragung P = Feld P

P = Invertiertes Feld P O = EXCLUSIVE-ODER-Funktion I₁ W, N= Arbeitsflipflops der Fig.

+ = positives Vorzeichen

- = negatives Vorzeichen

? 0 9 R 1 S / Π Η 2 ^Q

- a.

Tabelle 3 Bezeichnung; Funktion

(1) TH(X) X_k ■*■ B_k (k= 0bis7)

(2) TH(Y) Y_k - B_k (k= ObÄE 7)

(3) SK(Y) Y₇__k + B_k (k= 0bis7)

(4) SFI(X) P-I₀ + P-I₁ ■*" B₇;

^xk₊i*^Bk <^k= °^{biS6); x}o -^^c

(5) SFI(Y) P-I₀ + P-I₁ - B₇;

^Yk₊l"^Bk (fe-0^6), Y₀-C

(6) SFC(X) C - B₇; X_fc+1 - B_k(k = 0 bis 6) ;X_Q+C

(7) SFC(Y) C * B₇; Y_k+1 - B_k(k = 0bis6);Y_Q^C

(8) X V Y . X_t*^Yv * B.(k = Obis 7) (Exclusive-

ODER)

(9) (10) X#Y, X$Y (CRI ■♦ B₇;

wenn P=I V^x _k+1®^Y _k+1) *CRI+Y_k+1 .CRl-*B_k (k=0 bis 6) (<Χ₀ΘΥ₀) -CRI + Y_Q.CRI -*· W₈

wenn P=O

W₈ - B₇;

^(Xk₊l® W -CRI_k+1-CRI-B_k(k=O bis 6) ^B0 * ^W0

rl- θ W_n (X#Y) dann CRI =|

U Θ W₀ (X$Y)

(11) Y + 1 (Y) PLUS 1 + B_n -,- - (Arithmetische

⁷ Addition)

(12) Y - 1 (Y)' MINUS 1 + B_{n h}, __ (Arithmetische

^{0 bls 7}Sibtraction)

(13) X-Y

(X) MINUS (Y) + B_{n bis7} (Arithmetisch

Subtraction)

- 25 -

709816/0829

(6) U (1 Bit): Dies ist ein Bit zur Bestimmung der Operation des N-Flip-Flops der Arbeits-Flipflopgruppe 16. Im Fall von U=1 wird der Wert des B_Q im N-Flip-Flop mit der Taktimpulszeitsteuerung von Φ _f=1 gespeichert, während im Fall von U=O der im N-Flip-Flop gespeicherte Dateninhalt keiner Änderung unterzogen wird und der vorausgehende Dateninhalt unverändert bleibt.

(7) S (1 Bit): Dies ist ein Bit zur Regulierung der Operation des C1-Zyklus. Im Fall von S=O wird das Operationsergebnis der Operationsschaltung 14 auf die interne Sammelleitung 17 ausgegeben·, die aus insgesamt 8 Bits zusammengesetzte Feldgruppe, das heißt die Felder von SA, FUC und U in den obigen Positionen (4) bis (6) führen ihre jeweiligen Funktionen·aus. Im Fall von S=1 wird das Operationsergebnis der Operationsschaltung 14 nicht auf die interne Sammelleitung 17 ausgegeben, und die Felder von SA, FNG und U führen ihre Funktion nicht aus. Und jene Inhalte der Instruktionswörter, die durch die in den Feldern SA, FNC und U enthaltenen 8 Bits repräsentiert sind, werden als sogenannte "unmittelbare Daten" auf die interne Sammelleitung 17 ausgegeben, wie es in Fig. 4 gezeigt ist.

(8) V (1 Bit): Dies ist ein Bit zur Bestimmung der Operation desjenigen T-Flip-Flops der Arbeits-Flipflopgruppe 16, das dem

- 26 -

709015/0823

seriellen Ausgangsdatum entspricht, das während des Ci-Zyklus auf der Serielldatenausgangsleitung 29 erscheint.

Wenn V=1 ist, wird die Operation zur Eingabe oder Verschiebung des Inhalts des N-Flip-Flops in das T-Flip-Flop durchgeführt, und zwar mit der Impuls ze it steuerung Von φ ~=1. Venn V=O ist, wird die Operation zur Eingabe von "1" in das T-Flip-Flop mit der Impulszeitsteuerung von φ ~=1 ausgeführt.

(9) NL (4 Bits): Dies ist ein Feld zur Bestimmung einiger Bits der Adresseninformation des EOM, in dem die Instruktionswörter gespeichert sind, mit denen die Verarbeitungsoperation dieses Systems während des nächsten Maschinenzyklus ausgeführt werden soll. Und so wie es steht, erscheint dieses Feld als eine Adressenbit einheit, die sich zusammensetzt aus A- Bits, die den 3 Bits der Adresse folgen, die durch die Information des erwähnten NU-Registers 26 bestimmt ist.

(10) SQ (4· Bits): Dies ist ein Feld zur Bestimmung des niedrigstwertigen Bits der Adresse des EOM, unter der die Instruktionswörter gespeichert sind, mit denen die Operation während des nächsten Maschinenzyklus ausgeführt wird. Dieses Feld spielt die Bolle, zum niedrigstwertigen Bit einer EOM-bestimmenden Adresse ein Signal hinzuzufügen, das bewirkt, daß dieses niedrigstwertige Bit die in Tabelle 4 gezeigte Zweigoperation "durchführt. Das heißt, aus 16 Zweiginformationsstücken in

- 27 -

. 31.

Tabelle 4- wird ein bedingtes Zweigsignal ausgewählt, das der durch die 4 Bits des SQ-Peldes angegebenen Information entspricht.

Tabelle 4-

Bezeichnung

Funktion

Unbedingter
Zweig

(2)	J	γ bedin
(3)	M0=1 Ϊ	ter Zweig
(4)	M1=I
(5)	M2=I
(6)	M3=I
(7)	C=I
(8)	N=I
(9)	Z=I
(10)	TND=I
(11)	BSY=I
(12)	IX=I
(13)	5O=1
(14)	S1=I
(15)	S2=I
(16)	S =1

(Zeichen 1) JM₁ M₂

^Zeichen 2) ζ

3) TND

4) BSY

(Zeichen

(Zeichen

Das in der Reihenfolge niedrigste Bit des ROM 13

- 28 -

0 9 8 1

ν :-i

,33.

In Tabelle 4· sind Zweiginformationsstücke (1) bis (16) und deren jeweilige Funktionen gezeigt. In Tabelle 4 zeigt ein (Zeichen 1) ein Ausgangssignal des M-Registers 20. Ein (Zeichen 2) bezeichnet ein Flip-Flop der Arbeits-Flipflopgruppe 16. Das Ein-Bit-Register wird für jeden Maschinenzyklus (Ci-Zyklus) geändert mit der Information betreffend die Frage, ob die Informationsinhalte der aus 8 Bits zusammengesetzten internen Sammelleitung 17 alle ein Logikwert "0" sind oder nicht.

Ein (Zeichen 3) zeigt, daß ein "Datenübertragungs-Unterbrechungs-Kennzeichnungssignal" von der CPU übertragen wird. Ein (Zeichen 4) zeigt, daß ein Flip-Flop jedesmal gesetzt wird, wenn die CPU einen neuen Teil der Befehlsinformation in das M-Register 20 schreibt. Ein (Zeichen 5) repräsentiert ein die Zustandsinformation eines Eingangs/Ausgangs-Mediums angebenden Signals, das von einer Eingangs/Ausgangs-Mediumsteuervorrichtung übertragen wird. Man beachte, daß die Art der Zweigbedingungen in Tabelle 4 nicht verschiedenartig modifiziert werden kann.

Als nächstes wird eine Erläuterung des G-Registers 15 als .ein internes Funktionsregister gegeben. Dieses Register dient zur Steuerung der Operation des Systems während des CO-Zyklus, wie

- 29 109815/0829

es zuvor erwähnt worden ist. Die Bit-Zusammensetzung oder -Konfiguration dieses Registers 15 ist in Fig. 5 dargestellt. Die Bits O bis 2 des G-Registers (G_Q bis G~) werden zur Bestimmung sowohl der 'Quellenadresse" als auch der "Bestimmungsadresse" während des CO-Zyklus verwendet. Bei dieser Ausführungsform sollten nämlich die "Quellenadresse" und die "Bestimmungsadresse" im CO-Zyklus identisch sein. Die Bits GJ bis G6 sind dazu bestimmt, die arithmetische und logische Operationsfunktion während des CO-Zyklus zu bestimmen. Die Adresse entweder der X- oder der T-Seite der Registerdatei als eine Bestimmungsadresse ist durch das Bit G7 des G-Registers bezeichnet. In Tabelle 5 ist der Registerdatei/sowohl der "Quellenadresse" als auch der "Bestimmungsadresse" gezeigt, die durch die G_Q, G., G~, Gr₇ und das zuvor erwähnte P-Peld-Bit bezeichnet werden soll. Wie Tabelle 5 zeigt, ist die Registerstelle der Registerdatei, die der durch die 4- Bits (G_Q, G^, G~ und P) bezeichneten Adresse entspricht, dieser zugeordnet gezeigt.

- 30 -

70981 S/0829

Tabelle 5

2 b A A I d U

Go	Gl	G2	P	Quelle	Y(O)	Bestimmung	G7=I
					Y(D	G7=O	Y(O)
O	O	O	O	X(O),	Y(2)	X(O)	Y(D
O	O	O	1	X(D,	Y(3)	X(D	Y(2)
O	O	1	O	X(2),	Y(4)	X(2)	Y(3)
O	O	1	1	X(3),	Y(5)	X(3)	Y(4)
O	1	O	O	X(4),	Y(6)	X(4)	Y(5)
O	1	O	1	X(5),	Y(7)	X(5)	Y(6)
O	1	1	O	X(6),	Y(8)	X(6)	Y(7)
O	1	1	1	X(7)f	Y(9)	X (7)	Y(8)
1	O	O	O	X(8),	Y(IO)	X(8)	Y(9)
1	O	O	1	X(9),	Y(Il)	X(9)	Y(IO)
1	O	1	O	X(IO),	Y(12)	X(IO)	Y(ID
1	O	1	1	X(Il),	Y(13)	X(ID	Y(12)
1	1	O	O	X(12),	Y(14)	X(12)	Y(13)
1	1	O	1	X(13),	Y(15)	X(13)	Y(14)
1	1	1	O	X(14),	X(14)	Y(15)
1	1	1	1	X(15),	X(15)

Aus der vorausgehenden Beschreibung wird folgendes klar.

(a) Die "Quellenadresse¹¹ der Registerdatei ist während des

- 31 -

1 0 9 R 1 ^r> / 0 8 2 9

264418Ü

CO-Zyklus durch die Bits G_Q, G. und G₂ des G-Funktionsregisters 15 und das P-PeId (Bit) und während des Ci-Zyklus durch das in Pig. 6 gezeigte SA- und P-PeId bestimmt.

Die "Quellenadresse", die der Registerdatei gemäß Pig. 2 zugeführt wird, wird durch eine generelle Pormel repräsentiert, wobei das Vorausgehende in Betracht gezogen ist. Es sei nun angenommen, daß das "Quellenadressen"-Auswahlsignal, das aus 4 Bits zusammengesetzt ist, die der Registerdatei zugeführt werden, unter Betrachtung der Schaltung des Systems, wieder in der Biteinheit von der höchstwertigen zur niedrigstwertigen Ziffer durch SRC₀, SRC₁, SRC₂ und SRC, repräsentiert ist. Dann werden diese durch die folgende Pormel ausgedrückt.

.SRC₀ = RC-G₀ + RC'SA_Q

SRC, = RC-G₁ + RC-SA₁

¹ __ ^{X X} >(1) SRC₂ = RC-G₂ + RC-SA₂

SRC₃ = P

'In Pormel (1) repräsentiert RC ein Signal zur Unterscheidung zwischen den Teilzyklen C_Q und C., und die SAq bis SA₂ repräsentieren das SA-PeId in der Biteinheit von der höchstwertigen bis zur niedrigstwertigen Ziffer.

(b) Die Bestimmungsadresse während des CO-Zyklus wird durch die Bits G₀, G,. und Gp des G-Punktionsregisters und das P-PeId be-

- 32 -

70981 B /0829

bestimmt, und während des C1-Zyklus durch das DA-FeId und das P-FeId, wie es in Tabelle 1 gezeigt ist.

Es sei nun wie im Fall der Quellenadresse angenommen, daß das "Bestimmungsadressen"-Auswahlsignal, das im Hinblick auf die Schaltung des Systems aus 4- Bits zusammengesetzt ist, die der Registerdatei zugeführt werden, wieder durch DST₀, DST₁, DST₂ und DST₅ repräsentiert ist. Dann werden diese durch die folgende Formel ausgedrückt.

DST0	= RC-	Go	+	RC	-DA0
DST1	= RC-	Gl	+	RC	-DA1
DST2	= RC-	G2	+	RC	-DA2
DST-	= P

(2)

(c) Das X- und Y-Seiten-Auswahlbit, das einen Teil der "Bestimmungsadresse" bildet, wird während des CO-Zyklus durch das Bit G7 des G-Funktionsregisters 15 und während des Ci-Zyklus' durch das L-FeId bestimmt.

Wenn nun angenommen wird, daß ähnlich dem Obigen J wieder das X- und Y-Seiten-Auswahlbit repräsentiert, das der Registerdatei zugeführt wird, dann wird J folgendermaßen ausgedrückt.

J = ΈΠ-Grj + RC-L (3)

(d) Die 4- Bits G^ bis Gg des Funktionsregisters 15 bestimmen die während des CO-Zyklus verwendete Arithmetik- und Logik-

- 33 709815/0829

^ b 4 4 l .3*.

Operationsfunktion, und die Art dieser Bestimmung ist vollständig die gleiche wie diejenige zur Bestimmung der Operationsfunktion durch das FiTG-FeId während des C1-Zyklus. Der 4 Bit-Code, der jeder der in Tabelle 3 gezeigten Funktionen (1) bis (3) entspricht, braucht nämlich nur in die 4 Bits G-z bis G₆ des Funktionsregisters 15 eingeschrieben zu werden.

Wenn nun angenommen wird, daß das Funktionsauswahlsignal, das aus 4 Bits zusammengesetzt ist, die der Operationsschaltung zugeführt werden, wieder durch GKCq bis GlTC, repräsentiert wird, dann werden unter Betrachtung der logischen Schaltung bis GBO-, ausgedrückt durch folgende logische Formel.

GNC0	- RC-G	3 +	RC	-FNC0
GNC1	= RC.G	. +	RC	-FNC1
GNC2	= ÜC.G	5 +	RC	-FNC2

(4) GNC₃ = RC.Gg + RC-FNC₃

Die unter den vorausgehenden Punkten (a)bis(d) gegebene Beschreibung ist von großer Wichtigkeit hinsichtlich der Baugruppen des erfindungsgemäßen Datenverarbeitungssystems. Speziell die zuvor aufgezählten logischen Formeln (1) bis (4) sind vom Standpunkt der Baugruppontechnik aus gesehen Gegenstand des erfindungsgemäßen Systems. Die für die Erfindung wichtigste Baugruppenstruktur ist nämlich das Funktionsregister 15 und eine durch die Logikformeln (1) bis (4) re-

- 34 -

709815/0829

^ b 4 4 1 b U .33.

präsentierte Selektorschaltung.

Man beachte, daß bei dieser Ausführungsform ein einzelner Maschinenzyklus in zwei Teilzyklen unterteilt ist, daß aber der einzelne Maschinenzyklus generell in η Teilzyklen unterteilt werden kann. In diesem Fall ist es erforderlich, das Punktionsregister (n-1)-mal vorzusehen.

Die Baugruppen- oder Hardwarestruktur des erfindungsgemäßen Datenverarbeitung s syst ems ist im Vorausgehenden ausführlich erläutert worden. Nachfolgend wird eine ausführliche Operation des Systems anhand des in Fig. 6 gezeigten Verarbeitungsflußplans gezeigt. Dieser Verarbeitungsflußplan ist ein Beispiel, bei dem eine spezifische 8-Bit-Vorausmarke und ein dieser Vorausmarke folgender Datenblock aus 128 Bytes, wobei sowohl die Vorausmarke als auch der Datenblock zuvor in eine magnetische Platte eingeschrieben worden sind, eingegeben und in einen zentralen Prozessor übertragen werden. Vor einer ausführlichen Beschreibung des Arbeitsflußablaufs der Fig. 6 werden zunächst die mit dem Verarbeitungsflußablauf verbundenen Besonderheiten, erläutert. In Fig. 6 werden die während eines Maschinenzyklus des Datenverarbeitungssystems verwendeten Verarbeitungsfunktionen in einem einzigen rechteckigen oder sechseckigen "Kasten" empfangen. Dieser "Kasten" weist eine drei Zeilen einnehmende Beschreibung von Angaben auf und der Beschreibungsinhalt jeder Zeile ist folgender.

*> (U), (b), (c) in Fig.6) - 35 -

(a) Erste Zeile: Die während des CO-Zyklus verwendete 'Verarbeitungsfunktion ist in diese Linie in Form der folgenden Gleichung (5) geschrieben:

α-* (5 (5)

Dabei bedeutet ex die Funktion der Operationsschaltung und /3 repräsentiert ein Register der Registerdatei, das sich an der Stelle befindet, die durch die Bits G_Q bis G~ und G^ des G-Funktionsregisters bestimmt ist. Man beachte: Wenn das K-FeId des in Fig. 4 gezeigten Instruktionswortes ein logischer Wert 1 ist, wenn nämlich der CO-Zyklus übersprungen ist, ist die erste Zeile

(a) leer.

(b) Zweite Zeile: Es ist die während des Ci-Zyklus verwendete Verarbeitungsfunktion beschrieben. Wenn g =0 ist, wird diese Funktion in dieser Zeile in derselben Form beschrieben, wie in der ersten Zeile (a), nämlich in Form der obigen Gleichung (5)· Wenn S= 1 ist, ist die Funktion in

Form der folgenden Gleichung (6) beschrieben:

{ΐ} - β ⁽⁶⁾

Dabei repräsentiert y das in Fig. 4- gezeigte unmittelbare Datenmuster. Man beachte: Wenn das Wort "Null" in die Position Λ geschrieben ist, so bedeutet dies, daß kein Operationsergebnis

- 36 -

7 0 9 8 1 .R / Π H '>

in irgendein Register eingegeben wird. Die Adresse ("beispielsweise eine durch DAq=I, DA^=I, DA~=1 und L=O repräsentierte Adresse, die in Pig. 2 durch Schräglinien gezeigt ist) des Registers, welche die Operation des Systems gegenwärtig unwirksam macht, entspricht demjenigen numerischen Wert, der repräsentiert ist durch die Bits DAq "bis DAp des DA-Peldes und das L-Peld-Bit, das dem Wort "Null" entspricht.

(c) Dritte Zeile: Wenn der zuvor erwähnte bedingte Zweig ausgeführt wird, ist in dieser Zeile die Zweigfunktion entsprechend der in Pig. 4 gezeigten Kennzeichnung beschrieben.

Pig. 7 betrifft ein Datenformat der Magnetscheibe. Pig. 7A zeigt die Zusammensetzung einer einzigen Bitzelle, die in die magnetische. Scheibe geschrieben ist. Die Bitzelle umfaßt ein Taktbit und ein auf das Taktbit folgendes Datenbit, und in die Taktbits ist mit Ausnahme einer vorangehenden Marke je eine logische "1" geschrieben. Pig. 7B zeigt die Zusammensetzung der vorangehenden Marke. Die vorangehende Marke setzt sich aus 8 Bitzellen zusammen. Die Taktbits weisen vom vordersten bis hintersten Bit die Logikwerte 1, 0, 1, 0, 1,0, 1, 0, auf. Die Datenbits weisen Logikwerte 0, 1, 0, 1, 0, 1, 0, 1, vom vordersten bis zum hintersten Bit auf. In Pig. 7C ist die Zusammensetzung eines Datenblocks gezeigt. Der Datenblock ist nämlich zwischen zwei Synchronzonen gebettet, in die je Logik-

- 37 -

■ 709815/0829

werte "O" geschrieben sind ( im Synchronbereich haben die Taktbits je einen Logikwert "1"), und er setzt sich zusammen aus einer vorangehenden Marke aus einem Byte, einem Datum aus 128 Bytes und einem zyklischen Redundanzprüf code aus Bytes.

Die im Operationsflußplan der Fig. 6 verwendeten Register haben je die Bestimmung oder Rolle, wie sie in der unten stehenden Tabelle 6 gezeigt sind.

Tabelle 6

Rolle

Register zum Speichern des Musters der vorangehenden Marke (Taktbit)

Taktbiteingabe-Pufferregister

Register zum Speichern des Musters der vorangehenden Marke (Datenbit)

Datenbiteingabe-Pufferregister

Register zum Speichern der JTunkt ions formel des den zyklischen Redundanzprüfeode erzeugenden multinominellen Ausdrucks

Register für die zyklische Redundanzprüfoperation

Bitzähler

Wortzähler (Bytezähler)

- 58 709R1 S/0829

Register	(0)	X	(3)
X	(0)	Y	(3)
Y	(1)	Y	(5)
X	(D
Y	(2),
X	(2),
Y	W,
Y	(6)
Y

«η.

Im Operationsflußplan-Beispiel der Fig. 6 werden der Maschinenzyklus unter dem Modus von P=O und der Maschinenzyklus unter dem Modus von P=1 abwechselnd ausgeführt, und ersterer Maschinenzyklus wird zur Eingabe der Taktbits verwendet, während letzterer für die Eingabe der Datenbits benutzt wird. Es sei nun angenommen, daß in die Adresse von X (2) und X (3) der Registerdatei die Punktionsformel des den zyklischen Redundanzprüfcode erzeugenden Multinominalausdrucks gespeichert ist und daß in die Adresse von X (6) ein dezimalnumerischer Wert von 128 geschrieben ist. Wenn der Multinominal aus druck _χ16_+χ12_+χ15_{+1 iatj darul ist in den} piatz χ (2) ein Wert "00000100" geschrieben, während in den Platz X (3) ein Wert von "00100000" geschrieben ist (X repräsentiert das Bit der höchstwertigen Ziffer der Registerdatei).

Die Schritte des in Tabelle 6 gezeigten Verarbeitungsflußplans werden nun ausführlich erläutert, wobei die zur Tabelle 6 gehörigen Besonderheiten in Betracht gezogen sind.

In den Zeilen (a) und (b) der Fig. 6 sind dieselben Symbole verwendet wie in den Positionen (1) bis(i3) der Tabelle 3. "Null" bedeutet, was bezüglich Zeile (b) erwähnt ist."Z=1" in Zeile (c) in Fig. 6 bezeichnet den bedingten Zweig, der in Position (9) in Tabelle 4- gezeigt ist. Der Pfeil in Fig. 6 bedeutet "Informat ionsüb ertragung.

709015/082 9

Schritt 111: Ist ein Einschreibschritt um es zu ermöglichen, während des CO-Zyklus, im Schritt 112 und in den nachfolgenden Schritten die Funktionen auszuführen, die repräsentiert sind durch die Formel

SFI LY(O)] - Y(O) (P=O) SFI [Y(D] — Y(1) (P=D

7 0 9 B 1 R / Π R 2 ii

2 B 4 4 IB U

In diesem Schritt wird das aus dem ROM 13 ausgelesene Instruktionswort eingeschrieben in das Punktionsregister 15» das durch die Stelle X (13) (in diesem Pall S=1) repräsentiert ist. Die Formel (7) ist dazu bestimmt, die Operation des Eingebens und Speicherns des Taktbits aus der Scheibe in das Register der Adresse Y (O) und das Eingeben und Speichern des Datenbits in das Register der Adresse Y (O) durchzuführen.

Schritt 112: Im Schritt 112 bis 116 wird die Punktion der Pormel (7) während des CO-Zyklus ausgeführt. Ein hexadezimaler Wert "AA" (ein Taktbitmuster der vorangehenden Marke) wird während des C1-Zyklus aus dem ROM 12 ausgelesen und als das in Pig. 4- gezeigte unmittelbare Datenmuster in dasjenige Register eingeschrieben, welches der Adresse X (0) des Speichers 12(£>=1) entspricht.

Schritt 113: In diesem Schritt werden die Datenbits, die entsprechend der Pormel (7) während des CO-Zyklus eingegeben worden sind, aus der Scheibe ausgelesen und über die Arbeitsflipflopgruppe 16 und die interne Sammelleitung 17-in dem der Adresse Y (1) entsprechenden Register gespeichert. Während des C1-Zyklus wird ein hexadezimaler Wert "55" (ein Datenbitmuster der vorangehenden Marke) als das unmittelbare Datenmuster in das der Adresse X (1) des Speichers 12 (S=1) entsprechende Register eingeschrieben.

- 40 -

70981 5/0829

26441BU

Schritt 114-: In diesem Schritt werden während des CO-Zyklus die Taktbits in das der Adresse Y (O) des Speichers 12 entsprechende Register gemäß der Formel (7) eingegeben. Während des C1-Zyklus wird beurteilt, ob der in der Adresse Y (0) des Speichers 12 gespeicherte Inhalt identisch ist mit dem in der Adresse X (0) gespeicherten Inhalt. Wenn dieses Beurteilungsresultat anzeigt, daß beide identisch sind, wird die Verarbeitungsoperation zum nächsten Schritt 115 vorgerückt. Sind die beiden als nicht identisch beurteilt worden, wird die Verarbeitungsoperation zurückgeführt zum vorausgehenden Schritt 113, und die Dateneingabe von der Scheibe wird wiederholt ausgeführt.

Schritt 115: Die Datenbits werden während des CO-Zyklus von der Scheibe in die Adresse Y (1) des Speichers 12 entsprechend der Formel (7) eingegeben. Während des Ci-Zyklus wird beurteilt, ob der in der Adresse Y (1) gespeicherte Inhalt identisch ist mit dem in der Adresse X (1) gespeicherten Inhalt. Wenn das Beurteilungsresultat zeigt, daß beide identisch sind, bedeutet dies, daß die Existenz einer vorangehenden Marke sowohl durch.das Taktbit als auch das Datenbit bestätigt worden ist, und die Verarbeitungsoperation wird zum nächsten Schritt 116 weitergerückt. Wurde beurteilt, daß der Inhalt der Adresse Y (1) mit dem Inhalt der Adresse X (1) nicht identisch ist, wird die Verarbeitungsoperation in den Operationsflußablauf Po getragen, und das Verarbeitungsdatum wird in diesem als ein Formatfehler verarbeitet.

- 4-1-

709815/0829

26441BU

Schritt 116: In diesem Schritt wird zu dem Zweck, zu veranlassen, daß die folgenden Funktionen während des CO-Zyklus im Schritt 117 und den nachfolgenden Schritten durchgeführt werdai,ein Instruktionswort aus dem ROM 13 ausgelesen und in die Adresse des Funktionsregisters 15 entsprechend der Stelle X (12) geschrieben.

X(3) * Y(3) - Y(3)

(8) X(2) ♦ Y(2) — Y(2)

Die durch die Formel (8) dargestellte Funktion ist dazu bestimmt, die zyklische Redundanzprüfung durchzuführen, und, wie in Tabelle 6 gezeigt ist, sie führt die arithmetische und logische Operation eines in den Adressen X (2) und X (3) gespeicherten funktionellen Ausdrucks aus, um zu bewirken, daß der resultierende Prüf code in den Registern der Adressen Y (2) und Y (3) gespeichert wird.

Schritt 117· In diesem Schritt wird während des CO-Zyklus eine zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des C1-Zyklus wird das Datenbit von der Scheibe in die Adresse Y (1) des Speichers 12 eingegeben.

Schritt 118: In diesem Schritt wird während des GO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des C1-Zyklus wird ein anfangs eingestellter numerischer Wert "6" aus dem ROM 13 in das als Bit-

7 η <i R ι^r ι η w ? q

lhkk Ib(J • Uf.

zähler wirkende Register entsprechend der Adresse Y (4·) des Speichers 12 (S=1) eingeschrieben.

Schritt 119: Dieser Schritt führt dieselbe Operation wie im Fall des Schrittes 117 durch.

Schritt 120: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des C1-Zyklus wird ein numerischer Wert 1 subtrahiert vom Registerinhalt der Adresse Y (4), in der der numerische Bit-Zählwert gespeichert ist, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Wenn dieses Beurteilungsresultat Hull ist, wird die Verarbeitungsoperation zum nächsten Schritt 121 weitergerückt, und wenn es nicht liull ist, wird die Verarbeitungsoperation zum Schritt 119 zurückgeführt und dieselbe Verarbeitung wird wiederholt ausgeführt.

Schritt 121: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) ausgeführt. Während des Ci-Zyklus wird gewöhnlich die Eingabe der Datenbits aus der Scheibe in das System bewirkt. In diesem Schritt ist jedoch die Eingabe der Byte-Einheit vervollständigt und deshalb wird das eingegebene Resultat in das BFD-Register 23 an der Stelle Y (9) der Registerdatei geschrieben,

- 4-3 -

7 Π π R 1 '·. / ί;

um in die CPU übertragen zu werden.

Schritt 122: In diesem Schritt wird während des CO-Zyklus ein numerischer Wert 1 subtrahiert vom Dateninhalt des Registers, das unter der Adresse Y (6) angeordnet ist und als ein Byte-Zähler verwendet wird, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Ist das Resultat als Null beurteilt worden, wird die Verarbeitungsoperation zum nächsten Schritt 123 weitergerückt. Ist dieses Ergebnis nicht Null, wird die Verarbeitungsoperation zum Schritt 117 zurückgeführt und dieselbe Verarbeitung wird wiederholt durchgeführt.

Schritt 123: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung durchgeführt entsprechend der Formel (8). Während des C1-Zyklus wird der numerische Dezimalwert "15" in das als Bit-Zähler wirkende Register entsprechend der Adresse Y (5) des Speichers 12 geschrieben. In diesem Schritt ist die Eingabe lediglich der in Fig. ^G gezeigten Daten bereits beendet, und deshalb wird die im zuvor erwähnten Schritt 117 gezeigte Eingabeoperation nicht ausgeführt.

Schritt 124-: In diesem Schritt wird die zyklische Redunanzprüfung entsprechend der Formel (8) durchgeführt. Während des C1-Zyklus wird keine Verarbeitungsoperation ausgeführt.

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Scliritt 125: In diesem Schritt wird während des CO-Zyklus die zyklischeRedundanzprüfung entsprechend der Formel (8) ausgeführt. Während des Ci-Zyklus wird ein numerischer Wert "1" subtrahiert von demjenigen Register der Adresse Y (5);in dem ein Bit-Zählwert gespeichert ist_; und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Ergibt die Beurteilung, daß das Subtraktionsresultat Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 126 weitergerückt. Wenn dieses Resultat nicht Null ist, wird die Verarbeitungsoperation zurückgeführt zum vorausgehenden Schritt

Schritt 126: In diesem Schritt wird während des GO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. In diesem Schritt wird die Verarbeitungsoperation entsprechend der Formel (8) vervollständigt. Während des C1-Zyklus wird beurteilt, ob das Endresultat (der endgültig erzeugte Code) der zyklischen Redundanzprüfung, das in der Adresse Y (2) des Speichers 12 gespeichert ist, Null ist. Ergibt die Beurteilung, daß das Endergebnis Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 127 weitergerückt. Wenn dieses Ergebnis nicht Null ist, wird das Verarbeitungsdatum in den Operationsfluß P₃. getragen und dort als ein irrtümlicher Übertragungsfehler behandelt. Im Fluß P, ist der in der Adresse X (2) gespeicherte Redundanzprüfcode-erzeugende Multinominalausdruck deshalb unwirksam gemacht.

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/b 4 A IbU

Schritt 127ί In diesem Schritt wird während des CO-Zyklus nichts verarbeitet. Während des C1-Zyklus (in diesem Pail Feld K=1) wird beurteilt, ob das Endergebnis der zyklischen Redundanzprüfung, das unter der Adresse Y (3) des Speichers12 gespeichert ist, Null ist. Ergibt diese Beurteilung, daß das Endergebnis Null ist, tritt die Verarbeitungsoperation in den Operationsfluß P,- ein und wird als korrektes Übertragungsdatum behandelt. Wenn dieses Ergebnis nicht Null ist, wird das Verarbeitungsdatum in den Operationsfluß getragen und dort als ein fehlerhaftes Übertragungsdatum behandelt. Man beachte, daß die genannten Bezugsbezeichnungen P- bis P₁- keine spezielle Bedeutung haben und einfach als eine Markierung betrachtet werden können.

Gemäß Flußplan der Fig. 6 erzeugt die Verwendung der Schritte 112 bis 116 dieselbe Wirkung, wie sie erhältlich ist durch Vorsehen eines unabhängigen Schieberegisters, und die Verwendung der Schritt 117 bis 126 erzeugt dieselbe Wirkung, wie sie erhältlich ist durch Vorsehen einer unabhängigen Schaltung zur zyklischen Redundanzprüfung.

Unter Beachtung der Tatsache, daE die von einem Datenverarbeitungssystem verlangte Funktion hauptsächlich dazu bestimmt ist, eine stationäre Datenverarbeitungsoperation auszuführen, ist das erfindungsgemäße Datenverarbeitungssystem so aufgebaut, daß

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7Π¹« ρ. ι ./ .

das Funktionsr-gister durch Nutzen-ziehen aus dieser Tatsache hohe Funktionen auszuführen vermag. Demgemäß weist das erfindungsgemäße Datenverarbeitungssystem eine Baugruppenoder Hardwarestruktur auf, die Flexibilität hinsichtlich der Architektur aufweist, keine Zufallseigenschaften wie eine Schaltung benötigt, in kleinem Maß integriert werden kann, keine hochschnellen Eigenschaften wie ein Logikelement benötigt und als Resultat als Datenverarbeitungssystem auf einem einzigen LSI-Chip hergestellt werden kann.

Die vorausgehende Ausführungsform bezog sich zwar auf den Fall, in welchem das Datenverarbeitungssystem hauptsächtlich zur Magnetscheibensteuerung verwendet wurde, die Erfindung kann aber natürlich für andere Steuerungsarten verwendet werden, wie eine Magnetbandsteuerung, eine Nachrichtenanschlußsteuerung usw. Das erfindungsgemäße Datenverarbeitungssystem zeigt seine Wirkung vornehmlich insbesondere in dem Fall, in welchem zwei oder mehr Arten von Verarbeitungsflüssen (Hintergrund- und Vordergrundaufgabe) erforderlich sind.

Indem das Datenverarbeitungssystem mit einem Programmzähler verwendet wird, kann es ferner so ausgelegt werden, daß es die Datenverarbeitung ausführt, während die im ROM 13 gespeicherten Instruktionen überwacht werden. Ferner kann bei dem Datenverarbeitungssystem das NU-Register weggelassen werden und es kann so aufgebaut werden, daß das im NU-Register gespeicherte

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7 o 9 R1^r· / η ρ, : r¹

Adressenbit zu der in der Reihenfolge an unterster Stelle stehenden Biteinheit oder der NL-Biteinheit hinzugefügt wird. Ferner kann das Datenverarbeitungssystem flexibler hinsichtlich des durch das P-FeId gesteuerten Registers sein, d.h., des Adressenregisters der Registerdatei, das irgendeine bestimmte ungeradzahlige oder geradzahlige Ordnung aufweist. Ferner kann das erfindungsgemäße Datenverarbeitungssystem so aufgebaut werden, daß eine Erhöhung des Arbeitsbereichs (Kapa zität) des Speichers 12 bewirkt wird.

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Leerseite

Claims (6)

BLUMBACH WESER . BER3EN · KRAMER ZW.RNER · H1RSCH 2 PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237 Tokyo Shibaura Electric Co., Ltd. 76/8?4-3 Horikawa-cho, Saiwai-ku, Kawasaki-shi, Japan Patentansprüche

1. Datenverarbeitungssystem mit einer Registerdatei, deren Register fortlaufend adressiert sind, mit einer Operationsschaltung und einem Instruktionsspeicher, wobei die Register datei, die Schaltung und der Speicher mittels Sammelleitungen miteinander verbunden sind und Daten von einer externen Einheit empfangen, um diese nach VorbeStimmung während eines einzigen Maschinenzyklus zu verarbeiten, dadurch gekennzeichnet , daß wenigstens ein gesondert adressiertes Funktionsregister (15) in der Registerdatei vorgesehen ist, daß ein einziger Maschinenzyklus in wenigstens zwei Teilzyklen unterteilt ist und daß die Operationsverarbeitung während- eines (CO) der beiden Teilzyklen entsprechend einem in der Registerdatei adressierten Inhalt des Funktionsregisters (15) und während des anderen (C1)

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München:Kramer · Dr. Weser · Hirsch — Wiesbaden: Blumbach · Dr.Bergen · Zwirne'

26U18Ü

* Jl.

der "beiden Teilzyklen entsprechend einer aus dem Instruktionsspeicher (13) ausgelesenen Instruktion ausgeführt wird.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet , daß das Funktionsregister (15) während eines Teilzyklus (CO) eine Adresse des Speichers mit beliebigem Zugriff (12) in der Registerdatei und gleichzeitig eine Operationsfunktion der Operationsschaltung (14) zu bestimmen vermag und daß der Inhalt des Funktionsregisters (15) geändert wird wie in den anderen Registern (19, 21, 22, 23, 26) in der Registerdatei.

3. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet , daß ein Maschinenzyklus aus wenigstens zwei Teilzyklen (GO, C1) besteht und daß das System während eines (CO) der beiden Teilzyklen durch das Funktionsregister (15) und während des anderen (C1) der beiden Teilzyklen durch den Instruktionsspeicher (13) gesteuert ist.

4. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet , daß die im Instruktionsspeicher (13) gespeicherte Instruktion zusammengesetzt ist

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2&4418U

aus mehreren Feldern (P, K, DA, L, S, SA, PNC, U, V, NL, Sq), die je eine spezielle Anzahl von Bits und eine spezifizierte Funktion aufweisen, daß diese Instruktion eine spezifizierte Adresse der Registerdatei bestimmt und diese in einem spezifizierten Register entsprechend der "bestimmten spezifizierten Adresse einer Operationsverarbeitung durch die Operationsschaltung (14) unterzieht und "bewirkt, daß das Operationsergebnis in demjenigen Register der Registerdatei gespeichert wird, welches einer anderen spezifizierten Adresse entspricht, und gleichzeitig eine externe Einheit veranlaßt, eine vorbestimmte Datenverarbeitung auszuführen.

5- Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet , daß eine Zweigsteuerschaltung (27) vorgesehen ist, die nach dem Empfang von Zweiginformation von außerhalb der Zweigsteuerschaltung aus den Zweiginformationsteilen entsprechend einem (SQ) der die Instruktion bildenden Felder eine Zweiginformation auswählt, die während des nächsten Maschinenzyklus ausgeführt werden soll.

6. Datenverarbeitungssystem nach Anspruch 1 oder 3» dadurch gekennzeichnet, daß die je-. weiligen Datenverarbeitungen während der Teilzyklen (CO, C1)

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264418Ü -f.

mit Zeitsteuerungsimpulsen (4>» Φ^., Φ _fd) ausgeführt werden, die von einem durch den Instruktionsspeicher (13) gesteuerten Zeitsteuerungsimpulsgenerator (30) erzeugt werden, und daß eine Unterscheidung zwischen den beiden Teilzyklen durch ein Diskriminatorsignal (RC) durchgeführt wird, das vom Zeitsteuerungsimpulsgenerator (30) erzeugt wird.

7· Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet , daß eine Gruppe von Arbeits-Plipflops vorgesehen ist und daß die Schaltungen des Datenverarbeitungssystems auf einem Halbleiterplättchen gebildet sind.

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