DE2513063A1 - Integrierter rechner oder rechenwerk fuer wahlweise acht oder zwoelf ziffern mit einer bedingten verknuepfungs- aenderungsschaltung - Google Patents

Description

NACHQEREICHT

P-. ^τ' V Λ !

Rockwell International Corporation, El Segundo, Kalifornien, USA

Baten-Speichersystem mit direktem Zugriff und Speicherregistern wählbarer Länge

Die Erfindung betrifft ein Daten-Speichersystem mit direktem Zugriff und Speicherregistern wählbarer Länge sowie allgemein integrierte Schaltungsanordnungen mit Verknüpfungsanordnungen, Speichern und Rechenwerken und insbesondere die bedingte Änderung vierphasiger Verknüpfungen, die Änderung eines Spoichercrafbauß und den Erhalt von Rechenwerken unterschiedlicher Fähigkeiten mittels einer gemeinsamen, aus integrierten Schaltungskomponenter». aufgebauten Anordnung oder Konfiguration.

Es sind viele bedingte Modifikationssysteme bereits bekannt, die das Ausgangssignal eines Verknüpfungsgliedes abhängig davon modifizieren bzw* ändern, ob andere Ausgangssignale von anderen Verknüpfungsgliedern einer vorgegebenen Bedingung genügen. Derartige Modifikationssysteme des Standes der Technik benötigen jedoch zusätzliche Verknüpfungsglieder, wodurch bei einem taktgesteuerten Verknüpfungssystem zusätzliche Taktzeiten bzw. Zeitphasen erforderlich sind, in denen das Ausgangssignal der Verknüpfungsanordnung geändert werden kann. Das Erfordernis einer zusätzlichen Taktzeit oder Zeitphase hat den Nachteil, daß sich hierdurch die zur Ausführung eines Rechenvorganges oder einer anderen Punktion erforderliche Zeit erhöht. Auch in

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den Fällen, in denen eine Schaltungsanordnung mit einer bestimmten Anzahl von Taktzeiten oder Zeitphasen arbeitet, kann das nachfolgende Hinzufügen einer bedingten Modifikation nicht ohne Erhöhung der für die Verknüpfung erforderlichen Taktzeiten oder Zeitphasen erfolgen. Die bei Ve rknüp fungs schaltungen cli-s Standes der Technik für eine Modifikation erforderliche hobere Taktzeit oder Zeitphase verhindert, daß kleinere Modifikationen oder Änderungen an bereits bestehenden Verknüpfungsanordnui:-;e.xi ohne wesentlichen Umbau oder Neuanordnung durchgeführt werden können. Außerdem ist ersichtlich, daß durch ein? zusätzliche Taktzeit oder Zeitphase die zur Durchführung einer jeglichen Funktion oder Routine des Systems erforderliche ZoIt erhölvt V'ird.

Integrierte Mehrzweck-Halbleiterchips zum Aufbau von Schaltung.-3 anordnungen sind ebenfalls bereits bekannt. J)iose integrierten Halbleiterchips sind mit dor Fähigkeit a iege_.cittet, eine von mehreren oder vielen Funktionen auszuführen. Die v/irkliche Funktion wird von der Art bestimmt, in der die einzelnen, auf dem Halbleiterchip befindlichen Schaltungsanordnungen über die Metallisierung verbunden sind. Bei diesen Schaltungsanordnungen wird jedoch häufig sehr viel Platz verschwendet, z.B. als Ergebnis einer Verwendung einer Schaltungsanordnung, bei der viele einzelne Schaltkreise nicht verbunden sind und somit ungenutzt bleiben. Auch tritt bei derartigen Halbleiterchips oft eine nicht sehr effiziente Anordnung der für die endgültige Schal⁺ung wirklich verwendeten Komponenten auf. Außerdem ist oft eine äußerst komplizierte Metallisierung zur Erzielung der gewünschten Funktion erforderlich. Daher wird bei derartigen integrierten Schaltungsanordnungen die intensive Ausnutzung der Halbleiterchip-

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fläche stark vernachlässigt, um damit eine größere Modifikationsflexibilität zu erzielen. Außerdem werden die maximal möglichen Schaltungseigenschaften bei Änderung eines derartigen Mehrzweck-Halbleiterchips zur Ausführung einer bestimmten Funktion oft geopfert, da die auf dem Chip befindlichen Schaltungen nicht die zur Durchführung dieser Funktion am besten geeigneten Schaltkreise sind

Obwohl somit derartige integrierte Systeme des Standes der Technik in vielen Fälle)ι nützlich sind, lassen sie hinsichtlich der Effizienz des Systems un-i der Matcrialausnutzung noch viele Wünsche offen.

Um Kosten und die Komplizie". ^!;heit des Aufbaues von Festkörper-Rechnern oder -Rechenwerken odsr afvr^l, minimal zu halten, ist es häufig erwünscht, den Speicher und die zugehörige logische Verknüpfungsschal tunp-z,anordnung auf einem einzelnen Halbleiterchip anzuordnen. Speicher- sind gewöhnlich im Verhältnis zu ihrer Breite relativ lang. Daher behindern oft die relativen physischen Abmessungen des Speichers das Erzielen einer maximalen Effizienz bei der Anordnung der logischen Verknüpfungsschaltung. Dies führt zu einer weiteren Vergeudung von Material und zu einem hohen Aufwand an logischen Verknüpfungsschaltungen bei der Herstellung eines modifizierbaren oder änderbaren Rechenwerkes oder Rechners, da die Speicherdimensionen eine verzerrte Anordnung der logischen Verknüpfungsschaltungen erzwingen können, wenn eine maximale Verwendung des Halbleiterchips angestrebt wird.

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Aufgabe der Erfindung ist es daher, den genannten Nachteilen integrierter Schaltungsanordnungen des Standes der Technik der in Frage stehenden Art abzuhelfen.

Diese Aufgabe wird erfindungsgemäß durch eine auf einem einzelnen Halbleiterchip angebrachte integrierte Schaltungsanordnung gelöst, deren Kennwerte durch Änderung der Diffusionsmaske- steuerbar sind, wöbe:, die Vielseitigkeit des Rechenwerkes oder Rechners durch Verwendung gefalteter bzw. zusammengelegter Speicher maximieit wird, deren Form die vom Speicher und der Rechner-Steuerschaltungsanordnung benötigte Halbleiterchipfläche minimal hält. Derartige gefaltete bzw. zusammengelegte Speicher sind durch Verwendung einer bedingten Verknüpfungs-Änderungsschaltung möglich, die taktgesteuerte Ausgangssignale von Verknüpfurgsscheitungen ändert bzw. modifiziert, ohne daß eine Steigerung der Anzahl von Taktzeiten oder Zeitphasen erforderlich ist, die zur Durchführung einer Funktion benötigt werden. Die Zahl und Länge von Registern mit direktem Zugriff ist durch Änderung der Diffusionsmaske in der bedingten Verknüpfungsänderungseinrichtung änderbar. Dies ermöglicht die Durchführung von Berechnungen mit hohen Zahlen und hoher Genauigkeit, wobei jedoch die Anzahl der für die Datenspeicherung verfügbaren Register mit direktem Zugriff verringert ist. Alternativ können kürzere Register verwendet werden, wobei die Zahl der verfügbaren Register entsprechend steigt und eine Verminderung der Größe der in den Rechenvorgangen verwendeten Zahlen sowie der Genauigkeit bei einigen Operationen auftritt.

Erfindungsgemäß wird hierdurch ein integrierter Rechner bzw. ein integriertes Rechenwerk für wahlweise acht oder zwölf Ziffern mit einer bedingten Verknüpfungs-Änderungsschaltung

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geschaffen, die einige der für das mit zwölf Ziffern arbeitende Rechenwerk verwendeten Speicheradressen ändert, um ein mit acht Ziffern arbeitendes Rechenwerk mit mehr Registern mit direktem Zugriff zu erhalten, als dies bei dem mit zwölf Ziffern arbeitenden Rechenwerk der Fall ist. Bei dem Rechenwerk für zwölf Ziffern steuert die bedingte Verknüpfungs-Ändirungsschaltung auch das Zusammenlegen einiger Speicherregister, um riie für die Speicherschaltungen und logischen Steuerschaltungen erforderliche Halbleiterchipfläche minim?"I zu halten.

Auoführungsfcrmsn der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben.

Fr'.g. 1 ein schematisc-hes Schaltbild einer Aueführungsform der bedingten Verknüpfungs-Änderungsschaltung, die das Ausgangssignal eines taktgesteuerten Verknüpfungsgliedes ohne das Erfordernis der Steigerung der zur Steuerung der Verknüpfungsglieder erforderlichen Anzahl von Taktzeiten oder Zeitphasen ändert,

Fig. 2 eine weitere Ausführungsform der erfindungsgemäßen, bedingten Verknüpfungs-Änderungsschaltung,

Fig. 3 einen Impulsplan der den Schaltungsanordnungen nach den Fig. 1 und 2 zugeführten Taktsignale,

Fig. 4 eine symbolische Darstellung der relativen Dimensionen eines Speichers voller Länge, der 32 Ziffern je "Reihe" und drei Reihen für eine Gesamtzahl von 96 Ziffern Speicherkapazität mit direktem Zugriff aufweist,

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Fig. 5 eine symbolische Darstellung der geänderten relativen Dimensionen des Speichers nach Fig. 4, der nun auf 24 Ziffern je Reihe reduziert ist, wobei das gleiche Informationsspeicherpotential (96 Ziffern) durch Hinzufügen einer vierten Reihe beibehalten wird,

Fig. 6 eine Registerkonfiguration und einen in Verbindung :-it dem Speicher nach Fig. 5 verwendbaren Adressierkode, um Speicherregister von jeweils 16 Zifferr zu erhalten., und

Fig. 7 die Register anordnung und Adressierkodes ff V^ einen Speicher mit direktem Zugriff der Konfiguration nach Fig. 5, bei dem jedes Register eine Länge von 12 Ziffern aufweist.

Obwohl die Erfindung nicht auf Viertakt- oder Vierphasen-Verknüpfungssysteme beschränkt ist, ist in Fig. 1 ein viürphr^iger bedingter Verknüpfungs-Änderungsschaltkreis 10 dargestellt. Der Verknüpfungs-Änderungsschaltkreis 10 ändert bedingt die Ausgangssignale von zweiten logischen Verknüpfungsgliedern und 38 entsprechend den AusgangsSignalen von zweiten logischen Verknüpfungsgliedern 30 und 34. Zweite logische Verknüpfungsglieder sind diejenigen logischen Verknüpfungsglieder, die während der Zeitdauer 0₂ aktiv (oder ausgewertet) sind. Das heißt, das Ausgangssignal des Verknüpfungsgliedes wird während der Taktzeit oder Zeitphase 0p entsprechend den an dem Verknüpfungsglied während dieser Zeitphase anliegenden Eingangs-signalen ausgewertet.

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Bei der dargestellten Ausführungsform der Erfindung wird das Ausgangssignal eines jeden zweiten Verknüpfungsgliedes auf eine unbedingte logische "1" während der Zeitphase 0,, vorgeladen und während der Zeitphase 0 p ausgewertet. Der Wert des Ausgangssignals am Ende der Zeitphaso 0p wird von den Werten der Eingangssignale an dem betreffenden Verknüpfungsglied während der Zeitphase 0p bestimmt. Ein Gleichstrom- (oder nicht-getaktetes) Steuerverknupfuugcglied 12, das als NAND-Glied dargestellt ist, liegL mit seinen Eingangsanschlüssen 14 und 16 über IsolatioiiFtransistoren 32 bzw, 36 an den Ausgangsanschlüssen der zweiten Verknüpfungsglieder 30 und 34. Die Isolatioristransistoren ^2 und 36, vorzugsweise Feldeffekttransistoren, liegen mit ihrer Steuerelektrode jeweils an dem Taktsignal 0-j.p· ^D^^e Transistoren 32 und 36 isolieren die Vsrknüpfungsglieder 30 und 34 von den Eingängen des Verknüpfungsgliedes 12, ausgenommen während der Taktzeit oder Zeitphase ^1+2 ^^{es Tak}"tsignals. ^Da d^:iS Verknüpfungsglied 12 ein Gleichstrom-Verknüpfungsglied ist, ist dp^sen Ausgangssignal eine Funktion der momentanen Eingangssignale, die von den Verknüpfungsgliedern 32 und 34 zugeführt werden.

Ein Isolationstransistor 40 und ein bedingter Isolationstransistor 22 sind in Reihe zwischen den Ausgangsanschluß des zweiten Verknüpfungsgliedes 38 und einen ersten Eingangsanschluß eines dritten Verknüpfungsgliedes 52 geschaltet. Die Steuerelektrode des Isolationstransistors 40 erhält das Taktsignal 0^p, wodurch der Transistor 40 lediglich während der Taktzeit 0.« 2 iⁿ d-ie Leitung getrieben wird. Die Steuerelektrode des bedingten Isolationstransistors 22 ist mit dem Ausgangsanschluß des Gleichstrom-Steuerverknüpfungsgliedes 12 verbunden. Somit

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wird die Isolierung des Verknüpfungsgliedes 38 vom Verknüpfungsglied 52 durch das Verknüpfungsglied "12 gesteuert.

Ein Verknüpfungsglied der dritten Art, also ein drittes Verknüpfungsglied, wird auf eine unbedingte logische "Eins" während der Zeitphasen 0^ oder 0^₊₂ vorgeladen und wertet während der Zeitphase 0^ aus (oder ist aktiv). Da die Zeitphase 0₇ auf die Zeitphase 0_? ohne eine dazwischenliegende Zeilphase folgt, muß die bedingte Verknüpfungsänderung ohne das Erfordernis der Inanspruchnahme einer weiteren Zeitphase für die Änderung erfolgen. Ein Vorladetransistor 24 ist mit dem ersten EingangsanSchluß des Verknüpfungsgliedes 52 und einem Bezugsspannungs-Versorguiigsanschluß verbunden, an dem bei der dargestellten Ausführungsform der Erfindung eine negative Versorgungsspannung -V liogt: Der Steuerelektrode des Transistors 24 wird das Taktsignal 0^ zugeführt, so daß der erste Singangsanschluß des dritten Verkrmpfungsgliedcs 52 während der Zeitphase 0^ auf eine neg-sHve Spannung aufgeladen bzw. vorgespannt wird. Bei der dargestellten Ausführungsform der Erfindung entspricht die ' negative Spannung einer logischen "Eins¹'.

Der Ausgangsanschluß des zweiten Verknüpfungsgliedes 31 ist über eine Reihenschaltung eines Isolationstransistors 33 und eines bedingten Isolationstransistors 18 mit einem ersten Eingangsanschluß eines dritten Verknüpfungsgliedes 44 verbunden. Die Steuerelektrode des Transistors 33 liegt an dem Taktsignal 0-j.o· Somit wird der Transistor 33' während der Taktzeit 0,|₊₂ in die Leitung getrieben. Die Steuerelektrode des Transistors 18 ist mit dem Ausgangsanschluß des Steuerverknüpfungsgliedes 12 verbunden, so daß die Weiterleitung eines Signals über den Transistor 18 effektiv vom Ausgangssignal des Ver-

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knüpfungsgliedes 12 gesteuert wird. Ein Vorlade-Transistor 20 liegt zwischen einem ersten Eingangsanschluß dos Vorlmüpfungsgliedes 44 und einem Bezugspotential_; das bei der dargestellten Ausführungsform der Erfindung Massepotential ist. Der Steuerelektrode des Transistors 20 wird das Taktsignal 0^ zugeführt, so daß der erste Eingangsanschluß des Verknüpfung.,-· gliedes 44 während der Zeitphase 0^ auf Massepotential vorgeladen bzw. vorgespannt v/erden kann. Massepotential entspr.- -^r bei der dargestellten Ausführungsform der Erfindung einer loßi sehen "0".

Bei der dargestellten Ausführungsform steuert das Verknüpfluideglied 12 die bedingte Änderung des Ausgangssignals zweier 7e:>knüpfungsgliedor (d.h., bei einem Aufgangssignal erfolgt eine Änderung zu einer logischen "0", während bei dem andren /-v-r.-· gangssignal eine Änderung zu einer logischen "1" erfolgt). J-;s iüb jedoch ersichtlich, daß das Verk:iüpfungs-Änder_vmgss\ stora zur Steuerung einer bedingten Änderung einer oder ,λθΙί: -ei er Verknüpfungsglieder verwendet v/erden kann, wobei deren Anzahl lediglich durch das Vermögen des Steuerverknüpfungsgliedes 12, die bedingten Isolationstransistoren zu treiben bzw. anzusteuern, begrenzt ist.

Ferner ist es bei der Schaltungsanordnung nach Fig. 1 möglich, das Ausgangssignal des gleichen zweiten Verknüpfungsgliedes sowohl als das bedingt zu ändernde Signal wie auch als Eingangssignal für das Steuerverknüpfungnglied zur Feststellung, ob das Ausgangssignal des Verknüpfungsgliedes modifiziert bzw. geändert werden soll,zu verwenden. Ferner kann neben weiteren möglichen Modifikationen der Schaltungsanordnung nach Fig. 1 eine Mehrfachausnutzung der Verknüpfung im Multiplexbetrieb entweder mit oder ohne Modifikation bzw. Änderung der mit den geänderten Verknüpfungsgliedern im Multiplexbetrieb mehrfach ausgenutzten Verknüpfungsgliedern vorgesehen werden.

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Die von dem Schaltbild nach Fig. 2 veranschaulichte Schaltungsanordnung stellt ein Beispiel für eine im Multiplexbetrieb mehrfach ausgenutzte Schaltungsanordnung dar. Die in Fig. 2 durch ausgesogene Linien dargestellte Schaltungsanordnung ist im wesexitlichen gleich der Schaltungsanordnung nach Fig. 1 , wobei ein drittes Verknüpfungsglied 48 hinzugefügt ist, das in Reihe üb^r einen Isolationsfeldeffekt-Transistor 46 mit dem Ausgang des Verknüpfungsgliedes 34 verbunden ist. Ferner sind dr.o zweite Verknüpfungsglied 31 und der zugehörige Isolationstransistor 33 bei dieser Ausführungsform nicht vorhanden. Darüber hinaus ist der Ausgang des Verknüpfungsgliedes 30 über den Transistor 32 mit dem ßingang 14 des Verknüpfungsgliedes 12 und über den Transistor 18 mit dem ersten Eingang des Verknüpfungsgliedes 44 verbunden. Auch sind bei der Ausführurifijsfonn der Erfindung nach Fig. ?. die Isolationstransistoren 42 und 50 in Reihe zwischen die gemeinsamen Leiter ψι und 96 und die ersten Emgangsanschlüsse der "Verknüpfungsglied^ k-·' bzw. 52 geschaltet. Der in Fig. 2 gestrichelt dargestellte Schaltungsteil stellt eine zusätzliche logische Verknüpfungsanordnung dar, die mit der durch ausgezogene Linien dargestellten logischen Verknüpfungsschaltung im Multiplexbetrieb betrieben wird. Zum Beispiel wird ein Verknüpfungsglied 60 mit dem Verknüpfungsglied 30 im Multiplexbetrieb betrieben und periodisch von dem gemeinsamen Leiter 90 durch einen Isolationstransistor 62 isoliert. Ein Verknüpfungsglied 64 wird im Multiplexbetrieb mit dem Verknüpfungsglied 34 betrieben und periodisch von dem gemeinsamen Leiter 94 durch einen Isolationstransistor 66 isoliert. Ein Verknüpfungsglied 68 wird im Multiplexbetrieb mit dem Verknüpfungsglied 3ö betrieben und periodisch von dem gemeinsamen Leiter 96 durch einen Isolationstransistor 70 isoliert. Die Steuerelektrode eines jeden Isolationstransistors 62, 66 und 70 liegt an dem

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Taktsignal 0?₊4· Die Verknüpfungsglieder 60, 64 und 6B sind "vierte Verknüpfungsglieder", d.h. _s sie v/erden während der Zeitphase oder Taktzeit 0* vorgeladen bzw. vorgespannt und werten während der Zeitphase oder Taktzeit 0^ aus.

Das Ausgangssignal des Verknüpfungsgliedes 60 wird als Eingangssignal dem Verknüpfungsglied 74 zugeführt, das mit den Verknüpfungsglied 44 im Multiplexbetrieb betrieben wird. D?.s Verknüpfungsglied 74 wird, periodisch von dem gemeinsamen Loiter 90 durch einem leolationstransistor 72 isoliert. Das Ausf;mif,G-signal des Verknüpfungsgliedes 64 wird als Eingangssignal -/.lntm Verknüpfungsglied 78 zugeführt, das ira Multiplexbetrieb πύί. der* Verknüpfungsglied 48 betrieben wird. Das Verknüpfungsglied 78 wird periodisch von dem gemeinsanrj'j Leiter 94 durch einen iGolationstransistor 76 isoliert« Das Ausgangssignal des Vu :c~ knüpfungsgliedes 68 wird als Eingang.s.^r:»ignal einem Verknüpfungsglied 82 zugeführt, das im Multiplexbetrieb mit ei iem Verknüpfungsglied 52 betrieben wird. Das Verknüpfungsglied 82 wird periodisch von dem gemeinsamen Leiter· 96 durch einen Jsolationstransistor 80 isoliert. Der Steuerelektrode eines jeden Isolationstransistors 70, 76 und 80 wird ein Taktsignal 0?,./, zugeführt« Die Verknüpfungsglieder 74, 78 und 82 sind "erste" Verknüpfungsglieder, d.h., sie werden während der Zeitphasen 0^ oder 0-z₊a vorgeladen und werten während der Zeitphase 0., aus.

Wie Fig. 2 zu entnehmen ist, werden die Ausgangssignale der vierten Verknüpfungsglieder 60, 64 und 68, die mit den zweiten Verknüpfungsgliedern 30, 34 bzw.- 38 im Multiplexbetrieb betrieben werden, nicht von der bedingten Verknüpfungs-Änderungsschaltung 10 geändert bzw. modifiziert. Falls es erwünscht

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ist, das im Multiplexbetrieb betriebene Verknüpfungsglied in der gleichen Weise zu modifizieren, wie dies bei dein Verknüpfungsglied 30 der Fall ist, wird der Transistor 18 (oder ein ähnlicher Transistor) mit dem gemeinsamen Leiter 90 verbunden. Der Transistor 22 ist mit dem gemeinsamen Leiter 96 verbunden. Dies trifft gleichermaßen zu, falls es erwünscht ist, dan im Multiplexbetrieb betriebene bzw. mehrfach ausgenutzte Verknüpfungsglied 68 in der gleichen Weise zu modifizieren, wie dies bei dem Verknüpfungsglied 30 der Fall ist. Den Steuerelektroden der Transistoren 20 und 24 müssen dann sowohl die Taktsignale 0_Λ als auch 0, zugeführt werden, damit. sie ihre Vorladefunktionen korrekt ausführen. Alternativ können zusätzliche Transistoren vorgesehen werden, deren Steuerelektroden das Taktsignal 0_V zugeführt wird.

Störungen der Daten eines im Multiplexbetrieb betriebenen bzw. mehrfach ausgenutzter Logil· systenn durch die D&i.an anderer mehrfach ausgenutzter Logiksynxeme werden verhindert, indem lediglich die Verknüpfungsglieder eines Systems jeweils zu einer Zeit mit den gemeinsamen Leitern 90, 94 und 96 verbunden sind. Dieses Schaltungserfordernis wird durch Verbindung der Steuerelektroden der Isolationstransistoren 32, 36, 40, 42, und 50 des Grundschaltkreises mit der Taktleitung 0* ₉ zusammen mit der Verbindung der Steuerelektroden der Isolationstransistoren 62, 66, 70, 72, 76 und 80 des "gestrichelten" oder mehrfach ausgenutzten Schaltkreises mit der Taktleitung 0·ζ.λ ergänzt.

Das Ausgangssignal des zweiten Verknüpfungsgliedes 30 ist mit A^, das Ausgangssignal des zweiten Verknüpfungsgliedes 34 mit

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B₁ und das Ausgangs signal des dritten Verknüpf ungagl/Ledes 33 mit C^ bezeichner. Das Eingangssignal am ersten Ejrgcorigsanschluß des dritten Verknüpfungsgliedes 44 ist mit Aij bezeichnet, um die Tatsache herauszuheben, daß das Signal A.- vor Zuführung zum ersten Eingangsanschluß dos Ver*müp:Cun£;f:£li~dri.; 44 einer Modifikation oder Änderung unterworfen wird. Dar; Eingangssignal am ersten Eingangsanschluß des dritten Verknüpfung .'.,-gliedes 48 ist mit B₁ bezeichnet, da das Ausgangssign?! der Ve-knüpfungsglicdes 34 vor Zuführung 7-υ.πι Verknüpfungsglied h3 keiner Modifikai'.ion oder Ändevvuig unterworfen wird. Das Hingangssignall am ersten Eingangsanscbluii des dritten Verknirpvu'if;.ⁱj·· gl.'"des 52 ist mit Cu bezeichnet, da dap Ausgangssignal C, des Vei-knüpfungsglJedes 38 vor Zuführung zum ersten Einsarj/oanscliluß des Verkiiüpfungsgliedes ^lj2 eiaer Modifikation untor-v/orfen wird. Die Ausgangs signale der Verknüpfung?, glieder' 60, 64 und 68 sind mit Ap, B₂ bzw. C₉ bezeichnet, da die Verknüpf.vags·· gl'.eder 50, 64 und 68 mit den Verknüpfungsgliedern 30, 3^;'· und 38 im j^%':ult:Lplexbetrieb betrieben werden. Die Eir.gangssignale on den Verknüpfungsgliedern 74, 78 und 80 sind mit A₂» Bp bzv/. Cp bezeichnet, da bei der in Fig. 2 dargestellten Schaltungsanordnung die Ausgangssignale der Verknüpfungsglieder 60, 64 und 68 vor Zuführung zu den Eingangsanschlüssen der VerJrnüp.fu igsglieder 74, 78 bzw. 82 keiner Modifikation bzw. Änderung unterv/orfen werden.

In Fig. 4 ist eine repräsentative Speicheranordnung veranschaulicht, die aus sechs jeweils 16 Ziffern aufweisenden Registern eines Speichers mit direktem Zugriff bestehen und somit eine Gesaratspeicherkapazität von 96 Ziffern aufweisen. Die einfachste Art, einen derartigen Speicher aufzubauen, besteht in einer Speicheranordnung, bei der die Register 16 Ziffern lang sind

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und sechs Register übereinander angeordnet sind. Eine derartige Anordnung auf einem Halbleiterchip stellt jedoch eine ziemlich verschwenderische Ausnutzung des Halbleiterchips (hinsichtlich Breite oder Höhe) dar, da nicht eine ausreichende Länge des Halbleiterchips ausgenutzt wird, um eine effiziente Verwendung zu erzielen. Außerdem v/äre eine effiziente Anordnung der logischen Steuerschaltungen äußerst schwierig. Ist andererseits der Speicher zwei Register lang und drei Regi.sxer hoch, so würde der Halbleiterchip zu lang, während seine Breite ni<~lit ausreichend genutzt würde. Weist jedoch der Speicher eine Länge von 24 Ziffern bei einer Höhe von vier Registern, auf, so kann eine effiziente Speicheranordnung auf dem Halbleiterchip erreicht werden, die außerdem eine effiziente Anordnung der Steuerschaltung und zudem eine Speicherung von 96 Ziffern ermöglicht.

Ein typischer, auf einem Halbleiterchip aufgebauter Rechner bzw. ein derartiges Rechenwerk kann eine Speicherkapazität des Speichers mit direktem Zugriff von 96 Ziffern (oder 384 Bits bei 4 Bits je Ziffer und acht zwölfziffrige Register oder sechs sechzehnziffrige Register) aufweisen, während eine Festwertspeicher-Speicherkapazität in der Größenordnung von etwa 10 000 Bits erforderlich ist, um die Betriebsprogramme zur Steuerung der Rechenabläufe, Tabel3.en zur Verwendung im Programm und andere Festwertspeicherfunktionen abzuspeichern. Wird ein derartiger Festwertspeicher in Blocks von jeweils 64 oder jeweils 128 Worten organisiert, so ergeben sich ähnliche Probleme wie bei dem Speicher mit direktem Zugriff. Bei Verwendung von Blocks aus jeweils 96 Worten wird eine effiziente Ausnutzung der Halbleiterchipfläche erzielt.

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Es könnte angenommen werden, daß die für den Festwertspeicher benötigten 10 000 Bits im Vergleich zu den 384 Bits des Speichers mit direktem Zugriff eine vielfache Halbleiterchipfläche benötigen. Jedoch erfordern die einzelnen Speicherzellen eines Festwertspeichers eine viel geringere Halbleiterfläche als die Speicherzellen zur Abspeicherung eines Datenbits bei einem Speicher mit «iir-oktein Zugriff, da eine Speicherzelle des Speichers mit diroktein Zugriff sowohl die Ziffern "Null" als auch "i^ins" abspeichern können muß, die außerdem sowohl in die l'elle eingescnrieb'jn als auch ausgelesen werden. Dementsprechend ist bei der Herstellung eines auf einem Halbleiterchip εufgebauten Rechenwerkes oder Rechners die für den Speicherteil mit direkte:.'! Zugriff benötigte Halbleiterfläche ein bedeutender ^rr'eil der für die Speicherung insgesamt benötigten Fläche. Die ob::-/; erwähnten Probleme hinsichtlich des Speichers mit direktem Zugriff können nicht vermieden werden, indem dor Sr:. Icher mit direktem Zugriff in einer kleinen Ecke oder einsm kleinen Bereich des Halbleiterchips angeordnet wird. Um eine unnötige Schaltungsredundanz minimal zu halten, wird weiterhin vorzugsweise ein üblicher X-Adressendekodierer sowohl für den Speicher mit direktem Zugriff als auch für den Festwertspeicher verwendet, wie dies z.B. der DT-OS 22 58 842 zu entnehmen ist. Dementsprechend ist die gleiche X-Adressenanordnung für sowohl den Speicher mit direktem Zugriff als auch für den Festwertspeicher erwünscht.

In Fig. 5 ist ein Speicher mit direktem Zugriff dargestellt, der 6 Datenregister mit einer Speicherkapazität von jeweils 16 Ziffern aufweist. Die Register 1 bis 4 sind in üblicher Weise angeordnet, während die Register 5 und 6 gefaltet bzw.

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zusammengelegt sind. Eine derartige Modifikation oder Änderung des Speichers nach Fig. 4 bringt jedoch dort Probleme mit sich, v/o ein üblicher Dekodierer zur Adressierung eines Festwertspeichers und eines Speichers mit direktem Zugriff verwendet wird, da die in einem Register des Speichers mit direktem Zugriff abzuspeichernde Anzahl Ziffern (16) ein Bruchteil von 128 -,si, der nicht der gleiche Bruchteil von 96 ist. Unter diesen Umständen weist der Speicher mit direktem Zugriff Register auf, von denen zumindest einige kein volles Datenwort ohne ein Zuraipmenleger· der Register aufnehmen können. Ein derartiges Speichersystem ist in größeren Einzelheiten iii Fig. 6 am Aufbau eines Speichers mit direktem Zugriff aus sechzehnziffrigen Registern veranschaulicht, der (mit au? jeweils 4 Bits bestehenden Ziffern) ziffernseriell-bitparallel arbeitet. Aufgrund der ziffernseriellen-bitparallelen Arbeitsweise des Speichers mit direktem Zugriff, kann der gleiche X-Dekcdierer zur Adressierung von 24 Ziffern des Speichers mit direktem Zugriff und 96 Worten des Festwertspeichers verwendet werden. Jede Ziffer des Speichers mit direktem Zugriff wird durch die Position eines seiner Bits adressiert, und sämtliche Bits werden ausgelesen. Die gleiche X-Adresse würde lediglich ein Wort des Festwertspeichers adressieren, während die zwischenliegenden Worte durch weitere Adressen adressiert sind. Somit kann eixie aus fünf Bits bestehende Adresse für den Speicher mit direktem Zugriff (wobei zwei latente Bits des Viertes "Null" eine Gesamtzahl von sieben Bits ergeben) und eine aus sieben Bits bestehende Adresse für den Festwertspeicher verwendet werden. Die Adresse des Speichers mit direktem Zugriff enthält somit zwei implizide Bits des Wertes "Null". Zur Adressierung der den Adressen des Speichers mit direktem Zugriff entsprechenden

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Worte des Festv/ertspeichers endet die Adresse des Festwertspeichers in 00. Zur Adressierung der zwischenliegenden Worte des Festwertspeichers endet die Adresse in 01, 10 oder 11.

Bei dem Speicher nach Fig. 6 sind sechs Jeweils 16 Ziffern aufweisende Speicherregister vorhanden, von denen vier vollständig innerhalb einer einzigen "Y"~Adressensteile lieber· '--icl zwei in Jeweils zwei "Y"-Adressen gefaltet bzw. ziuammengelcv.;: sind. Ein derartiges gefaltetes bzw. zusammengelegtes Synteru wirft bedeutende Speicheradressierprobleme auf, da direkte oder geradlinige Adressierverfabren nicht verfügbar sind.

Die bedingte Verknüpfungs-Änderungsschaltung nach Fig. 2 überwindet diese Adressierprobleme bei de τι Speicher nach Fig. 6, so daß ein Programmierer die Faltung '^ν.·ζ\:, /zusammenlegen^; dc," Speichors nicht wahrnimmt, sondern stattdessen normale Acire.>sieretikette oder Adressierkennsätze :üir Jedes Reg. stc^ ;dcr darin enthaltene gewünschte Ziffern verwendet. Bei dioboru Speicher ist ein aus fünf Bits bestehender Adresaenkode zur Bestimmung der X-Adresse einer Ziffer erforderlich, auf die zugegriffen v/erden soll, und ein aus zwei Bits bestehender Y-Adressenkode ist zur Bestimmung der Y-Adresss einer Ziffer erforderlich, auf die zugegriffen v/erden soll.

Die wirkliche, an den X-Dekodierer zur Adressierung einer Jeden Ziffernposition entlang der Länge des Registers abzugebende Adresse ist rechts neben dem Speicherregister in Fig, 6 angegeben. Die ersten 16 Ziffernpositionen sind direkt durch den Binärkode für die Ziffern 0 bis 15 adressierbar. Die verbleibenden acht Ziffernpositionen sind durch die Binärkodes für die Ziffern 16 bis 23 adressierbar. Wird Jedoch die Adresse

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einer Ziffer als vierziffriger Kode betrachtet, so werden die ersten 16 Ziffernpositionen noch von den Zahlen O bis 15 adressiert, was als X-Null-Register angesehen werden kann. Die verbleibenden Ziffern v/erden von den Binärkodes für die Zahlen O bis 7 adressiert, was als X-Eins-Register angesehen v/erden kann. Das X-NuIl-(XO)Register und das X-Eins-(X1)Register werden durch den Wert des fünften X-Adressenbits bestimmt. Im fünften Regintei (das erste X-Eins-Register) umfassen die Y-Positioneri OC und 01 zusammen eine Speicherung von 16 Ziffern, so daß das Register 5 zur Ab spei ehe rung eiivc·-. vollen Datenregisters ve m/endet werden kann. Das sechste Datenregister ist ähnlich aufgebaut, wobei die Y-Adressen 10 und ':·1 sind. Eine Adressierung des Speichers in dieser Weise würde für einen Programmierer mit erheblichen Schwierigkeiten verbunden und daher allein von einer JJetrachtung der Schnittstelle Mensch/Maschine her unzweckmäßig sein. Die bedingte VerknüpfungK-Änderungssch.iltung nach Fig. 2 ermöglicirc, daß dieser Speicher direkt bzw. g~raä?_ir;ig adressiert wird, als habe er vier XO-Register und zwei X1-Register. Die Adresse wird der bedingten Verknüpfungs-Änderungsschaltung zur Adressierung einer jeden Ziffer derart zugeführt, wie dies in Fig, 6 links neben den Speicherregistern veranschaulicht, ist. 'Diejenigen Ziffernpositionen, die Adressenmodifikationen oder Adressenänderungen zur richtigen Adressierung benötigen, sind in Fig. 6 gestrichelt dargestellt. In ähnlicher Weise sind die zu ändernden Adressenbits des entsprechenden Binärkodes gestrichelt, wie dies bei den Zahlen der Registerziffernpositionen der Fall ist, denen sie entsprechen. Beim XO-Register ist keine Modifikation oder Änderung der Adressierung erforderlich, und dementsprechend wird dessen Adressierung im folgenden nicht weiter erläutert, da die Adressierung derar—

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tiger Register bekannt ist.

Bei den X1-Registern, also den Registern 5 und 6 in Fig. 6, ist eine Modifikation bzw. Änderung erforderlich, die im folgenden beschrieben wird. Für die ernten acht abgespeiche ten Ziffern des Registers 5 oder"- des Registers G ist keirc Adressenmodifikation oder -ünderuiir: erforderlich. Das }ielbt die Adressenkodes für die X1-Registern Lffern O bis 7 sird die richtigen oder korrekten Adressenkodes. Jedoch "■Utct., sowohl die X-Adresse als auch die Y-Adresse bti d*:n ?:.-;>':i ■'>..<*■■■ acht Ziffernpositionen sowohl des Registers 5 als auch ccs Registers 6 modifiziert bz<\, geändert w ei'den. Des heißt, c .■ X1-Registerziffern 8 bis 15 werden von einein Programmierer als X1-Registerzii'fern 8 bir 15 adressiert, die die Binärkodes 11000, 11001, 11010, 1i0i1, 11100, 11110, 11Ί11 aufweisen, von denen keiner als im Speicher befindlich wird. Wird jedoch das vielte B^-5"¹. in eine "Null" c go v/erden die Adressenkodes 0 Ms / erhalten, wodurch eint richtige X-Dekodierung der Adresse bewirkt wird. Dies -müt<1o. jedoch die Adressenbits 0 bis 7 nur adressieren, bis die "Y"-AdreEse ebenfalls geändert wird. Die richtige Adressierung kann durch Ändern des ersten Bits der "Y"-Adresse von einer "Null" in eine "Eins" erzielt werden. Unglücklicherweise erfordert eine derartige Änderung der X- und Y-Adressen ein.? Gruppe Verknüpfungsglieder zur Erzielung dieser Änderimg, wodurch beim Stand der Technik eine zusätzliche Taktzeit oder Zeitphase benötigt wird und wesentliche Speicherzugriffs-Probleme entstehen. Diese Änderungen können jedoch mittels der Verknüpf ungs-Änderungsschaltung nach Fig. 2 vorgenommen werden', indem das vierte Bit der X-Adresse das Signal k, , das fünfte Bit der X-Adresse das Signal B^ und das erste Bit der

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Y-Adresse das Signal C, bilden. Unter diesen Umständen sind die Signale A^ und B^ während der Auswerteperiode nur dann "wahr", wenn die ZA^eite Hälfte des Registers 5 oder des Registers 6 adressiert wird (d.h., die X1-Registerziffern 8 bis 15). Dementbprechond tritt keine Änderung auf, wenn eine der XO-Ziffern oder eine der ersten acht Ziffern eines X1-Registers adressiert v'crden, da das Aus gangs signal des Verknüpfungsglieddes 12 eine Ir^ischo "Eins" ist, bis sowohl A^ als auch B,, alo "wahr" ausgewertet werden. Somit ist die Adressierung der XO-Register u:od der X1-R.egisterziffern O bis 7 richtig. Wenn sowohl Aj als auch B^ als "wahr" ausgewertet v/erden, wird dac Ausgangssignal B^ (die fünfte Ziffer der X-Adresse) dem Verknüpfungsglied 48 ohne Änderung zugeführt, wodurch die X-AdTGsse in der einen Regiaterflache gehalten v/ird. Jedoch wire* die Adresse A., dem Verknüpfungsglied 44 als Signal AU zugeführt und in eine logische "Null" umgewandelt, wenn sowohl A^ und I^ EiIs "Wahr" ausgewertet werden. Somit liegt die dem X-Deko ^fier~r zugeführte Adresse wiederum im Bereich O bis 7 des X1-Registers.

Wenn sowohl A^ als auch B^ als "wahr" ausgewertet v/erden, so daß das Ausgangssignal des Steuerverknüpfungsgliedes 12 eine logische "Null" ist, wird das in C₁ enthaltene erste Y-Bit dem Eingang des Verknüpfungsgliedes 52 als Signal CL zugeführt, das aufgrund der Wirkungsweise der Verknüpfungs-Änderungseinrichtung in eine logische Eins umgewandelt worden ist, wie bereits beschrieben wurde. Unter diesen Umständen wird die zweite oder numerisch größere Hälfte des Registers 5 oder des Registers 6 entsprechend dem zweiten Bit der Y-Adresse adressiert (0 bzw. 1). Für einen Programmierer, der diesen Speicher programmiert, hat der Speicher somit anscheinend

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vier XO-Register und zwei X1-Register.

Der X-Dekodierer zur Dekodierimg der von der bedingten Verknüpfungs-Änclerungseinrichtung erhaltenen Adressen ist nicht im einzelnen dargestellt, da derartj..«;:t· Dekodiorer bereits bekannt sind. Der vom X-Dekodierer vorgenommene Dskodiervorgang ist direkt oder geradlinig, wie aus den wirklichen Adressenkodes ersichtlich ist, die zum Zugriff auf sine jede, in der Speicheranordnung nach Fig, 6 enthaltene Ziffer verwendet v:er ■ den. Es ist zu erkennen, daß keine Änderung der dem X Dekodierer wirklich zugeführten Kodes auftritt.

Bei einem Speicher mit Registern ?.ur speicherung von 16 Ziffern können Rechnungen auf der Be .-.is zwö;i £:>,:!. if riger Zahlen vorgenommen v/erden, während vier ^iifern ^u:ar die Speicherung verschiedener Kennzeichen und Informationsdaten, etwa des Vorzeichens der abgespeicherten ZrV.. 1 usw, , verbleiben.

Ist eine Genauigkeit von 12 Ziffern bei einem dieses Speichersystem verwendenden Rechenwerk oder Rechner nicht erforderlich, so kann eine größere Vielseitigkeit durch Herabsetzen der Zahl von Ziffern je Register und Erhöhung der Anzahl der Register mit direktem Zugriff erzielt werden. Eine dieses Merkmal aufweisende Speicherkonfiguration ist in Fig. 7 veranschaulicht. Bei diesem Speicher sind acht zwölfziffrige Register vorhanden. Die zwölfziffrigen Register erlauben die Durchführung von Berechnungen mit achtziffrigen Zahlen unter Beibehaltung der gleichen Informationsdaten bei den letzten vier Ziffern eines Registers, wie dies der Fäll bei der Verwendung von sechzehnziffrigen Registern für zwölfziffrige Berechnungen war. Durch die Verringerung der Anzahl von Ziffern je Register hat

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sich nunmehr die Anzahl der Register von sschs auf acht erhöht, wodurch die Flexibilität des Rechenwerkes oder Rechners vergrößert v/ird, da mehr Informationen gleichzeitig abgespeichert werden können.

Die tatsächlichen, zur Adressierung eier Ziffern des Speichers verwendeten Binärkodes bleiben bei der geänderten Konfiguration des Speichers unverändert, und dementsprechend! müssen keine Änderungen am X-Adressendekodiersystem vorgenommen v/erden. In Fig. 7 sind die tatsächlichen, zur Adressierung einer jeden Ziffer verwendeten Adressenko-'les rechts neber dem Register angegeben, während die der bedingten Verknüp.iungs-Änderungsschaltung zugeführten Adresaonkodes links neten de α entsprechenden Ziffern angegeben sind. Ähnlich der in ^erUXiidung mit dem Speicher nach Fig. 6 bsüchriebenen Weise sind die Register in XO- und X1 -Register unterteilt, wo'jei vier XO-Register und vier X1 -Register vorhanden sind. Diejc: ige-·· Ziffern des Registers, bei denen eine Änderung der Grundadresse zum Erhalt der von dem Dekodierer· benötigten Adresse erforderlich ist, sind wie in Fig. 6 gestrichelt dargestellt» Gleichermaßen sind diejenigen Ziffern des Kodes, die geändert werden müssen, ebenfalls schraffiert.

Bei diesem Speicheraufbau aus acht zwölfziffrigen Registern werden keine gefalteten oder zusammengelegten Register verwendet, und dementsprechend ist keine Modifikation oder Änderung der Y-Adressierung zur Änderung der Adressenkodes erforderlich. Fig. 7 läßt sich entnehmen, daß die der Verknüpfungs-Änderungseinrichtung zugeführte Adresse geändert werden muß, wenn sowohl das vierte als auch das fünfte Bit der X-Adresse den Wert "Eins" haben und das die erforderliche

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Modifikation darin "besteht, daß das fünfte Bit in eine "Null" und das dritte Bit in eine "Eins" umgewandelt werden. Diese Änderung kann, mittels der Verknüpfungs-Änderungsschaltung nach Fig. 2 erzielt werden, indem die fünfte Ziffer der X-Adresse das Signal A^, die vierte Ziffer der X-Adresse das Signal Bv. und das dritte Bit der X-Adresse das Signal C₁ bilden. B^.l einer derartigen Wahl der Signale tritt eine Verknüpfungsänderung lediglich in der bereits beschriebenen Weise auf, mit dem erwünschten Ergebnis, daß, wenn sowohl das vierte als auch d;»s fünfte Bit den Wert einer logischen Eins haben, dat fünfte Bit durch die Wirkungsweise der Transistoren 18 und 20 ή η eiiiG logische Null und das dritte Bit der X-Adresse durch die Wirkungsweise der Transistoren 22 und 24 in eine logioche Eins umgewandelt werden. Es ist zu erkennen, daß zur Urieicht.erung der Adressenänderung die Ziffern 8 bis 11 des X1-Registers an Positionen auftreten, die bei der sechzehnziffri/^on Registerkonfiguration von den Ziffern 12 bis 15 des Xü-Reg? sters eingenommen werden. Dies vereinfacht die Adressierung, da das Erfordernis entfällt, die Adressen der letzten acht Ziffern einer jeden Reihe des Speichers zu ändern. Da der Programmierer keine Kenntnis von der geänderten Konfiguration des Speichers hat, ist die relative physische Position der Ziffern O bis 11 innerhalb des Registers von keiner Bedeutung, mit Ausnahme der Tatsache, daß die Adressierung vereinfacht wird.

Die Änderung des Speichers nach Fig. 6 entsprechend der Konfiguration nach Fig. 7 erfordert keine Änderung der Arithmetikeinheit eines Rechners oder Rechenwerkes, das diesen Speicher verwendet, da sämtliche Rechenvorgänge Ziffer um Ziffer durchgeführt werden, wodurch die eigentliche oder wirkliche Länge

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eines Speicherregisters für die Arithmetikeinheit irrelevant ist. Die Verwendung von zwölfziffrigen Registern anstelle von sechszehnziffrigen Registern erfordert jedoch Änderungen des Festwertspeichers, der die Quelle der Operationsbefehle für die Rechner-Logikschaltungen darstellt, Die erforderlichen Änderungen der Daten des Festwertspeichers werden durch Änderungen der Diffusionsmaskc erhalten. Die Änderungen an der Verknüpfungs-Änderungsschaltung, die zur Modifikation des Speichers nach Fig. 6 entrjjrechend der Konfiguration des Speichere nach Fig. 7 erforderlich sind, werden ebenfalls mittels der Diffusionsmaske erhalten. Es isb ersichtlich, ö.eß durch ein geeignetes Logik Steuersystem die Längen der Register des Speichers mit direktem Zugrifi wählbar vom Steuersystem für den Speicher mit direktem Zugriff gemacht werden können, ohne sie durch die Diffusio^srrask^ deaemd festzulegen.

Welche Speicberkonfigurat.\on au<:h verwendet wird, aufgrund der Tatsache, daß alle Speicherst? ».1er das Speichers mit direktem Zugriff bei jeder Konfiguration des Rechners oder Rechenwerkes verwendet werden, ohne daß einige Logikschaltkreise des Rechners oder Rechenwerkes überflüssig werden, ist eine effiziente Ausnutzung der Halbleiterchipfläche stets gewährleistet. ■

Obwohl die zur Adressierung der Speicherkonfigurationen nach den Fig. 6 und 7 erforderlichen Adressenänderungen unter Bezugnahme auf die bedingte Verknüpfungs-Änderungsschaltung nach Fig. 2 beschrieben sind, ist ersichtlich, daß auch andere Verknüpfungs-Änderungseinrichtungen zu diesem Zweck verwendet werden können. Wenn Taktzeiten oder Zeitphasen zur Änderung

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der Adressierung während der zeitlichen Operationsfolge verfügbar sind, ist es nicht erforderlich, eine bedingte Verknüpfungs-Änderungsschaltung zu verwenden, die keine zusätzliche Taktzeit oder Zeitphase benötigt.

Obwohl das Verfahren der Kürzung der Längs eines Speichers und Steigerung seiner Breite zum Erhalt Giner konstanten Anzahl von Speicherstellen von allgemeiner Bedeutung ist, weidon die größten Vorteile dann erzielt, wenn die ursprüngliche Länge des Speichers einer Zweierpotenz 2 und die ursprüngliche Breite des Speichers einem Ausdruck

₂(^k+1)J/2, was gleich 3 χ 2^^k"¹^ ist, entsprechen und die neue Länge 2^·^η~ ' + 2 *ⁿ~ ' und die neue Breite ₂(k+1) _{sind> Die neue Länge 2}(ⁿ~¹) + 2^ⁿ"¹^ ist gleich

3x2^ " '. Unter diesen Umständen entspricht ein aus Re-

n-1
giste^n de-·" Länge 2 (von denen jeweils zwei entlang der Länge des ursprünglichen Speichers verliefen) bestehender Speicher nun einem neuen Speicher mit einer Anzahl einreihiger Register voller Länge in einem Segment, des Speichers und einsr Anzahl gefalteter bzw. zusammengelegter doppelreihiger* Register voller Länge im anderen Segment des Speichers. Aufgrund der Tatsache, daß die zusammengelegten Register in zwei Hälften gefaltet sind, wird die bedingte Adressenänderung relativ direkt oder geradlinig, da es lediglich erforderlich ist, den Zustand von zwei Bits der Adresse zu erkennen und zwei Bits der Adresse zu ändern.

Ist η gleich oder größer als 4, so kann der neue Speicher in ähnlicher Weise mit zwei Registern in jeder Reihe aufgebaut werden, wobei jedes Register die halbe Länge des Speichers

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aufweist, und die erforderlichen Adressenänderungen können durch Erkennen des Zustandes von zwei Bits des Adressenkodes für diese Register durchgeführt werden, wie dies der Fall "bei dem beschriebenen spezifischen Beispiel zweier zwölfzifiriger Register in einer einzigen Reihe eines geänderten Speichers mit einer Gesamtlänge von 24 Ziffern war.

Im folgenden soll die Wirkungsweise der bedingten Verknüpfungκ-Änderungsschaltung nach Fig. 1 beschrieben werden.

Zu Beginn eines Taktzyklus zur Zeit t werden die Taktsignale (L und 0^ρ beide gleichzeitig "wahr". Bei der dargestellten Ausführungsforin der Erfindung ist ein Signal "wahr" oder eine logische "Eins", wenn es sich um eine negative Spanrang h?r>delt, und ein Signal ist "falsch" od.er eine logische "Null"» wenn es sich um Massepoteiitial hande3.t. Dementsprechend werden die Taktsignalspannungen 0,, und 0₁₂ ^zur Zeit t negativ. Dos Anliegen negativer Spannungen an den Steuerelektrode der Transistoren 20, 24, 32, 33, 36 und 40 treibt diese in die Leitung. Gleichzeitig wird der Ausgang eines jeden zweiten taktgesteuerten Verknüpfungsgliedes (30, 31, 34 und 38) auf eine negative Spannung getrieben, d.h. auf eine unbedingte "Eins". Das NAND-Gleichstroasteuerglied 12 erhält somit zwei "wahre" Eingangssignale und erzeugt ein Ausgangssignal des Wertes Null. Das Ausgangssignal des Verknüpfungsgliedes 12 sperrt die Transistoren 10 und 22. Daher werden die Ausgangssignale der Verknüpfungsglieder 31 und 38 vom ersten Eingangsanschluß der Verknüpfungsglieder 44 bzw. 42 getrennt oder isoliert. Da jedoch die Transistoren 20 und 24 leiten, wird der erste Eingangsanschluß des Verknüpfungsgliedes 44 auf Massepotential (eine logische Null) und der erste Eingangsanschluß des Ver-

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knüpfimgsgliedes 52 auf eine negative Spannung (eine logische Eins) getrieben. Am Ende der Taktze.it oder Zeitphase 0^, zur Zeit t,., wertet jedes zweite logische Verknüpfungsglied (30, 31, 34 und 38) aus, und dessen Ausgangssignal ändert sich von einer während der Taktzeit oder Zeitphase 0₁ eingeprägten logischen Eins auf eine logische Null, falls die Eingangssignale des betreffenden Verknüpfungsgliedes derart sind, daß die logische Verknüpfungsgleichung ein Ausgangssignal des Wertes Null fordert und bleibt andernfalls eine logische Eins. Wenn entweder das Verknüpfungsglied 30 oder das Verknüpfungsglied 34 eine logische Null auswerten, ändert sich zumindest ein Eingangssignal an dem 'Ji.eichst^om-Steuerverknüpfungsglied 12 auf eine logische Null. Sobald ein Eingangssignal den Wert eine]- logischen Null annimmt, wird das Ausgangssignal des NAND-GIiedes 12 eine logischo Zins. Eine logische Eins bzw. ein negatives Ausgangssignal des Verknüpfungsgliedes 12 treibt die Transistoren 18 und 22 in die Leitung. Unter diesen Umständen (Transistoren 18 und 2? le-xlcn) besteht ein leitender Kreis zwischen dem Ausgangsanschltiß des zweiten Verknüpfungsgliedes 31 und dem ersten Eingangsanschluß des dritten Verknüpfungsgliedes 44 sowie zwischen dem Ausgangsanschluß des zweiten Verknüpfungsgliedes 38 und dem ersten Eingangsanschluß des dritten Verknüpfungsgliedes 52. Diese leitenden Strecken oder Verbindungen entstehen, da die Transistoren 33 und 40 beide während der gesamten Zeitphase 0^₂ leitend sind. Aufgrund dieser leitenden Strecken steuern die Ausgangssignale der Verknüpfungsglieder 31 und 38 die dem ersten Eingangsanschluß der Verknüpfungsglieder 44 bzw.'52 zugeführteri Spannungen.

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Bleiben die Ausgangssignale der Verknüpfungsglieder 30 und 34 beide \eeiterhin "wahr", so bleibt das Ausgangssignal des Verknüpfungsgliedes 12 weiterhin eine logische Null (Massepotential) und keine leitende Verbindung wird zwischen den Ausgängen der Ve.rknüpfungsglieder 31 und 38 und dem ersten Eingangsanschluß der Verknüpfungsglieder 44 bzw. 52 hergestellt. Daher verbleiber, die Spannungen an dem ersten Eingangsanschluß der VerknüpfungLglieder 44 und 52 auf dem Wert, den sie während der Zeitphase 0* aufgrund der Wirkungsweise der Transistoren 20 bzw. 24 inne hatten.

Da der Transistor 20 während der Zeitphase 0 p sperrt, zerstört eine logische Eins am Ausgasgsanschluß des Verknüpfungsglieds·? 31 uie am Singangsanschluß des Verknüpfungsgliedes 44 vom Transistor 20 während der Zeitphase 0^ eingeprägte logische Null, wenn der Transistor 18 während der Zeitphase 0₂ leitet. Wi^ br.' Viertakt- oder Vierphasen-Verknüpfungssystemen üblich, lädt axe Vorspannung des Verknüpfungsgliedes 31 während der Zeitphase 0-, die Ausgangskapazität des Verknüpfungsgliedes auf eine negative, einer logischen Eins entsprechende Spannung auf. Wenn das Verknüpfungsglied 31 während der Zeitphase 0p auswertet, bleibt die Ausgangskapazität geladen, wenn das Ausgangssignal des Verknüpfungsgliedes einen "richtigen" Wert annimmt und entlädt sich auf Massepotential, wenn das Ausgangssignal des Verknüpfungsgliedes einen "falschen" Wert annimmt. Da mit Ausnahme der vorgeladenen Kapazität keine Stromquelle zum Treiben des Ausgangssignals des Verknüpfungsgliedes vorhanden ist, muß der Kapazitätswert ausreichend hoch sein, damit die Kapazität dem ersten Eingangsanschluß des Verknüpfungsgliedes 44 genügend Ladung zuführen kann, um die Vorspannung

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dieses Anschlusses auf Massepotential durch den Transistor 20 zu überwinden, wenn der Transistor 18 leitet. Hierbei muß die Spannung am Eingang des Verknüpfungsgliedes 44 einen ausreichend negativen Wert annehmen, so daß sie vom Verknüpfungsglied 44 als logische Eins interpretiert wird. Dies ist ein typischer Ladungsteilungsvorgang zwischen zwei Kondensatoren. Normalerweise ist ein Kapazitätsver.'hältn.:.-. von 3:1 ausreichend, damit die Anfangsspannung am größeren Kondensator die logische Interpretation der Spannungen c/n den Kondensatoren nach der Ladungsteilung steuert. Wie bereits beschrieben,, leitet der .Transistor 18, wenn entweder das Verknüpfungsglied 30 oder das Verknüpfungsglied 34 eine logische Nui ·. ausgewertet haben. Haben jedoch weder das Verknüpfungsglied 30 noch das Verknüpfungsglied 34 eine logische Null ausgewertet, ·?υ vorbleibt der Transistor 18 im Sperrzustand, und die am ersten Kingangsanschluß d.es Verknüpfungsgliedes 44 von Transistor 20 eingeprägte logische Null wird aufrechterhalten. S^.it wird das Ausgangssign&l de;s Verknüpfungsgliedes 31 entsprechend den logischen Ausgangswerten der Verknüpfungsglieder 30 und 34 bedinge geändert. Es ist zu beachten, daß im Sperrzustand des Transistors 18 keine eigentliche Änderung oder Modifikation des Ausgangssignals des Verknüpfungsgliedes 31 auftritt, wenn das Ausgangssignal des Verknüpfungsgliedes 31 eine logische Null ist, da dieser Wert am Eingangsanschluß des Verknüpfungsgliedes 44 eingeprägt ist.

Die Änderung des Ausgangssignals des Verknüpfungsgliedes 38 ist im wesentlichen gleich der Änderung des Ausgangssignals des Verknüpfungsgliedes 31. Wenn somit beide Verknüpfungsglieder 30 und 34 einen "wahren" Wert auswerten, ist das Ausgangssignal des Verknüpfungsgliedes 12 eine logische Null,

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und der Transistor 22 sperrt während der Zeitphase 0p. Unter diesen Umständen wird die vom Transistor 24 am ersten Eingangsanschluß des Verlmüpfungsgliedes 52 während der Zeitphase 0,, eingeprägte logische Eins aufrechterhalten. Werten andererseits entweder das Verknüpfungsglied 30 oder das Verknüpfungsglied 34 einen'"falschen" Wert aus, so ist das Ausgangssignal des Steuerverknüpfungß^iiedes 12 eine logische Eins, und der Transistor 22 wird in die Leitung getrieben. Unter diesen Umständen tritt did gleiche Ladungsaufteilung auf, die bereits in Verbindung ?uit den Verknüpfungsgliedern ~^1 und 44 beschrieben wurde, mit der AusnahmO; daß ein Ausgangr.signal des Verknüpfungsgliedes 30 ;nit dem logischen Wert Null genügend Ladung vom ersten Ein« gangsanschluß des Verknüpfungsgliedes 52 abzieht, so daß dessen Spannung auf einen Wert ansteigt, der rom Verknüpfungsglied 52 EJ s logische Null interpretiert" wird. Wenn somit der Transistor 18 während der Zeitphase 0p leitet, steuert das Ausgangssignal des Verknüpfungsgliedo^ 38 den logischen Wert des dem erster. Kin_trar,gsanschluß des Verknüpfungsgliedes 52 zugeführten Signals. Dementsprechend wird das Ausgangssignal des ersten Verknüpfungsgliedes 38 entsprechend den AusgangsSignalen der ersten Verknüpfungsglieder· 30 und 34 bedingt geändert. Wiederum findet auch dann, wenn die Verknüpfungsglieder 30 und 34 einen "wahren" Wert auswerten, so daß der Transistor 22 sperrt, keine eigentliche Änderung des Ausgangswertes des Verknüpfungsgliedes 38 statt, wenn das Verknüpfungsglied 38 einen "wahren" Wert auswertet, da am ersten Eingangsanschluß des Verknüpfungsgliedes 52 ein "wahres" Signal eingeprägt ist. Wenn somit sowohl das Verknüpfungsglied 30 als auch das Verknüpfungsglied 34 ein "wahres" Signal auswerten, nehmen die Eingangssignaie am ersten Eingangsanschluß der Verknüpfungsglieder 44

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und 52 den Wert einer logischen Null "bzw. einer logischen Eins an.

Das Verknüpfungsglied 12 ist ein schnell ansprechendes Verknüpfungsglied, so daß das Verknüpfungsglied 12 in Übereinstimmung mit der Auswertung der Verknüpfungsglieder 30 und 3'¹ während der Taktdauer 0 p auswertet und daher die Transistoren 18 und 22 während des letzteren Teils der Phasenzeit 0₂ in die Leitung treibt, wenn entweder das Verknüpfungsglied 30 oder das Verknüpfungsglied 34 ein "falsches" Signal (d.h. _t eino logische Null) auswertet. Unter diesün Umständen wird das den ersten Eingangsanschlüssen der· Vorkiiüpfungsglieder 44 und 52 zugeführte Eingangssignal vor F.nd-s der Phasenzeit 0₂ zur Zeit t₂ bestimmt. Zu Beginn der Taktzeitphnec 0,, zv.r Zeit t_v, sind somit die Eingangs Signa Ie fü- die ersten Eingangsanschlüsse der Verknüpfungsglieder 44 und 52 bereits bestimmt, wie dies auch bei Nichtvorliandensein einer bedingten Verknüpfungs-Ä'nderungsschaltung dei- Fall wäre. Da die dritten Verknüpfungsglieder 44 und 52 ois zur Zeitphase 0, nicht auswerten, werten diese Verknüpfungsglieder entsprechend den bedingt geänderten Ausgangssignalen der Verknüpfungsglieder 31 bzw. 33 aus.

Die in Fig. 1 veranschaulichte bedingte Verknüpfungs-Änderungsschaltung erzielt eine bedingte Änderung der Verknüpfung in taktgesteuerten Verknüpfungssystemen ohne das Erfordernis einer zusätzlichen Zeitphase für die vorzunehmenden Änderungen.

Die Wirkungsweise der Verknüpfungsschaltungsanordnung nach Fig. 2 soll über ein wenig mehr als einen vollständigen Takt-

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zyklus verfolgt werden, um die Folgeabläufe der Schaltungsanordnung deutlich zu machen. Zu Beginn eines Taktzyklus, zur Zeit t , nehmen die Taktsignale 0^ und 0^.p einen "wahren" Wert an. Wenn das Taktsignal 0.^₂ einen "wahren" Wert annimmt, v/erden die Transistoren 3?, -36, 40» 42, 46 und 50 leitend. Während d*?r Taktzeitphase 0^ werden die Ausgangssignale A^ , IL. Ο,, der Verknüpfungßglieder 30, 34 bzw. 38 auf negative Spannungswert^:. getrieften, die einer logischen Eins entsprechen«, Aufgrund der Leitung der Trannistoren 32 und 36 liegen die Ausgangssignale A^ and EL der Verknüpfungsglieder 30 bzw. am ersten Eingangsanschluß 14 und zwe.iten EingangsanSchluß de·'· Gleichstrom- SteuerverknäpfungsglJ edes 12 an. Aufgrund der Weiterleitung der Signale A -. und Ii,., ?.u den Eingangsansohlüsson des NAIJD--Gleiclii5trornsteuörverknüpfu\"i^.'jgliedes 12, nimmt dessen Ausgangssignal den Wert einer logischen Null an. Die logische Null am Ausgangsari Schluß des Steuerverknüpfungsgliedes 12 ti'-eibt <\le Transistoren 18 und 22 in den Sperrzustand, wie dies L-Hi cryt Schaltungsanordnung nach Fig. 1 bereits der Fall war.

Wenn der Transistor 32 leitet, wird eine leitende Verbindung vom Ausgang des zweiten Verknüpfungsgliedes 30 zur Quellenelektrode des Transistors 18 hergestellt₉ der aufgrund des einer logischen Null entsprechenden Ausgangssignals des Verknüpfungsgliedes 12 während der Zeitphase 0^ in den Sperrzustand getrieben wird. Wenn der Transistor 42 leitet, ergibt sich eine leitende Verbindung von der Senkenelektrode des Transistors 18 zum ersten Eingangsanschluß des dritten Verknüpfungsgliedes 44. Somit unterbricht lediglich der Sperrzustand des Transistors 18 eine andernfalls kontinuierlich leitende Verbindung vom Ausgangsanschluß des Verknüpfungs-

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glied.es 30 zum ersten Eingangsanschluß des Verknüpfungsgliedes 44.

Die Leitung des Transistors 36 ergibt in Verbindung mit der Leitung des Transistors 46 eine leitende Verbindung vom Av.r>~ gangsanscMuß des Verknüpfungsgliedes 34 sum ersten Eingex«:.-anschluß des Verknüpfungsgliedes 48.

Aufgrund der Leitung des Transistors 40 ergibt sic'.i eine leitende Verbindung vom Ausgangsanschluß des VerknU.jfungsgliod'·⁰ J5S zur Quellenelektrode des Transistors 22, der sich oufgr;;·-»'· des einer logischen KuIl entsprechenden Ausgangs:;!'.■ .als tier; VerknüpfungsGliedes 12 während der Zeltv>hase 0,, ira 3perr,<siu>t.'iiiä befindet. Wenn der Transistor 50 le j to!,,, ergibt sich fei nc leitende Verbindung von der Senke des Transistors 22 zu"i orsici Singangsanscliluß des VerknupfungsglieüCG 52. Nur im Sperrzustand des Transistors 22 v/lrd die andernfalls kontinuiei "Lieh leitende Verbindung zwischen dem Ausgängsanschluß des Vei·- knüpfungsgliedes 38 und dem ersten Eingangsanschluß des Verknüpfungsgliedes 52 unterbrochen.

Wenn das Taktsignal 0,, einen "wahren" Wert annimmt, werden die Transistoren 20 und 24 in die Leitung getrieben. Bei leitendem Transistor 20 wird am ersten Eingangsanschluß des Verknüpfungsgliedes 44 eine Massepotential entsprechende Spannung eingeprägt. Dies entspricht einer logischen Null. Bei leitendem Transistor 24 wird die negative Versorgungsspannung minus einer Transistor-Schwellwertspannung (Vm) oder -(V-Vm) am ersten Eingangsanschluß des Verknüpfungsgliedes 52 eingeprägt. Die;> entspricht einer logischen Eins.

ORiGiMAl

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Daraufhin nimmt zur Zeit t^ das Taktsignal 0* einen "falschen" Wert an bzw. kehrt auf den Wert Null zurück, wodurch die Zeitphase 0p einsetzt. Wenn das Taktsignal 0^ einen "falschen" Wert annimmt, werden die Transistoren 20 und 24 in den Sperrzustand getrieben. Hierdurch bleiben der erste Eingangsanschluß des Varknüpfungsgliedes 44 auf eine logische Null und der erste Eingangsanschluß des Verknüpfungsgliedes 32 auf eine logische Eins vorgespannt bzw. vorgeladen. Während der Taktseitphase 0₂ werten die zweiten Verknüpfungsglieder 30, 34 und 38 aus. Die Resultate der Auswertung dieser Verknüpfungsglieder sind ähnlich den Resultaten eier Auswertung der enteprechenden Verknüpfungsglieder bei der 3chaltungcanor:"o.ung n-.oh. Fiv. 1. Die dritten Verknüpfungsglied.-, r 44, 48 und 52 werden entweder während der Zeitphase 0. oder 0^_o vorgespannt bzv. vorgeladenf so daß sie vor der Zeit t_yt zu der die Zeitpha&e 0.. endet, vorgeladen bzw« vorgespannt sind. Zur Zeit t₂ nimmt das Taktsignal 0^₉ wieder Massepotential an. Die R^:ickkc'.:r des Taktsignals ψ^ ₂ ^au~ Massepotential treibt die Transistoren 32, 36, 40, 42, 46 und 50 in den Sperrzustand. Vor der Zeit, zu der diese Transistoren sperren, v/erden die Aus gangs signale dor Verknüpfung.¹?glieder 30, 34 und 33 den Eingangsanschlüssen der Verknüpfungsglieder 44, 48 und 52 zugeführt, was angesichts des Ausgangssignals des Steuerverknüpfungsgliedes 12 zweckmäßig ist. Wie bereits in Verbindung mit der Schaltungsanordnung nach Fig. 1 beschrieben, können die Werte der Signale AL und CL ■ durch Änderung der Werte der Signale A^ und C₁ entsprechend der bedingten Verknüpfungs-Änderungsschaltung geändert v/erden. Aufgrund des Sperrzustandes der Transistoren 42, 46 und 50 wird der erste Eingangsanschluß eines jeden Verknüpfungsgliedes 44, 48 und 52 von den gemeinsamen !,eitern 90, 94 bzw. 96 getrennt oder isoliert, nachdem das Taktsignal 0₁₂ ^zur Zeit t₂ wieder auf Massepotential zurückgekehrt ist. Daher können diese"gemeinsamen Leiter zur Weiterleitung anderer Informa-

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tionen nach der Zeit tp verwendet werden, ohne daß nachteilige Auswirkungen hinsichtlich der während der Zeitphase 0₂ weitergeleiteten Informationen auftreten.

Nach Rückkehr der Taktsignale 0,, und 0^p in ihren Nullzustana zur Zeit t~, tritt eine kurze Stabilisierungsperiode auf, während der alle Taktsignale Null sind. Diese Periode ist in Fig. 3 schraffiert dargestellt. Au\ hnde dieser kurzen Stabjlisierungsperiode, zur Zeit t,, nehmen die Tsktsignale 0₇ und 0-,£ "wahre" Werte an. Während der Ze.itph.ase 0_V, die zur Zeit t_T. einsetzt, werten die dritten Verknüpfongsglieder 44, 48 und ^rjZ aus. und ihre Ausgangssignale werden entsprechend den Erfordernissen des logischen Verkn^ofungsTTs^srnfs weiter verarbeitet, dessen Teil sie sind. Als Ergebnis des "wahren" Werten des Taktsignals 0,^ werden die iVansi-.':o?^%en 62, 65, 70, 72, 76 und 80 in die Leitung getrieben. Be-. der in Fig. 2 dargestellten Schaltungsanordnung werden hierdurch separate, kontinuierlich leitende Verbindungen ge.v.-.naffen, und zwar (1) vom Ausgangsanschluß des vierten Verknüpfungsgliedes 60 zum ersten Eingangsanschluß des ersten Verknüpfungsgliedes 74 über den gemeinsamen Leiter 90, (2) vom Ausgangsanschluß des vierten Verknüpfungsgliedes 64 zum ersten Eingangsanschluß des ersten Verknüpfungsgliedes 78 über den gemeinsamen Leiter 94 und (3) vom Ausgangsanschluß des vierten Verknüpfungsgliedes 68 zum ersten Eingangsanschluß des ersten Verknüpfungsgliedes 82 über den gemeinsamen Leiter 96. Während der Zeitdauer, in der das Taktsignal 0·* einen "wahren" Wert aufweist, nehmen die Ausgangssignale JL, Bp und C₀ der vierten Verknüpfungsglieder 60, 64 bzw. 68 den Wert einer logischen Eins an. Diese Werte werden den ersten EingangsanSchlüssen der Verknüpfungsglieder 74, 78 bzw. 82 zugeführt. Die Ausgangssignale Ap und B2 werden

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auch den Eingangsanschlüssen 14 und 16 des Verknüpfungsgliedes 12 zugeführt, jedoch sollen die Wirkungen dieses Vorganges hier nicht erläutert werden, da das Verknüpfungsglied 12 keine Transistoren steuert, die sich in den während der Zeitphaser: 0- und 0^₁ aufgebauten leitenden Verbindungswegen befinden., Wenn .das Taktsignal 0₇ zur Zeit tr einen "falschen" Wert annimmt, beginnt die Zeitpha.se 0r, und die vierten Verknüpfung?-· glieder 60, 64 und 68 werten aus und steuern die den ersten Eingangn-Mnschlüssen der ersten Verknüpfungsglieder 74, 78 t^vu 82 zugei'ührton Spannungen. Nachdem das Taktsignal μ_νί zur Zeit te in den "falschen" oder Nullzustand zurückgekehrt ir··!;, wodurch die Zeitphaee 0λ und der Taktzyklus endet, setzt eine kurze Totzeit vor Beginn des nächsten Taktzyklius ein, währcrad der alle !Taktsignale Null sind. Zur Zc-It t_r werden die Transistoren 62, 66, 70, 72, 76 und 80 durch Anlegen vo^v<. ¥ast\j potential an die Steuerelektroden mittels des Taktsignal & 0-., in den Sperrzustand getrieben. Hierdurch werden die Spannungen an den ersten Eingangsanschlüssen der Verknüpf; ig,sglieder 74, 78 und 82 von den gemeinsamen Leitern 90, 94 bzw. 96 getrennt oder isoliert, wodurch diese Vierte erhalten werden, bis die Verknüpfungsglieder 74, 78 und 82 ausgewertet haben_e

Während der Zeitphase 0^ des nächsten Taktzyklus, die zur Zeit t des nächsten Taktzyklus einsetzt, v/erden die Ausgangasignale der ersten Verknüpfungsglieder 74, 78 und 82 ausgewertet und entsprechend der logischen Verknüpfungsanordnung weiterverarbeitet, dessen Teil sie sind.

Auf diese Weise werten während der Taktzeit oder Zeitphase 0-, eines jeden Taktzyklus alle ersten Verknüpfungsglieder (74, und 82) aus, alle zweiten Verknüpfungsglieder (30, 34 und 38)

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werden vorgeladen bzw. vorgespannt, und die ersten Eingangsanschlüsse dor dritten Verknüpfungsglieder 44 und 52 werden von den Transistoren 20 bzw. 24 vorgespannt bzw. vorgeladen. Während der Zeitphase 0p werten alle zweiten Verknüpfungsglieder (30, 34 und 38) aus, und die neuen Ausgangssignalwerte- werden den ersten Kingangsanschlüssen der dritten Verknüpfungfcgl :.eder 44, 48 bzw. 52 r.;it sämtlichen Änderungen zugeführt, die sich aus der Tätigkeit des Stcuerverkniipi'ungsgr.iedes 12 ergeben. AIIg dritteu Verknüpfmjgsgliedor (44, 40 und 52) worden entweder während dsr Zeitpbase 0^ odor wahrere' der Zeitpii^ce 0„_o vorgeladen bzw. vorgespannt. Alle diese Vc"^änge laufen ohne gegenseitige Störung ab, da eine Isolation aufgrund der sperrenden Tranr; ist or en 02, 66, 70, 72, vC und 30 besteht.

Während der Zeitphuse φ_Ύ eines jeden Taktzyklus werten alia d:\ittsr Verk'iUpfungsglieder (44, 48 und 52) aus, und a31e vierten V-^kiJ^vxiirigsglleaer (60> 64 und 68) v/erden vovger.pannt bzw. vorgeladen. Während dor Zeitphass 0_lf vierten alle vierte·) Verknüpfungsälieder (60, 64 und 68) aus, und ihre neuen Ausgangs signalwerte werden den ersten Eingangr;anschlü,^c>r>cn der ersten Verknüpiu.ngsglieder 74, 78 bzw. 82 zugeführt. Alle ersten Verknüpfungsglieder (74, 78 und 82) v/erden entweder während der Zeitphase 0-, oder während der Zeitpbase 0_T/f vorgeladen bzw. vorgespannt. Alle diese Vorgänge laufen ohne gegenseitige Störung aufgrund der durch den Sperrzustand der Transistoren 32, 36, 40_t 42, 46 und 50 gegebenen Isolation ab. Auf diese Weise wird eine maximale Ausnutzung der logischen Schaltungsanordnung nach Fig. 2 sichergestellt, ohne daß Konflikte aufgrund der beiden verschiedenen Datengruppen enfc-

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stehen, die im Multiplexbetrieb mehrfach ausgenutzt werden.

Falls erwünscht, können die Ausgangssignale der zweiten oder im Multiplexbetrieb mehrfach ausgenutzten Gruppe von Verknüpfung gliedern auf einfache V/eise in der gleichen Art geändert v/erden, wie dies bei der ersten Gruppe von Verknüpfungsgliedern durch Verlegen der Transistoren 18 und 22 in die geir^insamen Leitungen 90 und 96 erfolgte, wie bereits erwähnt. In diesem Felle müßten zusätzliche, den Transistoren 20 und 7Λ entspreche-ndo Transistoren vorgesehen werden, deren Steuerelektrode«. das Taktsignal 0₇ zugeführt wird, oder aber den Steuerele-ktwden der Transistoren 20 und 24 müßte die Kombination der Taktsignale 0., und φ_ν zugeführt v/erden. Verden die zusätzlichen Transistoren vorgesehen, so kann der f'rrt, auf dem d"¹ s Signale AV, und CV, geändert v/erden» gegenüber den Werten, ao.f die die Signale A!, und Ci, geändert wei'ö.v.n, durch Änderung des Bezugspotentials unterschieden werden, das den zusätzlichen Transistoren zugeführt wird. Ist es erwünscht, weitere ->do_ andere der im Multiplexbetrieb mehrfach ausgenutzten Verknüpfungsglieder zu modifizieren bzw. entsprechend unterschiedlichen oder anderen Verknüpfungsausgangssignalen zu ändern, so können zusätzliche, den Transistoren 13 und 22 entsprechende Transistoren in die entsprechenden im Multiplexbetrieb mehrfach ausgenutzten Stromkreise bzw. Zweige eingefügt und entweder vom gleichen Steuerverknjpfungsglied 12 oder einem separaten, dem Verknüpfungsglied 12 ähnlichen Steuerverknüpfungsglied gesteuert werden, das auf die Ausgangssignale einer anderen Gruppe Verknüpfungsglieder anspricht. Auf diese Weise kann eine maximale Daten- und Informationsmenge von der Verknüpfungs-

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anordnung nach Fig. 2 verarbeitet v/erden, so daß andererseits die für die Anordnung des logischen Verknüpfungssystems erforderliche Schaltungsfläche minimal ist.

Die Wirkungsweise bzw. Arbeitsabläufe der Speicher nach den Fig. 6 und 7 sind üblicher Natur, da sich die Speicher gegenüber den dem Eingang der bedingten Yerknüpfungs-Änderungsschaltung zugeführten Adressen &lz -lormaie Speicher mit einer direkten bzw. geradlinigem Dekodierung verhalten. Gleichermaßen wirken sie als Stancrdspeicher hinsichtlich der eigentlichen oder tatsächlichen Adresse¹!, die dem Adressencckodier^r von der bedingten Verknüpfimgö-Änurvuiaßrischaltung zugeführt werden. Daher soll hier kev:.e det-Q'i.ierte Beschreibung der Wirkungsweise und Arbeitsabläufc der Speicher erfolgen, um das Wesen der Erfindung deuclich v.urauszui,teilen.

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LC f

Claims (1)

1. NACHQEREICHT

   PATENTANWALT

   kf.v-^Vtz 2513063

   6 f f -j :·■ ,': ,'.rf α m Main 70 Schn-cl.eiwoisir. 27 - Tel. 017079

   P 25 13 063.6 " 9. JuIi 1975

   Rockwell International Corporation Gzt/Al

   Neue Patentansprüche

   Daten-Speichersystera rait direktem Zugriff und Speicherregistern wählbarer Länge, gekennzeichnet durch eine Vielzahl Speicherzellen mit direktem Zugriff, durch eine Adressendekodiere.inrichtung zur Auswahl derjenigen Speicherzelle, auf die entsprechend einem Adressensignal zugegriffen werden soll, und durch eine bedingte Adressenändenmgseinrichtung zur Änderung von dem Speichersystem zugeführten Adressen, so daß zumindest zwei verschiedene Speicherregisterlangen ohne die Speicheradressendekodierer betreffende Änderungen wählbar sind.

   2, Daten-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen in Reihen und Spalten angeordnet sind, wobei die Speicherzellen eines Registers in einer Reihe angeordnet sind und für zumindest eine der wählbaren Registerlängen zumindest einige der Register gefaltet bzw. zusammengelegt sind und Speicherzellen für mehr als eine Reihe aufweisen.

   3. Daten-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen in Reihen und Spalten angeordnet sind, wobei die Speicherzellen eines Registers in einer Reihe

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   angeordnet sind und für zumindest eine der wählbaren Speicherlängen mehrere vollständige Register in einer Reihe vorhanden sind.

   4. Daten-Speichersystem nach Anspruch 1, gekennzeichnet durch eine Matrix aus Speicherzellen mit direktem Zugriff, die in 2^C Reihen aus jeweils 3 x 2ⁿ Speicherzellen angeordnet ist, wobei η Null oder positiv ganzzahlig und k positiv ganzzahlig sind, durch eine Reihen- und Spalten-Adressendekodiereinrichtung zur Dekodierung einzelner Adressensignale, um auf die richtigen Speicherzellen zuzugreifen, und durch eine Adressenänderungseinrichtung zur Steuerung der Registerkonfiguration des Speichers durch Änderung der am Speichersystem zugeführten Adressen vor deren Zuführung zu den Reihen- und Spaltendekodierern.

   5. Daten-Speichersystem nach Anspruch 4, dadurch gekennzeichnet, daß die Adressenänderungseinrichtung die Adressen zum Erhalt von zwei Registern je Reihe ändert, wobei jedes Register eine Länge von 3 x 2^ⁿ~ ' Speicherzellen und der Speicher 2^ ' Speicherregister aufweisen.

   6. Daten-Speichersystem nach Anspruch 4, dadurch gekennzeichnet, daß die Adressenänderungseinrichtung die Adressen zum Erhalt eines Registers je Reihe mit einer Länge von 2>ⁿ ' Speicherzellen und eines halben Registers je Reihe ändert, wobei das halbe Register eine Länge von 2ⁿ Speicherzellen aufweist, und die Reihenadresse der Speicherregister zur Kombination zweier halber Register verschiedener Reihen zum Erhalt eines vollen Registers ändert, das im wesentlichen

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   j NACHQEREIOHTJ

   in der gleichen Weise adressiert wird wie die vollen Register einer einzelnen Reihe, wodurch der Speicher

   ( k-1)
   3 x 2^K ' Speicherregister aufweist.

   7. Daten-Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die bedingte Adressenänderungseinrichtung eine Steuerverknüpfungsanordnung mit einem Eingangsanschluß und einem Ausgangsanschluß, die auf ein erstes Verknüpfungsglied anspricht auf v/eist, sowie eine bedingte Isolationseinrichtung mit einem Eingangsanschluß, einem Ausgangsanschluß und einem Steuereingangsanschluß aufweist, die änderbar ist, wobei zumindest ein Steueranschluß der bedingten Isolationseinrichtung für eine Benutzereinrichtung mit dem Ausgangsanschluß der Steuerverknüpfungsanordnung verbunden ist, und eine Ausgangs-Vorladeeinrichtung mit einem Eingangsanschluß und einem Ausgangsanschluß aufweist, wobei der Ausgangsanschluß mit dem Ausgangsanschluß der bedingten Isolationseihrichtung zum Vorladen des Ausgangsanschlusses der bedingten Isolationseinrichtung auf einen vorgegebenen Zustand verbunden ist und der vorgegebene Zustand derjenige Zustand ist, auf den das Verknüpfungsausgangssignal gebracht werden soll, wenn die Steuerverknüpfungsanordnung die bedingte Isolationseinrichtung in den Sperrzustand treibt.

   8. Daten-Speichersystem nach Anspruch 7, dadurch gekennzeichnet, daß die bedingte Adressenänderungseinrichtung ein erstes Verknüpfungsglied aufweist, dessen Ausgangsanschluß mit einem Eingangsanschluß der Steuerverknüpfungsanordnung und dem Eingangsanschluß der bedingten Isolationseinrichtung verbunden ist, wodurch das Ausgangssignal des ersten Verknüpfungsgliedes bedingt von der bedingten Adressenänderungseinrichtung geändert wird und außerdem eines der Signale ist,

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   die den Zustand der Steuerverknüpfungsanordnung dahingehend steuern, daß das Ausgangssignal des ersten Verknüpfungsgliedes von der bedingten Adressenänderungseinrichtung modifiziert wird oder nicht.

   9» Daten-Speichersystem nach Anspruch 7, dadurch gekennzeichnet, daß die bedingte Adressenänderungseinrichtung mehrere bedingte Isolationseinrichtungcn aufweist, wobei die Steuerverknüpfungaanordnung sämtliche bedingte Isolationseinrichtungen steuert.

   10. Daten-Speichersystem nach Anspruch 7, dadurch gekennzeichnet, daß die bedingte Isolationseinrichtung einen Feldeffekttransistor mit einer Steuer-, einer Quellen- und einer Senkenelektrode aufweist, wobei die Quellenelektrode des Feldeffekttransistors den Eingangsanschluß der bedingten Isolationseinrichtung, die Senkenelektrode des Feldeffekttransistors den Ausgangsanschluß der bedingten Isolationseinrichtung und die Steuerelektrode des Feldeffekttransistors den Steuereingangsanschluß der bedingten Isolationseinrichtung bilden.

   11. Daten-Speichersystem nach Anspruch 7, dadurch gekennzeichnet, daß die Ausgangs-Vorladeeinrichtung einen Feldeffekttransistor mit einer Steuer-, einer Quellen- und einer Senkenelektrode aufweist, wobei die Senkenelektrode den Ausgangsanschluß der Vorladeeinrichtung, die Quellenelektrode den Eingangsanschluß der Vorladeeinrichtung und die Steuerelektrode einen Steueranschluß der Vorladeeinrichtung bilden.

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   NAOHGEREIGHT

   12. Daten-Speichersystem nach Anspruch 7, dadurch gekennzeichnet, daß die bedingte Adressenänderungseinrichtung einen Isolationstransistor in Reihe mit dem Ausgangsanschluß eines jeden ersten Verknüpfungsgliedes aufweist, um den Teil des Taktzyklus zu steuern, in dem das Ausgangssignal des ersten Verknüpfungsgliedes anderen Einrichtungen zugeführt werden kann.

   13. Daten-Speichersystem nach Anspruch 7» dadurch gekennzeichnet, daß die bedingte Adressenänderungseinrichtung eine zweite Verknüpfungseinrichtung mit zumindest einem ersten Eingangsanschluß aufweist, der mit dem Ausgangsanschluß der bedingten Isolationseinrichtung und dem Ausgangsanschluß der Vorladeeinrichtung verbunden ist, wodurch die bedingte Adressenänderungceinrichtung das der zweiten Verknüpfungseinrichtung zugeführte Eingangssignal ändert, ohne eine Taktzeit oder Phasenzeit zur Durchführung der Änderung in Anspruch zu nehmen.

   14. Daten-Speichersystem nach Anspruch 13, dadurch gekennzeichnet, daß die bedingte Adressenänderungseinrichtung eine zweite, in Reihe mit dem ersten Eingangsanschluß der zweiten Verknüpfungseinrichtung liegende Isolationseinrichtung aufweist, wobei die erste und zweite Isolationseinrichtung auf das gleiche Steuersignal ansprechen, um den Ausgangsanschluß der ersten Verknüpfungseinrichtung und den ersten Eingangsanschluß der zweiten Verknüpfungseinrichtung von der restlichen Schaltungsanordnung zu isolieren, wenn das Steuersignal einen vorgegebenen Zustand annimmt, sowie eine dritte Verknüpfungseinrichtung aufweist, mit deren Ausgangsanschluß eine dritte Isolationseinrichtung in Reihe liegt, wobei die Reihenschaltung der ersten Verknüpfungseinrichtung und der ersten Isolationseinrichtung parallelge-

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   -J(S -

   schaltet ist, und eine vierte Verknüpfungseinrichtung aufweist, mit deren erstem Eingangsanschluß eine vierte Isolationseinrichtung in Reihe geschaltet ist, wobei die Reihenschaltung der vierten Verknüpfungseinrichtung und der vierten Isolationseinrichtung der zweiten Verknüpfungseinrichtung und der zweiten Isolationseinrichtung parallelgeschaltet ist und die dritte und vierte Isolationseinrichtung auf ein zweites Steuersignal ansprechen, wodurch die dritte und die vierte Isolationseinrichtung niemals leitend sind, wenn die erste Isolationseinrichtung leitend ist und eine Vielzahl unterschiedlicher Datensignale über die bedingte Adressenänderungseinrichtung während eines jeden Taktzyklus übertragbar ist, ahne daß sich die unterschiedlichen Datengruppen gegenseitig stören.

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