DE2454517A1

DE2454517A1 - Verfahren und vorrichtung zur fehlerkorrektur in uebertragungseinrichtungen fuer digitale daten

Info

Publication number: DE2454517A1
Application number: DE19742454517
Authority: DE
Inventors: Gerald Barry Berger; Jun David Frederick Hoeschele
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1973-11-19
Filing date: 1974-11-16
Publication date: 1975-05-22
Also published as: JPS5081617A; US3906367A; GB1492388A; BR7409670A; FR2251962A1; CA1015454A

Description

Patentanwälte .

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GENERAL ELECTRIC COMPANY, Schenectady N.Y., V.St.A.

Verfahren und Vorrichtung zur Fehlerkorrektur in Übertragungseinrichtungen für digitale Daten

Die Erfindung bezieht sich auf Übertragungseinrichtungen für digitale Daten, sie betrifft insbesondere ein Verfahren zur Fehlerkorrektur und eine Vorrichtung zur Durchführung des Verfahrens in derartigen Übertragungseinrichtungen.

Es sind verschiedene Übertragungsverfahren für digitale Daten bekannt, die die bei der Übertragung amplitudenmodulierter oder frequenzmodulierter.Signale auftretenden Schwierigkeiten und Probleme vermeiden. Ein spezielles Übertragungsverfahren, welches zunehmend Bedeutung erlangt^ stellt die Deltamodulation oder sogenanntem Inkrementalmodulation dar. Zum besseren Verständnis von Deltamodulationskodier- und Dekodiereinrichtungen, bei denen das sogenannte Kompandieren Verwendung findet, wird auf die amerikanische Patentanmeldung mit der US-Serial No.3 61 598 ver-

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Es ist bekannt, die Übertragung des deltamodulierten Informationssignals zu unterbrechen, um in einem umfangreicheren Kode als dem einfachen binären Pulssignal entweder den korrigierten Wert der Quantisierungsstufe oder die richtige Amplitude des Informationssignals oder beide korrekten Werte zu übertragen. Im allgemeinen benötigen die bekannten Verfahren zur Fehlerkorrektur ein bestimmtes Zeit-Bandbreiteprodukt, d.h. eine bestimmte Menge der Kanalkapazität, was entweder unter Beeinträchtigung der Wirtschaftlichkeit erfolgt, die ein Ziel der Deltamodulation darstellt, oder durch eine Unterbrechung des Informationssignalflusses ermöglicht wird, dessen Übertragung Ziel aller Modulationsverfahren ist.

In der vorliegenden Erfindung ist ein Verfahren und eine Vorrichtung zur Übertragung eines Fehlerkorrektursignals angegeben, das als zusätzliches Signal die im

Kodierer verwendete Quantisierungsstufe angibt, ohne gleichzeitig den Informationssignalfluß zu unterbrechen und ohne zusätzliche Kanalkapazität zu benötigen. Dieses Ergebnis wird durch eine periodische Übertragung eines vollständigen digitalen, Kompandierwortes zwischen einem Kodierer und einem Dekodierer erzielt, das den jeweiligen vollen oder anteiligen Wert der Quantisierungsstufe definiert. Um die Unterbrechung der digitalen Informations signale zu vermeiden während ein Berichtigungswort. in den Übertragungsfluß eingefügt wird, verwendet das erfindungsgemäße Verfahren bzw. Vorrichtung Einrichtungen zur Verzögerung und Speicherung von aus einem Kodierer ausgegebenen Daten während ein Berichtigungswort an einen Dekodierer gesendet wird. Eine Vorrichtung zur Fehlerkorrektur ist am Dekoder vorgesehen, um den empfangenen Bitstrom zu verzögern und zu speichern, so daß bei Übertragung des Berichtigungswortes die im Dekodierer verarbeiteten Daten aus denjenigen Daten bestehen, die einige Taktzeiten vor dem Beginn der Übertragung des Berichtigungswortes übertragen wurden.

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Um die Unterbrechung der Datenübertragung ohne Verlust von Dateninformation durchführen zu können, ist ein Schieberegister vorgesehen, welches Daten aus dem Kodierer empfängt und mehrere, für die Übertragung eines Berichtigungswortes erforderliche Taktperioden verzögert. Beim Ende der Übertragung des Berichtigungswortes ist das Schieberegister vollständig mit Daten gefüllt. Eine selektive Tor- oder Sprungschaltung nimmt die Ausgangssignale aller Stufen des Schieberegisters auf und fängt an, die aus der letzten Stufe des Schieberegisters erhaltenen Daten einem Modulator zur Übertragung zuzuführen, da die letzte Stufe dann dasjenige Datenbit enthält, welches vom Kodierer unmittelbar nach dem Datenbit erzeugt wurde, welches vor der Übertragung des Berichtigungswortes zuletzt übertragen wurde. Auf diese Weise werden während der Einfügung des Berichtigungswortes keine Daten verloren. Die Sprungschaltung tastet periodisch die Ausgänge des Schieberegisters pro Zeiteinheit um eine Stufe so nach rückwärts ab, daß zu dem Zeitpunkt, in dem ein weiteres Berichtigungswort übertragen werden soll, das Ausgangssignal aus der ersten Stufe des Schieberegisters entnommen wird. Während der Übertragung des nächsten Berichtigungswortes werden die Daten aus dem Kodierer wiederum in das Speicherregister eingetaktet, und die Sprungschaltung läuft dabei zur Vorbereitung für den Transfer der Daten der letzten Stufe des Speicherregisters nach vorn, der geschilderte Prozeß läuft dann erneut ab.

Eine Koordination zwischen der Fehlerkorrekturvorrichtung beim Kodierer und der Fehlerkorrekturvorrichtung beim Dekodierer stellt sicher, daß dasjenige Bit, welches beim Kodierer durch die Sprungschaltung ausgewählt wird, anschließend auch beim Dekodierer von der Sprungschaltung ausgewählt wird. Diese Koordination zwischen Kodierer und Dekodierer wird bevorzugt

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durch Eingabe eines Gleichlaufwortes (sync word) und nicht eines Berichtigungswortes in den Datenstrom bewirkt. Das Gleichlaufwort wird durch die Fehlerkorrekturvorrichtung beim Dekodierer erkannt und wird dazu verwendet, alle Taktzeiten im Dekodierer mit den Taktzeiten im Kodierer in Übereinstimmung zu bringen.

Die Fehlerkorrekturvorrichtung beim Dekodierer enthält ein Schieberegister genügend großer Kapazität zur Aufnahme eines vollständigen Berichtigungswortes, um sicherzustellen, daß das Schieberegister vollständig mit einem Berichtigungswort gefüllt ist, nachdem der Dekodierer alle gespeicherten Daten verarbeitet hat. Die Fehlerkorrekturvorrichtung beim Dekodierer führt eine Erkennung des Berichtigungswortes durch und veranlaßt den Inhalt des Schieberegisters beim Dekodierer, der als Berichtigungswort erkannt ist, während einer einzigen Taktperiode parallel in einen kompandierenden Zähler im Dekodierer überzugehen und dabei den Zähler so zu berichtigen, daß er dasselbe Kompandierwort liest, das sich vorher im kompandierenden Zähler des Kodierers befunden hatte. Die Sprungschaltung wird zurückgesetzt und beginnt den Datentransfer aus der ersten Stufe des Schieberegisters zum Dekodierer. Da die erste Stufe dasjenige Bit enthält, welches dem zuletzt übertragenen Bit nachgefolgt wäre, wenn kein Berichtigungswort übertragen worden wäre, findet, was den Dekodierer betrifft, keine Unterbrechung des deltamodulierten Datenstromes statt. Der einlaufende deltamodulierte Datenstrom muß nun in das Schieberegister derart eingetaktet werden, daß es vollständig vor Empfang eines weiteren Berichtigungswortes mit Daten gefüllt ist. Das wird dadurch bewirkt, daß die selektive Tor- oder Sprungschaltung periodisch die digitalen Eingangssignale des Dekodierers eine Stufe vorwärts in das Schieberegister schrittweise überträgt. Diese Vorwärtsschritte sind seitlich gleichmäßig zwischen den periodischen Berichtigungsworten verteilt. Da die Datenverarbeitung während dieser

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Zeit unterbrochen ist, gehen keine Daten verloren und die Übertragungsgeschwindigkeit wird zu jedem Sprungzeitpunkt während zweier Taktzeiten halbiert. Das endgültige Resultat stellt ein Ausgangssignal dar, welches das Eingangssignal das Kodierers genau wiedergibt.

Im folgenden werden Ausführungsformen der Erfindung anhand der Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild einer Ausführungsform der Vorrichtung nach der Erfindung zur Verwendung mit einem Kodierer;

Fig. 2 ein genaueres Blockschaltbild der in Fig. 1 dargestellten Schritt- oder Sprungschaltung;

Fig. 3 ein Blockschaltbild einer Synchronisations-Bericht igungs-Wahllogik nach Fig. 1;

Fig. 4 ein Blockschaltbild einer in Fig. 1 dargestellten Betriebsart-Steuerlogik;

Fig. § ein Blockschaltbild eines in Fig. 1 dargestellten Unterbrecherpulsgenerators;

Fig. 6 ein Blockschaltbild des' in Fig. 1 dargestellten Synchronisationsüberwachungsschaltkreises;

Fig. 7 eine Ausführungsform einer Vorrichtung nach der Erfindung zur Verwendung mit einem Dekodierer; und

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Fig. 8 ein Blockschaltbild eines in Fig. 7 dargestellten Transfertores.

Wie geschildert, ist die erfindungsgemäße Fehlerkorrekturvorrichtung in Verbindung mit einem Kodierer und einem Dekodierer verwendbar, allerdings sind dabei unterschiedliche Konstruktionsmerkmale erforderlich. Die nachfolgende detaillierte Beschreibung bezieht sich daher zuerst auf eine Vorrichtung, die in Verbindung mit einem Kodierer verwendet wird und anschließend auf eine Vorrichtung, die in Verbindung mit einem Dekodierer eingesetzt wird.

In Fig. 1 ist eine Fehlerkorrekturvorrichtung dargestellt, die von einem Kodierer ein serielles Datensignal und ein Ausgangssignal eines kompandierenden Zählers empfängt, wobei der Kodierer sich in einem Deltamodulationssystem mit Kompandiertechnik befindet. Das serielle Datensignal enthält einen Strom digitaler Logiksignale, die normalerweise einem Modulator (nicht dargestellt) zur Vorbereitung der Übertragung zugeführt werden. Das Ausgangssignal des kompandierenden Zählers, im weiteren als Berichtigungswort bezeichnet, ist ein digitales Wort mit mehreren Bits und wird im Kodierer zur Definition der inkrementalen Schrittgröße verwendet, die dem Inhalt eines Registers im Kodierer hinzuaddiert wird, in dem eine der zuvor abgetasteten Signalamplitude entsprechende digitale Zahl gespeichert ist. In einer Ausführungsform der erfindungsgemäßen Fehlerkorrekturvorrichtung, vgl. Fig. 1, enthält die Fehlerkorrekturvorrichtung ein erstes Schieberegister 8, welches das serielle Datensignal über eine Synchronisationsüberwachungsschaltung 44 vom Kodierer erhält, und eine Sprungschaltung 10, der die Ausgänge aller Stufen des Schieberegisters 8 in einer Parallelanordnung zugeführt sind. Die Sprungschaltung 10 besteht aus einer nachfolgend

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näher beschriebenen digitalen Logikschaltung, die einzelne Stufen des Schieberegisters 8 auswählt und das Ausgangssignal dieser Stufe des Schieberegisters 8 einer Betriebsart-Steuerlogik 12 zuführt, von der das digitale Datensignal einem Modulator zur weiteren übertragung zuführbar ist. Die Fehlerkorrekturvorrichtung enthält außerdem eine Synchronisations-Berichtigungswahllogik 14, der vom Kodierer ein Berichtigungswort zuführbar ist, und von der nach Empfang eines Berichtigungssignals in vorgegebenen Zeitintervallen das Berichtigungswort parallel in ein zweites Schieberegister 16 transferiert wird. Das Register 16 wandelt das parallele Berichtigungswort vom Kodierer in ein serielles Berichtigungswort um, welches aus dem Register 16 ausgetaktet und der Ausgangswahllogik 12 zugeführt wird. Die Ausgangswahllogik 12 enthält eine digitale Logikschaltung, die von einer Betriebsart-Steuerlogik gesteuert wird. Die· Betriebsart-Steuerlogik 18 spricht auf ein Taktsignal des Hauptzählers 20 an und liefert der Ausgangswahllogik 12 ein Torsignal. Das Torsignal schaltet den Ausgang der Ausgangswahllogik 12 derart, daß entweder ein Ausgang des Schieberegisters 8 oder ein Ausgang des Schieberegisters 16 selektiv mit einem Modulator verbunden wird. Ein Generator für Taktimpulse (aus Gründen größerer Übersichtlichkeit nicht dargestellt) liefert Taktimpulse an die Kodiererschaltungen und die Fehlerkorrekturvorrichtung und bewirkt eine Synchronisation.

Das Register 8 enthält ein digitales Schieberegister bekannter Art mit N-Stufen, wobei N eine Zahl darstellt, die z.B. um eine Einheit größer als die Zahl der in einem Berichtigungswort vorhandenen Datenbits ist. Der Generator bekannter Art zur Erzeugung von Taktimpulsen liefert jeder Stufe des Schieberegisters 8 Taktimpulse und "taktet" dabei sequentiell das serielle Datensignal vom Kodierer durch das Register 8. Wie in Fig. 1 gezeigt ist, sind alle Stufen des Registers 8 mit einem von mehreren Eingangsanschlüssen der Sprungschaltung 10 verbindbar, der das

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Datensignal einer Stufe des Registers 8 an einen Ausgangsanschluß transferiert. Die Wahl einer bestimmten Stufe des Registers 8, aus der die Daten von der Sprungschaltung 10 entnommen werden sollen, wird durch einen Sprungzähler 22 gesteuert, der seinerseits durch den Hauptzähler 20 gesteuert ist.

Die Betriebsart des Sprungzählers 22 in Verbindung mit der Sprungschaltung 10 läßt sich genauer der Fig. 2 entnehmen. Der Sprungzähler 22 ist ein binärer Zähler bekannter Art, der z.B. vier getaktete Flip-Flops 22A, 22B, 22C und 22D enthält. Die Ausgangssignale der Stufen des Zählers 22 stellen die Eingangssignale der Sprungschaltung 10 dar und dienen dazu, das sequentielle Abtasten der Ausgänge der N-Stufen des Registers zu steuern.

Die zum Sprungzähler 22 gelangenden Taktsignale stammen vom Zähler 20 und werden als ein Vielfaches der Taktsignale des Systems erzeugt. In einem N-stufigem Register, welches N-1 Sprünge zum sequentiellen Durchlaufen von der ersten Stufe bis zur letzten Stufe benötigt, würde ζ B. der Sprungzähler 20 (N-1) mal getaktet. Sofern M-Datenbits während eines Zyklus¹ verarbeitet wurden, in dem das Durchlaufen von einer ersten bis zu einer letzten Stufe eines Registers erfolgen soll, wobei M wesentlich größer als N sei, so ist der Zähler 22 bevorzugt im Abstand von M:N-Systemtaktzeiten zu takten. Taktsignale vom Zähler 20 werden dann im zeitlichen Abstand des M durch N-fachen einer Systemtaktzeit erzeugt.

Die Sprungschaltung 10 enthält bevorzugt mehrere NAND-Tore 24, die Eingangssignale vom Sprungzähler 22 erhalten. Der Zähler 22 ist derart mit den NAND-Toren 24 verbunden, daß nach Jeder M:N-Taktzeit ein anderes NAND-Tor 24 eine logische 0 als Ausgangssignal besitzt. Die NAND-Tore 24 sind so ange-

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ordnet, daß das logische 0 Ausgangssignal sequentiell die Reihe der NAND-Tore nach unten durchläuft. Das Ausgangssignal aller NAND-Tore 24 'wird einem ersten Eingang eines von N entsprechenden ODER-Tore 26 zugeführt. Der zweite Eingang der ODER-Tore 26 wird durch einen entsprechenden Ausgang je einer der N-Stufen des Registers 8 gebildet.

Die Ausgangssignale der ODER-Tore 26 sind in Gruppen angeordnet und werden mehreren NAND-Toren 28 eingespeist. Da der Ausgang einer ODER-Schaltung aus einer logischen 1 besteht, wenn ein Eingang eine logische 1 ist, spricht nur dasjenige ODER-Tor auf ein Eingangssignal aus dem Register 8 an, welches ein logisches 0 Eingangssignal von den NAND-Toren 24 erhält. Die Eingänge der NAND-Tore 28 sind daher alle in einem logischen 1 Zustand bis auf denjenigen Eingang von den ODER-Toren 26, der ein logisches 0 Eingangssignal von den NAND-Toren 24 zugeführt erhält. Unter diesen Umständen entspricht das Ausgangssignal dieses speziellen ODER-Tores 26 den Daten, die in derjenigen Stufe des Registers 8 gespeichert sind, an die dieses spezielle ODER-Tor 26 angeschlossen ist. Offensichtlich gibt das Ausgangssignal des NAND-Tores 28 das Ausgangssignal des speziellen ODER-Tores 26 wieder. Die Ausgangssignale der NAND-Tore 28 werden in den Invertern 30 invertiert und dann in dem NAND-Tor 32 kombiniert. Der Ausgang des NAND-Tores 32 besteht nach seiner Invertierung aus den Daten, die zur Übertragung weiterverarbeitet werden müssen und entspricht den Daten, die in derjenigen Stufe des Registers 8 gespeichert sind, die von der Sprungschaltung 10 zur Übertragung ausgewählt wurde.

Als Beispiel für die Betriebsweise der Sprungschaltung 10 sei die Situation betrachtet, bei der die Eingangssignale -vom Sprungzähler 22 zu den NAND-Toren 24 bei dem NAND-Tor 24A ein logisches 0 Ausgangssignal hervorrufen, während alle anderen NAND-Tore 24 ein logisches 1 Ausgangssignal besitzen. Das

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logische 0 Ausgangssignal des NAND-Tores 24A wird dem ODER-Tor 26a zugeführt. Die ODER-Tore 26B, 26C und 26D besitzen ein logisches 1 Eingangssignal von entsprechenden NAND-Toren 24; die Ausgangssignale der zuletzt genannten drei ODER-Tore "bestehen daher aus einer logischen 1 unabhängig von dem Wert der anderen Eingänge. Ein zweites Eingangssignal wird von entsprechenden Stufen des Registers 8 jedem der ODER-Tore 26A, 26B, 26c und 26D zugeführt. Da die ODER-Tore 26B, 26C und 26D ein logisches 1 Ausgangssignal besitzen, haben die Eingangssignale aus dem Register 8 keinen Einfluß auf die entsprechenden Ausgangssignale. Da jedoch dem ODER-Tor 26A von dem NAND-Tor 24a ein Eingangssignal mit einer logischen 0 zugeführt wurde, hängt das Ausgangssignal des ODER-Tores 26A von dem vom Register 8 gelieferten Eingangssignal ab, d.h. wenn die mit' dem ODER-Tor 26a verbundene Stufe des Registers 8 eine logische 0 als Ausgangssignal besitzt, hat auch das Ausgangssignal des ODER-Tores 26a den Wert 0, wenn dagegen diese Stufe des Registers 8 ein Ausgangssignal mit einer logischen 1 besitzt, dann besitzt das ODER-Tor 26A ebenso ein Ausgangssignal mit dem Wert 1.

Wenn die Ausgänge der ODER-Tore 26A, 26B, 26C und 26D zu dem NAND-Tor 28A kombiniert werden, folgt das Ausgangssignal dieses NAND-Tores dem Ausgangssignal des ODER-Tores, d.h. 26A, dem von den NAND-Toren 24 eine logische 0 als Eingangssignal zugeführt wurde. In der geschilderten Situation, wenn das Ausgangssignal des ODER-Tores 26A ein O-Signal ist, besitzt das Ausgangssignal des NAND-Tores 28A den Wert 1, ist dagegen das Ausgangssignal des ODER-Tores 26A ein logisches 1-Signal, dann besitzt das NAND-Tor 28A ein Ausgangssignal mit dem logischen Wert 0. Die Kombination der»Ausgänge der NAND-Tore 28 zum NAND-Tor 32 entspricht der Kombination der ODER-Tore 26 zu den NAND-Toren 28.

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Weitere Einrichtungen zum Auswählen der Ausgänge spezieller Stufen des Registers 8 sind für den Durchschnittsfachmann naheliegend und sind daher nicht weiter ausgeführt.

Es wird nun auf Fig. 3 Bezug genommen. Das Berichtigungswort vom Kodierer wird durch die Synchronisations-Berichtigungswahllogik 14 gesteuert, die bevorzugt mehrere NAND- und NOR-Tore 14a bis 14U enthält, wobei es für den Fachmann nahe liegt, daß die Anzahl der logischen Tor schaltungen in Beziehung zu der Anzahl der Bits eines Berichtigungswortes steht. Die einzelnen Datenbits des Berichtigungswortes, welches z.B. M-Bits enthält, wobei M eine durch die im Kodierer verwendete maximale Inkrementschrittgröße vorgegeben ist, werden von Eingängen entsprechender logischer Torschaltungen 14C bis 141 empfangen. Die Torschaltungen 14a und 14b nehmen ein Paritätsbit und ein erstes Synchronisiersignal, im weiteren als VOX-Sync.. bezeichnet, an einem ihrer Eingänge auf. Die Tor schaltungen 14A bis 141 enthalten alle einen weiteren Eingang, an dem ein Auslösesignal vom Schaltkreis 14 zugeführt wird.

Von einem Paritätsgenerator 34 wird ein Paritätsbit erzeugt, um das Datenwort aus dem kompandierenden Zähler des Kodierers zu überwachen. Der Generator 34 besitzt einen bekannten Aufbau und enthält bevorzugt mehrere exklusive NOR-Torschaltungen 34A bis 34F, wobei die zur Erzeugung eines Paritätsbits erforderliche Anzahl der exklusiven NOR-Torschaltungen eine Funktion der Zahl der Bits in einem Berichtigungswort ist.

Die logischen Schaltungen 14J bis 14ü besitzen alle einen ersten Eingang zum Empfang eines Transferpulses und stellen ein mehrstufiges Transfertor dar. Mit Ausnahme der logischen Schaltungen

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14M, 14p und 14S enthalten alle Torschaltungen 14J bis 14U, einen weiteren Eingang, an dem ein logisches Signal aus den entsprechenden Torschaltungen 14A bis 141 zugeführt wird. Die entsprechenden zweiten Eingänge der logischen Torschaltungen 14M, 14P und 14S sind so angeschlossen, daß sie das Auslösesignal erhalten.

Die Ausgänge der Schaltungen 14J bis 14U sind mit dem Schieberegister 16 verbunden und liefern ein logisches Eingangssignal an die entsprechenden Stufen des Schieberegisters 16. Zusätzlich haben mehrere ausgewählte Stufen des Registers 16 einen logischen Eingang, der bevorzugt den Transferpuls, nicht dagegen ein logisches Signal von der Schaltung 14 enthält. Dieser Transferpuls wird, wie noch näher erläutert, in einer Betriebsartsteuerlogik 18 erzeugt.

Bei Empfang eines Auslösesignals antworten die logischen Schaltungen 14A bis 141 in bekannter Art auf entsprechende Eingangssignale an ihren zweiten Eingängen und erzeugen Ausgangssignale, die in logischer Relation zu den. Eingangssignalen stehen. Aus den Torschaltungen.14J bis 14U ausgewählte Einheiten erhalten die Ausgangssignale der entsprechenden logischen Schaltungen 14A bis 141 zugeführt und leiten als Antwort auf einen Transferpuls die Ausgangssignale in das Register 16. Das im Register 16 gespeicherte Berichtigungswort wird seriell vom Register 16 in die Auswahllogik 12 getaktet.

Das Register 16, vgl. Fig. 3_f besitzt (N-1) Stufen zur Erzeugung eines (N-1 )-Bit-Berichtigungswortes, das Berichtigungswort aus dem Kodierer enthält dagegen M-Bit. Obwohl in dieser Ausführungsform der Erfindung ein M-Bit Berichtigungswort verwendet werden könnte, hat es sich als vorteilhaft erwiesen, extra Bits in einem Berichtigungswort zu verwenden, um die Identifikation des Wortes zu erleichtern und naheliegende Bitfehler

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in einem übertragenen Wort zu reduzieren. Die genannten Schaltungen arbeiten daher mit einem Paritätsbit als letzten Bit des Berichtigungswortes und veranlassen alle anderen Bits eines Berichtigungswortes, eine erste logische Bedeutung, z.B. eine logische 1 anzunehmen.

Obwohl die Schaltung 14 und das Register 16 in Verbindung mit der Verarbeitung eines Berichtigungswortes beschrieben sind, erzeugen diese Einrichtungen auch ein GIeichlaufwort (Sync word), d-»h. eine bestimmte Folge von Datenbits, die anstelle eines Berichtigungswortes übertragen werden kann. In Abwesenheit eines Auslösesignals befinden sich die Ausgänge der logischen Schaltungen 14A bis 141 in einem vorgegebenen logischen Zustand. Wenn daher das Auslösesignal unterbunden wird, während ein Berichtigungswort in das Register 16 eingegeben wird, so besitzen die in das Register 16 eingetakteten Bits einen vorgegebenen logischen Wert und erzeugen ein Wort mit einer vorgegebenen Bitfolge. Das GIeichlaufwort (auch Synchronisationswort genannt) wird dann anstelle eines Berichtigungswortes verarbeitet und ist in einem Empfänger für Identifikationszwecke oder zur Herstellung einer richtigen Taktphase einsetzbar.

In Fig. 4 enthält die Betriebsartsteuerlogik 18 ein Flip-Flop 18A, welches durch ein Taktsignal aus dem Zähler 20, durch ein Rücksetzsignal und ein Torsignal gesteuert wird. Das Torsignal wird bevorzugt von einem Signal der Sprungschaltung 10 erzeugt und zeigt an, daß die Daten von der Sprungschaltung 10 aus der ersten Stufe des Registers 8 entnommen sind. Das Taktsignal wird durch Summierung der Ausgangssignale verschiedener Stufen des Hauptzählers 20 in einer logischen Torschaltung erzeugt, so daß das Flip-Flop 18A getaktet wird, wenn der Zähler 20 eine vorgegebene Zahl erreicht. Die Setz- und Rück-

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setzausgänge des Flip-Flops 18A steuern je ein NAND-Tor 12A und 12B mit zwei Eingängen, die in Verbindung mit dem NAND-Tor 12C die Ausgangslogik 12 darstellen. Ein zweiter Eingang des NAND-Tors 12A wird durch den seriellen Datenausgang des Registers 16 gebildet, und ein zweiter Eingang für das NAND-Tor 12B wird durch den seriellen Datenausgang des NAND-Tors 32 der Sprungschaltung 10 dargestellt. Die Ausgänge der NAND-Tore 12A und 12B sind dem NAND-Tor 12C zugeführt, der Ausgang des NAND-Tors 12C stellt den Digitalausgang des Kodierers dar. Der Zustand des Flip-Flops 18A legt also fest, ob das Ausgangssignal des NAND-Tors 12C aus dem logischen Tor 32 der Sprungschaltung 10 oder aus dem Register 16 stammt.

Ein logisches Signal aus dem Flip-Flop 18A, in Fig. 4 vom Ausgang Q entnommen, wird mit einem Taktsignal im NAND-Tor 18B für Zeitsteuerungszwecke kombiniert. Der Ausgang des NAND-Tors 18B wird als Transferpuls verwendet, der den Füllvorgang des Registers 16 auslöst. Zusätzlich zur. Steuerung der Ausgangswahllogik 12 werden die Setz- und Rücksetzausgänge des Flip-Flops 18A außerdem zur Steuerung der Zählschaltungen 35 und 36 verwendet, die die zur Übertragung eines Berichtigungswortes erforderlichen Taktimpulse und die Anzahl der Berichtigungswörter zählen, die seit dem letzten Gleichlaufwort verarbeitet wurden. In einer typischen Rückkopplungsanordnung wird das Ausgangssignal vom Zähler 35 zur Steuerung der Betriebsart des Steuer-Flip-Flops 18A verwendet, d.h. das Ausgangssignal vom Zähler 35 erscheint nach N-1 Taktimpulsen und wird als Rücksetzsignal dem Flip-Flop 18A zugeführt. Der Zähler 36 zählt die Häufigkeit, mit der das Flip-Flop 18A seinen Zyklus durchlaufen hat und hält das Auslösesignal für eine vorgegebene Anzahl von Zyklen, bereit. Nach der vorgegebenen Anzahl von Zyklen des Flip-Flops 18A unterdrückt der Zähler 36 das Auslösesignal und gestattet damit die Verarbeitung eines Gleichlaufwortes anstelle eines Berichtigungswortes. Der Zähler 36 wird dann nach Verarbeitung des Gleichlauf-

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Wortes zurückgesetzt und zählt dann erneut Berichtigungswörter und hält das Auslösesignal bereit.

Bei Betrieb der in den Fig. 1 bis 4 gezeigten Schaltungen möge die Sprungsqhaltung 10 zu Anfang Datenbits aus der ersten Stufe des Registers 8 der Ausgangswahllogik 12 zuführen. Wenn das Auslösesignal vom Zähler 36 und der Transferpuls vom Flip-Flop 18A beide vorhanden sind, gibt die logische Schaltung 14 das Berichtigungswort in das Register 16. Da der Ausgang des NAND-Tors 24a ein logisches 0 Signal darstellt, ist dieses Torsignal am Flip-Flop 18A verfügbar; bei Empfang eines Taktsignales vom Zähler 20 veranlaßt die Betriebsartsteuerlogik 18, daß der Ausgang der Schaltung 12 von dem Datenempfang, von der Sprungschaltung 10 auf den Empfang des Berichtigungswortes aus dem Register 16 umgeschaltet wird. Nachdem das letzte Bit des Berichtigungswortes durch die Schaltung 12 getaktet wurde, erzeugt der Zähler 35 einen Ausgangsimpuls, um die Betriebsart steuerlogik 18 zurückzusetzen, wodurch das Flip-Flop 18A die Ausgangswahllogik 12 von der Verbindung mit dem Register trennt und zurück an den Ausgang der Sprungschaltung 10 legt. Gleichzeitig setzt der Ausgangsimpuls vom Zähler 35 den Sprungzähler 22 zurück, so daß die Sprungschaltung 10 vorwärts springt und mit dem Datentransfer aus der letzten und nicht aus der ersten Stufe des Registers 8 beginnt. Das in der letzten Stufe des Registers 8 gespeicherte und am Ende des Berichtigungswortes ausgetaktete Datenbit stellt dasjenige Datenbit dar, welches normalerweise dem zuletzt unmittelbar vor Übertragung des Berichtigungswortes übertragenen Datenbit gefolgt wäre; es gehen also durch Einfügung eines Berichtigungswortes in den Datenstrom keine Daten verloren.

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Der Sprungzähler 22 liefert Taktsignale, durch die die Sprungschaltung 10 periodisch in aufeinanderfolgenden Schritten, d.h. in mehreren Schritten und mehreren entsprechenden Zeitperioden von dem Transfer der Datenbits der letzten Stufe des Registers 8 zum Transfer der Datenbits der ersten Stufe des Registers 8 fortschreitet, anschließend beginnt der ganze Prozeß von vorn. Eine Unterbrecherschaltung 38, vgl. Fig. 1, ist zur Unterbrechung der Datenverarbeitung durch den Kodierer während der Taktzeit vorgesehen, während der der Sprung erfolgt. Dadurch tritt eine Halbierung der Übertragungsgeschwindigkeit nur an der Sprungzeit ein, da dann nur ein Datenbit innerhalb zweier Taktimpulse erzeugt wird.

In Fig. 5 enthält die Schaltung 38 bevorzugt ein (M-1)-stufiges Schieberegister 40 bekannter Art. Ein Eingangsanschluß der ersten Stufe ist mit einem ersten Eingang von einem der N ODER-Tor e 42 verbunden. Von jeder Stufe ist ein Ausgang an ein entsprechendes der N verbleibenden ODER-Tore 42 gelegt. Alle ODER-Tore 42 erhalten außerdem ein zweites Eingangssignal von einem der entsprechenden NAND-Tore 24. Das Register 40 wird durch ein Eingangssignal vom Hauptzähler 20 getriggert, das durch Kombination der Ausgangssignale mehrerer Stufen des Zählers 20 in einem NAND-Tor 41 erzeugt wird, so daß das Register 40 so gesetzt ist, daß es bei einem vorgegebenen Taktimpuls mit der Verschiebung beginnt. Wie in der Beschreibung der Sprungschaltung 10 erwähnt, erhält eines der ODER-Tore 42 ein logisches 0 Signal von einem der NAND-Tore 24. Das logische 0 Signal gibt diejenige spezielle Stufe des Registers 8 an, aus der Daten für Übertragungszwecke entnommen werden. Da das Register 40 sequentiell getaktet wird, erscheint eine logische 0 sequentiell an jedem der ersten Eingänge aller ODER-Tore 42. Wenn das logische 0 Signal des Registers 40 mit einer logischen 0 aus dem NAND-Tor 24 koinz.idiert in einem der ODER-Tore 42, so erzeugt dasjenige ODER-Tor

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ein logisches 0 Ausgangssignal. Die Ausgangssignale der ODER-Tore 42 werden in einer logischen Schaltung 43 in ähnlicher Weise wie in dem die Tore 28, 30 und 32 enthaltenden und in Verbindung mit der Sprungschaltung 10 beschriebenen Kreis kombiniert. Das logische 0 Ausgangssignal irgend eines der ODER-Tore 42 erzeugt daher ein Unterbrechersignal, welches den Kodierer daran hindert, daß mit diesem Takt erscheinende Datenbit zu verarbeiten.

Die Unterbrecherschaltung 38 erzeugt ein Unterbrechersignal, welches bezüglich jedes Schrittes der Sprungschaltung 10 eine Taktzeit später erscheint» Diese veränderte oder verzögerte Zeitbeziehung ist erforderlich, da das Datenbit, welches beim Abtasten durch die Sprungschaltung 10 springt, eine Taktzeit später im Kodierer erscheint, weil die Sprungschaltung 10 von der letzten Stufe des Registers 8 zur ersten Stufe- schreitet.

In einer bevorzugten Ausführungsform der Erfindung, bei der ein Gleichlaufwort mit einer vorgegebenen Bitfolge periodisch in den Datenstrom an die Stelle eines Berichtigungswortes eingefügt wird, ist eine logische Schaltung vorgesehen, wie z.B. eine Synchronisationsüberwachung 44, um das Datenwort im Register 8 zu überwachen. Wenn die Bitfolge im Register 8 eine Reihenfolge besitzt, die dem zur Identifizierung des GleichlaufWortes gewählten Muster entspricht, unterbricht die Synchronisationsüberwachung 44 die Verarbeitung der Daten im Kodierer und setzt eine Folge von Bits ein, die sich von dem zur Identifizierung des Gleichlaufwortes vorgegebenen Muster unterscheiden.

Die Synchronisationsüberwachung 44 enthält bevorzugt, vgl. Fig. 6, ein NAND-Tor 44A und ein ODER-Tor 44B, die ausgewählte Anschlüsse vom Register 8 besitzen und ein Ausgangssignal

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am ODER-Tor 44B abgeben, wenn die ausgewählten Eingangssignale eine bestimmte vorgegebene logische Bedeutung besitzen. Das Ausgangssignal wird dann verwendet, das Flip-Flop 44C zu setzen. Die Ausgänge des. Flip-Flops 44C sind an einen logischen Schalter 46 und an einen mehrstufigen Zähler 48 angeschlossen.

Der logische Schalter 46 enthält mehrere NAND-Tore 46A, 46B und 46C. Das NAND-Tor 46A erhält ein erstes logisches Signal vom Flip-Flop 44C und das serielle Datensignal vom Kodierer. Wenn das logische Signal vom Flip-Flop 44C aus einer logischen Ziffer 1 besteht, liefert der Ausgang des NAND-Tors 46A das serielle Datensignal vom Kodierer; besteht dagegen das logische Signal vom Flip-Flop 44C aus einer logischen 0, dann wird der Ausgang des NAND-Tors 46A auf eine logische 1 gesetzt. Das NAND-Tor 46b arbeitet ähnlich, es besitzt jedoch einen zweiten Eingang, der vom Zähler 48 zugeführt wird. Wenn die Ausgänge der NAND-Tore 46a und 46B in dem NAND-Tor 46C kombiniert werden, ergibt sich am Ausgang des NAND-Tors 46C entweder das serielle Datensignal oder das substituierte Datensignal als Funktion des Zustands des Flip-Flops 44C. Ein Ausgangssignal von der letzten Stufe des Zählers 48 wird verwendet, um das Flip-Flop 44C zurückzusetzen und dadurch erneut den Durchlauf des seriellen Datensignals durch den Schalter 46 zu ermöglichen.

Die Fehlerkorrekturvorrichtung, die in Verbindung mit einem , Dekodierer in einem Deltamodulationsempfänger mit Kompandiertechnik eingesetzt ist, ist nach dem o.g. Grundkonzept aufgebaut, das für Fehlerkorrekturvorrichtungen in Verbindung mit Kodierern ausgeführt ist. Gemäß Fig. 7 enthält die Fehlerkorrekturvorrichtung beim Dekodierer insbesondere ein Schieberegister 50 zum Empfang eines digitalen Eingangssignals und eine Sprungschaltung 52, der von jeder Stufe des Registers 50 ein Anschluß zugeführt ist. Die Sprungschaltung 52 arbeitet wie die Sprungschaltung

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und holt Daten aus den einzelnen Stufen des Registers 50 heraus, "bildet ein serielles Datenausgangssignal, welches dann dem Dekodierer zugeführt wird. Der Sprungzähler 54 liefert der Sprungschaltung 52 Taktimpulse, damit die Sprungschaltung sequentiell von Stufe zu Stufe des Registers 50 schreitet.

Die Sprungschaltung 52 arbeitet identisch wie die Sprungschaltung 10, mit der einen Ausnahme, daß bei der Sprungschaltung 10 die Entnahme der Daten von der letzten Stufe des Registers 8 beginnt und sequentiell zur ersten Stufe zurückschreitet, während bei der Sprungschaltung 52 die Entnahme der Daten in der ersten Stufe des Registers 50 beginnt und sequentiell zur letzten Stufe vorwärtsschreitet. Diese unterschiedliche Betriebsweise ist durch die Tatsache bedingt, daß der Dekodierer noch Informationsdatenbits verarbeiten muß, während die Fehlerkorrekturvorrichtung ein Berichtigungswort oder ein Gleichlauf wort empfängt. Aus diesem Grund ist die Sprungschaltung 52 so programmiert, daß sie Datenbits aus der letzten Stufe des Registers 50 entnimmt, während das erste Bit eines Berichtigungs- oder Gleichlaufwortes in die erste Stufe des Registers 50 einläuft. Wenn daher das letzte Informationsdatenbit aus der letzten Stufe des Registers 50 entnommen wurde, wird das Register 50 dann vollständig mit einem Gleichlauf- oder Berichtigungswort gefüllt.

Das Gleichlauf- oder Berichtigungswort wird aus dem Register 50 parallel während einer einzigen Taktperiode herausgezogen während gleichzeitig die Sprungschaltung 52 von der letzten Stufe des Registers 50 zur ersten Stufe springt und das erste Informationsdatenbit entnimmt, das unmittelbar nach dem letzten Bit des Gleichlauf- oder Berichtigungswortes empfangen wurde. Der Sprungzähler 54 beginnt dann, die Sprungschaltung 52 periodisch durchzusteuern, so daß bei Empfang eines neuen Gleichlauf- oder Berichtigungswortes im Register 50 die Informationsdatenbits wiederum aus der letzten Stufe des Registers 50 entnommen werden.

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Obwohl das empfangene Berichtigungswort ein spezielles Muster von Datenbits enthalten könnte, welches es einer logischen Schaltung in der Fehlerkorrekturvorrichtung beim Dekodierer erlauben würde, das Berichtigungswort als solches zu erkennen, so werden in der bevorzugten Ausführungsform der Erfindung vorteilhafterweise ein separates Gleichlaufwort und ein separates Berichtigungswort verwendet. Es sind daher mehrere logische Überwachungskreise 56, 58 und 60 eingesetzt, die den Inhalt der gewählten Stufen des Registers 50 überwachen. Bei allen vorgegebenen Datenbitmustern, die zur Identifizierung eines Gleichlauf- oder Berichtigungswortes verwendet werden können, bestehen die Überwachungsschaltungen 56, 58 und 60 aus NAND-, NOR-, UND- und ODER-Toren oder aus einer bekannten Kombination derartiger Tore. Wie in Fig. 7 gezeigt ist, enthält der Überwachungskreis 56 bevorzugt ein UND-Tor 56A, dessen Eingänge von mehreren Stufen des Registers 50 gebildet sind. Die Eingangsleitungen 57 können aus einer Kombination der Ausgangsanschlüsse der verschiedenen Stufen des Registers 50 gebildet werden. Wenn alle Leitungen 57 eine logische 1 dem UND-Tor 56A zuführen, liefert der Ausgang des UND-Tors 56A ein logisches 1 Signal und ist als Synchronisationssignal zum Rücksetzen des Zählers geeignet.

In der hier beschriebenen Ausführungsform werden die Gleichlauf- und Berichtigungswörter periodisch empfangen. Bei Wahrnehmung eines GIeichlaufwortes durch die Überwachungsschaltung 56 und dem nachfolgenden Rücksetzen des Zählers 62 muß der Zähler 62 nur eine feste Anzahl von Taktimpulsen zählen und dann einen Ausgangs impuls auf der Leitung 64 erzeugen, der den Einlauf eines Berichtigungswortes in das Register 50 ankündigt. Der Ausgangsimpuls auf Leitung 64 wird einer logischen Schaltung

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zugeführt, die z.B. aus einem NAND-Tor besteht, welches auf alle logischen 1 Signale anspricht. Um beim Einlauf eines Crleichlaufwortes eine Berichtigung zu vermeiden, wird ein invertiertes Gleichlaufsignal, d.h. ein NOT-Sync, vom Ausgang der logischen Schaltung 56 über den Inverter 59 erzeugt und als Eingang dem NAND-Tor 70 zugeführt, um zu vermeiden, daß beim Eintreffen eines GleichlaufWortes im Register 50 ein Berichtigungsvorgang ausgelöst wird.

Bie Überwachungsschaltung 58 enthält bevorzugt ein UND-Tor 58A zur Überwachung bestimmter Überwachungsbits mit vorgegebenem logischen Wert, die in abwechselnder Folge zwischen den Daten-Mts übertragen werden, wobei die Überwachungsbits zur Wahrnehmung von Bitfehlern während des Übertragungsvorganges eingesetzt sind. Die Überwachungsschaltung 60 enthält bevorzugt einen Paritätsgenerator, der demjenigen Paritätsgenerator entspricht, der in der Fehlerüberwachungseinrichtung beim Kodierer eingesetzt ist. Die Überwachungsbits und die Parität genügen den logischen Erfordernissen der Überwachungsschaltungen 58 und 60,, die Ausgangssignale dieser Schaltungen werden dann in dem MAND-Tor 70 mit dem Ausgangsimpuls vom Zähler 62 kombiniert, wm ein Speicherauszugssignal (dump signal) zu erzeugen und dem Dekodierer zuzuführen, und für den Empfang eines Berichtigungswortes vorzubereiten, und um außerdem ein Auslösesignal an das Transfertor 68 zu senden, um den Transfer des Inhalts des Registers 50 in den Dekodierer zu ermöglichen. Im Fall, daß die Überwachungsbits oder die Paritätsbits den logischen Erfordernissen der Überwachungsschaltungen 58 und 60 nicht genügen, wird das Berichtigungswort nicht verwendet; die anderen Schaltungsoperationen werden jedoch fortgesetzt, als ob der Transfer vollständig gewesen wäre, d.h. die Sprungschaltung 52 springt der letzten Stufe des Registers zur ersten Stufe und be-

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ginnt mit dem Empfang der InformationsdatenMts.

Wie in Fig. 7 gezeigt ist, werden die M-Datenbits eines Berichtigungswortes durch das Transfertor 68 vom Register 50 zum Dekodierer transferiert. Das Transfertor 68 enthält bevorzugt, vgl. Fig. 8, mehrere NAND-Tore 68^ bis 68^, deren erster Eingang Datenbits von korrespondierenden ausgewählten Stufen des Registers 50 zuführt. Ein zweiter Eingang leitet den NAND-Toren 68^ bis 68_M Eingangs signale von dem NAND-Tor 70 über das ODER-Tor 69 zu. Das Signal vom NAND-Tor 70 ist dann und nur dann ein logisches 1 Signal, wenn die Eingänge von den Überwachungskreisen 58 und 60 und vom Zähler 62 angeben, daß ein Berichtigungswort im Register 50 enthalten ist und wenn sowohl die Überwachungsbits als auch das Paritätsbit richtig und zu richtiger Zeit gegeben sind. Yfenn das Eingangssignal vom NAND-Tor 70 ein logisches 1 Signal ist, wird ein Auslösesignal über' das ODER-Tor 69 zum Transfertor 68 geleitet und das Berichtigungswort wird dem Dekodierer zugeführt.

Die Fehlerkorrekturvorrichtung beim Dekodierer enthält außerdem Schaltungen, die an den Dekodierer ein Unterbrechersignal zur Unterbrechung der Verarbeitung der Daten liefern, wenn ein Datenbit durch das Abtasten der Sprungschaltung 52 springt. Da jedoch die Zeitsteuerung des Dekodierers mit der Zeitsteuerung des Kodierers koordiniert ist, und da die Ausgangssignale der Fehlerkorrekturschaltung direkt in den Dekodierer gegeben werden, muß die Unterbrecherschaltung nur ein Unterbrechersignal liefern, welches um. eine Taktzeit gegenüber dem Abtastschritt verzögert ist. Die Verarbeitung der Daten im Dekodierer erfolgt also bei den mit halber Geschwindigkeit im Kodierer verarbeiteten Daten auch nur mit halber Geschwindigkeit. In der in Fig. 7 dargestellten Ausführungsform wird das Unterbrechersignal durch ein Flip-Flop 76 erzeugt, das vom Ausgangssignal des Zählers 62 zurückgesetzt wird, wobei dieses Ausgangssignal außerdem als

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Takteingangssignal dem Sprungzähler 54 zugeführt wird. Das Flip-Flop 76 wird mit demjenigen Taktimpuls zurückgesetzt, bei.dem der Sprungzähler 54 die Sprungschaltung 52 zu einem Abtastschritt veranlaßt. Beim nächsten Taktimpuls wird das Flip-Flop 76 gesetzt und erzeugt ein Ausgangssignal, welches um eine Taktzeit gegenüber dem Abtastschritt der Sprungschaltung 52 verzögert ist. Dieses Ausgangssignal wird dem Dekodierer als · Unterbrechersignal zugeführt.

In Fig. 1 ist ein durch eine Lautstimme auslösbarer Schalter (VOX) 78 vorgesehen, der die Datenübertragung in Abwesenheit eines Informationseingangssignales außer Betrieb setzt. Es sind Einrichtungen vorgesehen, die bei Wahrnehmung eines einlaufenden Informationssignales durch die VOX-Schaltung 78 unmittelbar einen Berichtigungsprozeß durchführen. Die VOX-Schaltung 78 nimmt das einlaufende Informationssignal wahr und erzeugt ein VOX-Auslösesignal, um die Vorrichtung in Betrieb zu nehmen. Das VOX-Auslösesignal wird der Schaltung 14, insbesondere, vgl. Fig. 3» dem logischen Tor 14B zugeführt. Ein Gleichlauf wort, welches in Gegenwart eines VOX-Auslösesignals erzeugt wird, besitzt daher ein Bit, dessen logischer Wert von dem logischen Wert desselben Bits in einem normalen Gleichlaufwort abweicht. Das VOX-Auslösesignal wird außerdem der Schaltung 18 zugeführt, uin eine unmittelbare Übertragung eines Gleichlauf wortes vom Register 16 auszulösen. Unmittelbar nach der Übertragung des VOX-Auslösesignals und vor der Übertragung eines Informationssignals löst das VOX-Auslösesignal bei der Fehlerkorrekturvorrichtung die Übertragung eines Berichtigungswortes aus, indem ein Unterbrechersignal der Schaltung 18 zugeführt wird, welches das Schalten der Ausgangswahllogik 12 am Ende des VOX-Auslösesignals verhindert. Nach Beendigung der Übertragung

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des Berichtigungswortes läuft der Betrieb der Fehlerkorrekturvorrichtung in gleicher Weise ab wie bei einer Fehlerkorrekturvorrichtung ohne, den lautstimmlich betriebenen Schalter 78.

Wie für den Fachmann ersichtlich, stellt die Aktivierung der Übertragungseinrichtungen durch"eine der VOX-Schaltung 78 entsprechende Einrichtung nur während der Datenübertragung oder dem Datenempfang, obwohl theoretisch möglich, keine praktisch befriedigende Lösung dar. Aus praktischen Gründen ist es vielmehr wünschenswert, zu Anfang eine Folge von Gleichlauf Wörtern und nicht nur ein einziges Gleichlaufwort vor der Übertragung eines Berichtigungswortes zu übertragen. Eine derartige Modifikation liegt im Rahmen dieser Erfindung und erfordert nur geringfügige Änderungen,(auf deren Beschreibung hier verzichtet wird] um eine zyklische Übertragung von GIeichlaufWörtern zu ermöglichen.

Der Empfang des VOX-Auslösesignals im Schieberegister 50 wird wahrgenommen und zur Auslösung der Zeitsteuerung und zur Vorbereitung der Vorrichtung für einen unmittelbar anschließenden Empfang eines Berichtigungswortes verwendet, vgl. Fig. 7. Das VOX-Auslösesignal im Schieberegister 50 wird durch eine VOX-Auslösesignal-Wahrnehmungsschaltung 72 wahrgenommen. Die Schaltung 72 erzeugt ein VOX-Signal, um den Zähler 74 zu starten. Der Zähler 74 zählt N-Taktzeiten, wobei N die Zahl der Stufen des Schieberegisters 50 darstellt, er erzeugt anschließend ein Auslösesignal, das über das ODER-Tor 69 dem Transfertor 68 zugeführt wird, um einen parallelen Transfer des im Register 50 gespeicherten Berichtigungswortes in den Dekodierer nur dann zu ermöglichen, wenn das Paritätsbit und die Überwachungsbits überprüft sind. Wenn der Dekodierer einmal von dem Berichtigungswort aus dem Register 50 berichtigt ist, setzt die Fehlerkorrekturvorrichtung beim Dekodierer ihren oben beschriebenen Betrieb fort, d.h. die Sprungschaltung veranlaßt die Weiterleitung der

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dem Dekodierer zugeführten Daten in die erste Stufe des Registers 50, die nun das erste Informationsdatenbit enthält, welches unmittelbar nach Beendigung der Übertragung des Berichtigungswortes übertragen wurde.

Die Schieberegister, Zähler, ODER-Tore, UND-Tore und die komplementierten Tore, als NOR-Tore und NAND-Tore bezeichnet, lassen sieh in kommerziell erhältlichen integrierten Schaltungen verwirklichen. Im Rahmen dieser Beschreibung der Betriebsweise der Erfindung wurde eine Kombination aus komplementierten und nicht komplementierten logischen Toren beschrieben, die Verwendung derartiger Schaltungen zur Ausführung der erfindungsgemäßen logischen Operationen ist bekannt, und die Verwendung spezieller logischer Schaltungen erfolgt, um die Beschreibung zu vereinfachen und nicht, um die Erfindung einzuschränken. Die Zuführung von Taktimpulsen zu verschiedenen Bausteinen kann insbesondere bei sehr schnellen Operationen mit entsprechender Verzögerung erfolgen, um die Änderung der Zustände oder der Bedingungen anderer Bausteine zu ermöglichen. Da die erforderliche Verzögerung eine Funktion der Betriebsgeschwindigkeit der eingesetzten Komponenten ist, ist es jedoch nicht möglich, diese Verzögerungen genau anzugeben.

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Claims

Patentansprüche

1. Verfahren zur Fehlerkorrektur in Übertragungseinrichtungen für digitale Daten,

dadurch gekennzeichnet, daß ein Datenwort in ein digitales Datensignal eingefügt wird, daß das digitale Datensignal während der Übertragung des eingefügten Datenworts verzögert und gespeichert wird, daß nach Beendigung der Übertragung des eingefügten Datenworts das verzögerte digitale Datensignal übertragen wird, und daß ausgehend von dem am stärksten verzögerten Datensignal in mehreren Schritten bis hin zu dem am wenigsten verzögerte Datensignal alle Datensignale übertragen werden, ohne daß Daten dabei verloren gehen.

2. Verfahren zur Fehlerkorrektur in Übertragungseinrichtungen für digitale Daten, bei dem ein Dekodierer berichtigt wird, der sich in einen Kodierer zur Erzeugung digitaler Ausgangssignale enthaltenden Deltamodulationssystem befindet,

dadurch gekennzeichnet, daß das digitale Ausgangssignal des Kodierers vor der Übertragung verzögert und gespeichert wird, daß an der Stelle des digitalen Ausgangssignals ein Datenwort mit N-Bits übertragen wird, welches einen Parameter des Kodierers definiert, daß nach Beendigung der Übertragung des Datenworts das verzögerte digitale Ausgangssignal des Kodierers übertragen wird, daß anschließend mit der Übertragung des am stärksten verzögerten digitalen Ausgangssignals begonnen und in mehreren Schritten bis zur Übertragung des am wenigsten 509821/07 8 2

verzögerten digitalen Ausgangssignals fortgeschritten wird ohne ein digitales Ausgangssignal zu verlieren, daß das digitale Ausgangssignal und das eingefügte Datenwort vom Dekodierer empfangen werden, daß das digitale Ausgangssignal und das eingefügte Datenwort für ein Zeitintervall verzögert und gespeichert werden, das mindestens gleich dem zum Empfang eines vollständigen Datenworts erforderlichen Zeitintervall entspricht, daß das digitale Ausgangssignal von einer am stärksten verzögerten Position in den Dekodierer transferiert wird, daß das Vorhandensein eines vollständigen Datenworts wahrgenommen wird, daß das vollständige Datenwort parallel in den Dekodierer transferiert wird, daß vom Transfer des Datensignals aus der am stärksten verzögerten Position zu dem Transfer des Datensignals aus der am wenigsten verzögerten Position in den Dekodierer gesprungen wird, und daß der Transfer des digitalen Ausgangssignals in mehreren Schritten von der am wenigsten verzögerten Position zur am stärksten verzögerten Position verschoben wird.

3. Verfahren nach Anspruch 2,

dadurch gekennzeichnet, daß ein Gleichlaufwort mit einer vorgegebenen Folge von Datenbits periodisch an die Stelle des Datenworts eingefügt wird, und daß das Gleichlauf wort zur Herstellung des Gleichlaufes der Taktimpulse . im Dekodierer und im Kodierer verwendet wird.

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4. Verfahren nach Anspruch 2,

dadurch gekennzeichnet, daß die Verarbeitung der Daten im Kodierer an den Zeitpunkten unterbrochen wird, wenn jedes der einzelnen durch Abtastschritte versetzten Bits im Kodierer verarbeitet werden, und daß dabei die Übertragungsgeschwindigkeit halbiert wird.

5. Vorrichtung zur Durchführung des Verfahrens nach den Ansprüchen 1 oder 2,

dadurch gekennzeichnet, daß ein Taktgenerator (20) vorgesehen ist, daß eine erste getaktete Verzögerungs- und Speichereinrichtung (8) zur Aufnahme einlaufender digitaler Signale vorgesehen ist, die N Ausgangsanschlüsse enthält, wobei die einlaufenden digitalen Signale an den einzelnen Ausgangsanschlüssen mit verschiedener Verzögerungszeit wahrnehmbar sind, daß eine erste getaktete Sprungschaltung (10) mit einem Ausgangsanschluß und mehreren Eingangsanschlüssen vorgesehen ist, die mit entsprechenden Ausgangsanschlüssen der Verzögerungs- und Speichereinrichtung (θ) verbunden sind, daß die erste Sprungschaltung (10) auf die Taktimpulse anspricht und die einlaufenden digitalen Signale selektiv von jeweils dem betreffenden Eingangsanschluß an den Ausgangsanschluß transferiert, daß eine zweite getaktete Logikschaltung (14) mehrere Eingangs- und Ausgangsanschlüsse besitzt, daß die Schaltung (14) zur Aufnahme eines parallelen digitalen Wortes über die Eingangsanschlüsse und bei Erhalt einer ersten vorgegebenen Anzahl von Taktimpulsen zur Durchführung eines Paralleltransfers des parallelen digitalen Wortes an die Ausgangsanschlüsse ausgebildet ist, daß eine zweite getaktete Verzögerungs- und

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Speichereinrichtung (16) mit mehreren Eingangs- und Ausgangsanschlüssen vorgesehen ist, wobei die Eingangsanschlüsse mit den Ausgangsanschlüssen der Schaltung (14) verbunden sind und daß parallele digitale Worte übertragen, daß die zweite getaktete Verzögerungs- und Speichereinrichtung (16) auf Taktimpulse anspricht und das parallele digitale Wort in ein serielles digitales Wort an seinem Ausgangsanschluß umsetzt, daß eine dritte getaktete Logikschaltung (12) mit zwei Eingangsanschlüssen und einem Ausgangsanschluß vorgesehen ist, wobei dem ersten Eingangsanschluß das serielle digitale Wort vom Ausgangsanschluß der Schaltung (16) und am zweiten Eingangsanschluß die digitalen Signale des Datenausgangsanschlusses der Schaltung (8) zuführbar ist, daß die Sohaltung (12) auf die erste vorgegebene Zahl der Taktimpulse anspricht und da§ serielle digitale Wort vom ersten Eingangsanschluß an den Ausgangsanschluß transferiert, und daß die Schaltung (12) auf eine zweite vorgegebene Anzahl der Taktimpulse anspricht und die digitalen Signale vom .zweiten Eingangsanschluß an den Ausgangsanschluß transferiert.

6. Vorrichtung nach Anspruch 5,

dadurch gekennzeichnet, daß die Verzögerungs- und Speichereinrichtungen (8, 16) ein digitales Schieberegister enthalten.

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7. Vorrichtung nach Anspruch 5,

dadurch gekennzeichnet, daß die erste getaktete Logikschaltung (10) einen ersten rücksetzbaren Zähler (22) enthält, der die Taktimpulse aufnimmt und in Zählimpulse umsetzt, daß eine erste Anzahl von N· logischen Torschaltungen (24) auf Zählimpulse vom Zähler (22) anspricht und bei einer gegebenen Tastzeit N-1 Ausgangssignale eines ersten logischen Wertes und ein Ausgangssignal eines zweiten logischen Wertes erzeugt, wobei das Ausgangssignal mit dem zweiten logischen Wert sequentiell durch die N logischen Torschaltungen hindurchläuft, daß eine zweite Gruppe von N Torschaltungen (26) mit einem ersten und einen zweiten Eingangsanschluß und einem Ausgangsanschluß vorgesehen ist, deren einzelne Torschaltungen von den entsprechenden N Ausgangsanschlüssen der ersten getakteten Verzögerungs- und Speichereinrichtung (8) die einlaufenden digitalen Signale am ersten Eingangsanschluß erhalten, die an ihrem zweiten Eingangsanschluß das Ausgangssignal einer entsprechenden Torschaltung aus den Torschaltungen (24) erhalten, daß die Torschaltungen (26) auf das am zweiten Eingangsanschluß einlaufende Signal mit dem zweiten logischen Wert ansprechen und dann die am ersten Eingangsanschluß erhaltenen digitalen Signale an den Ausgangsanschluß weiterleiten, daß Einrichtungen (28, 30, 32) an die Ausgangsanschlüsse der Torschaltungen (26) angeschlossen sind und die digitalen Signale dieser Ausgangsanschlüsse an den Datenausgang der Schaltung (10) transferieren.

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8. Vorrichtung nach Anspruch 5,

dadurch gekennzeich nt-e t , daß die zweite getaktete logische Schaltung (14) eine rücksetzbare Zählereinrichtung enthält, die Taktimpulse erhält und bei Eintreffen der ersten vorgegebenen Anzahl von Taktimpulsen ein Ausgangssignal mit dem ersten logischen ¥ert abgibt, daß eine erste Gruppe von Torschaltungen (14A bis 141) mit zwei Eingangsanschlüssen und einem Ausgangsanschluß vorgesehen ist, von der jede Torschaltung ein Bit des parallelen digitalen Wortes am ersten Eingangsanschluß und das Ausgangssignal der Zählereinrichtung am zweiten Eingangsanschluß zugeführt erhält, daß die Torschaltungen (14A bis 141) auf das Ausgangssignal mit dem ersten logischen Wert der Zählereinrichtung ansprechen und die Bits des parallelen digitalen Wortes jeweils an ihren Ausgangsanschluß weiterleiten.

9. Vorrichtung nach Anspruch 5,

dadurch gekennzeichnet, daß eine vierte logische Schaltung (44) mindestens an einige ausgewählte Ausgangsanschlüsse der ersten Verzögerungs- und Speichereinrichtung (8) angeschlossen ist, die bei einer ersten vorgegebenen Folge der Ausgangssignale der Einrichtung (8) die einlaufenden digitalen Signale unterbricht und durch eine zweite vorgegebene Folge logischer Signale ' ersetzt.

10. Vorrichtung nach Anspruch 8,
dadurch gekennzeichnet,

daß eine Einrichtung zur Einfügung eines vorgegebenen Bitfolge in das parallele Datenwort vorgesehen ist,

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daß diese Einrichtung eine zweite Gruppe logischer Torschaltungen (14J bis 14U) mit einem ersten und einem zweiten Eingangsanschluß und einem Ausgangsanschluß enthält, daß die zweite Gruppe (14J bis 14U) der Torschaltungen eine größere Anzahl an Torschaltungen als die erste Gruppe von Torschaltungen (14a bis 141) umfaßt, daß ausgewählte Torschaltungen aus der zweiten Gruppe von Torschaltungen (14J bis 14U) an ihrem ersten Eingangsanschluß die vorgegebene Folge von Bits von entsprechenden Torschaltungen aus der ersten Gruppe (14A bis 141) erhalten, daß weitere ausgewählte Torschaltungen aus der zweiten Gruppe (14J bis 14u) der Torschaltungen das Ausgangssignal der Zählereinrichtung am ersten Eingangssignal zugeführt erhält, daß allen Torschaltungen (14J bis 14U) ein Transfersignal zuführbar ist, das die genannten Ausgangssignale an ihre Ausgangsanschlüsse transferiert, wobei das parallele digitale Wort dann mehrere eingefügte Datenbits vorgegebener logischer Wertigkeit enthält.

11. Vorrichtung nach Anspruch 10,

dadurch gekennzeichnet, daß alle Torschaltungen der ersten Gruppe (14A bis 141) und der zweiten Gruppe (14J bis 14U) bei Abwesenheit des von der Zählereinrichtung stammenden Ausgangssignals mit dem ersten logischen Wert ein Ausgangssignal vorgegebener logischer Wertigkeit abgeben, die ein Gleichlaufwort mit vorgegebener Bitfolge darstellen, und daß Einrichtungen zur periodischen Unterbrechung des Ausgangssignals der Zählereinrichtung und zum Transfer des Gleichlaufwortes an die Ausgangsanschlüsse der zweiten Gruppe (14J bis 14U) von Torschaltungen an die

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Stelle des parallelen digitalen Wortes vorgesehen sindu

12. Vorrichtung nach Anspruch 11,

d a d M-PCh g e k e η η ζ e i c h η e t , daß Einrichtungen zur Übertragung eines unmittelbar einem parallelen digitalen Wort gefolgten

tes "bei Auslösung der Vorrichtung

Yorgeseiien sindl„ die eine fünfte logische Schaltung zums Empfang der digitalen Signale enthalten, die auf die digitalen Signale anspricht; und einen Ausgangsimpuils b;ei Empfang der digitalen Signale erzeugt ,, daß die dritte getaktete logische Schaltung {12} erste Einrichtungen zur Aufnahme dies. Ausgangsimpulses dea? fünften logischen. Schaltung enthält,, die auf diies:en Ausgangsimpuls ansprechen und das serielle digitale Woirt vom ersten Eingangsansehluß der Schaltung C^2) zum: Ätisgangsanschluß der Schaltung (1;2) transferieren,, daß weitere Einrichtungen zur^; unterbrechung des von der· Zähleinrichtung kommenden Ausgangs signals und Einrichtungen zur Erzeugung eines logischen Signals vorgesehen sind,, das den. Transfer' des Gleichlauf wort es in die zweite Verzögerungs- und Speichereinrichtung (16) bewirkt, daß die Schaltung C'2) weitere Einrichtungen enthält, die auf den Ausgangsimpuls von der fünften logischen Schaltung ansprechen und dadurch auf eine vorgegebene Zahl von Taktimpulsen gesetzt werden, wobei die vorgegebene Zahl eine Funktion der zur Übertragung des Gleichlauf wortes. erforderlichen Zeit ist, daß die weiteren Einrichtungen gleichzeitig mit der zweiten Verzögerungs- und Speichereinrichtung (16) getaktet wird und dabei einen Ausgangsimpuls erzeugt, der mit dem letzten Bit des Gleichlaufwortes

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zeitlich übereinstimmt, und daß die Schaltung (12) eine dritte Einrichtung enthält, die den Ausgangsimpuls der zweiten Einrichtung aufnimmt und dabei die Fehlerkorrekturvorrichtung in einen zur Übertragung des parallelen digitalen Wortes bereiten Zustand setzt.

13. Vorrichtung nach Anspruch 12,

dadurch gekennzeichnet, daß eine Unterbrecherschaltung (38) vorgesehen ist, die ein Unterbrechersignal an den Kodierer liefert, wenn* der Kodierer ein'Datenbit verarbeitet, das anschließend durch das fortschreitende Abtasten der ersten getakteten Logikschaltung (10) springt, wobei die Übertragungsgeschwindigkeit während zweier Taktperioden halbiert wird, daß die Unterbrecherschaltung (38) eine erste Einrichtung (41) enthält, die durch die Taktimpulse ansteuerbar ist und einen Ausgangsimpuls erzeugt, daß ein Schieberegister (4Ö) mit einem Eingangsanschluß und mehreren Ausgangsanschlüssen vorgesehen ist, dessen Eingangsanschluß den Ausgangsimpuls; der Einrichtung (41) aufnimmt, daß das Schieberegister (40) auf die Taktimpulse anspricht und sequentiell den Ausgangsimpuls an alle Ausgangsanschlüsse taktet, daß mehrere logische Torschaltungen (42) mit einem ersten und einem zweiten Eingangsanschluß und einem Ausgangsanschluß vorgesehen sind, daß diese Torschaltungen (42) an ihrem ersten Eingangsanschluß den von entsprechenden Ausgangsanschlüssen des Schieberegisters (40) gelieferten Ausgangsimpuls und am zweiten Eingangsanschluß die Ausgangssignale der ersten Gruppe von N-logisehen Torschaltungen (24) der ersten getakteten Schaltung erhalten, daß

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die logischen Torschaltungen (42) auf das am zweiten Eingangsanschluß anliegende Signal mit der zweiten logischen Wertigkeit ansprechen und den Ausgangsimpuls vom ersten Eingangsanschluß an den Ausgangsanschluß weiterleiten, und daß eine logische Schaltung (43) an die Ausgangsanschlüsse der Torschaltungen (42) angeschlossen ist, die bei Empfang der Ausgangsimpulse von den Torschaltungen (42) ein ünterbrechersignal erzeugt.

14. Verwendung der Vorrichtung nach den Ansprüchen

5 bis 13 in einem Deltamodulstionsübertragungssystem mit einem Kodierer zur Erzeugung eines digitalen Ausgangssignals, mit Kompandiertechnik, in dem ein digitales Datenwort zur Berichtigung der Inkrementschrittgröße verwendet wird,

dadurch gekennzeichnet, daß Einrichtungen zum Einfügen des digitalen Wortes in das digitale Ausgangssignal vorgesehen sind.

15. Vorrichtung zur Durchführung des Verfahrens nach den Ansprüchen 1 oder 2,

dadurch gekennzeichnet, daß ein Taktgenerator vorgesehen ist, daß getaktete Verzögerungs- und Speichereinrichtungen einlaufende digitale Signale aufnehmen, daß die Verzögerungs- und Speichereinrichtungen ( 50 ) N-Ausgangsanschlüsse enthalten, an denen jedes der einlaufenden digitalen Signale an je einem Ausgangsanschluß mit unterschiedlicher Verzögerungszeit wahrnehmbar ist, daß eine erste getaktete Schaltung (52) mehrere Eingangsanschlüsse und einen Ausgangsanschluß enthält, wobei die Eingangsanschlüsse mit entsprechenden Ausgangsanschlüssen der Verzögerungs- und Speicher-

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einrichtung (50) verbunden ist, daß die Schaltung (52) auf die Taktimpulse anspricht und selektiv die einlaufenden digitalen Signale von den Eingangsanschlüssen an den Ausgangsanschluß transferiert, und daß eine zweite getaktete logische Schaltung mehrere Eingangs- und Ausgangsanschlüsse enthält, wobei die Eingangsanschlüsse an ausgewählte Ausgangsanschlüsse der getakteten Verzögerungs- und Speichereinrichtungen angeschlossen sind, daß die Schaltung bei Empfang einer vorgegebenen Anzahl von Taktimpulsen die Ausgangssignale der ausgewählten Ausgangsanschlüsse der Verzögerungs- und Speichereinrichtungen an die Ausgangsanschlüsse der Schaltung transferiert.

16. Vorrichtung nach Anspruch 15,

dadurch gekennzeichnet, daß eine Überwachungsschaltung Ausgangssignale von ausgewählten Ausgangsanschlüssen der getakteten Verzögerungs- und Speichereinrichtung (50) enthält, daß die Überwachungsschaltung als Antwort auf eine erste, zweite und dritte vorgegebene Folge von Ausgangssignalen von der getakteten Verzögerungsund Speichereinrichtung (50) ein erstes, zweites und drittes Ausgangssignal erzeugt, daß das erste Ausgangssignal die die ersten und zweiten logischen Schaltungen steuernden Zeitsteuereinrichtungen zurücksetzt, daß das zweite und das dritte Ausgangssignal gleichzeitig mit einer vorgegebenen Anzahl von Taktimpulsen entsteht und den Transfer der Ausgangssignale von den ausgewählten Ausgangsanschlüssen der Verzögerungs- und Speichereinrichtung (50) an die Ausgangsanschlüsse der zweiten getakteten Schaltung veranlaßt.

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17. Vorrichtung nach den Ansprüchen 15 oder 16, zum Herausziehen eines Datenworts von N-Bits aus einem seriellen Datensignal,

dadurch gekennzeichnet, daß eine getaktete Verzögerungs- und Speichereinrichtung (50) digitale Datensignale empfängt und M-Auisgangsanschlüsse zur Abgabe der digitalen Datensignale mit unterschiedlichen Verzögerungszeiten enthält, daß eine erste getaktete Logikschaltung mit K-Bingangsanschlüssen und einem Ausgangsanschluß vorgesehen ist, wobei die Eingangsanschlüsse mit den entsprechenden Ausgangsanschlüssen der getakteten Verzögerungs- und Speichereinrichtung (50) verbunden sind, daß die erste getaktete Logikschaltung auf eine erste vorgegebene Zahl von Taktimpulsen anspricht und die digitalen Datensignale selektiv von einem der Eingangsanschlüsse an den Ausgangsanschluß der ersten getakteten Logikschaltung, überträgt, und daß der Dekodierer das digitale Datensignal von dem Ausgangsanschluß der ersten getakteten Logikschaltung aufnimmt, daß eine zweite getaktete Logikschaltung mehrere Eingangsanschlüsse und mehrere Ausgangsanschlüsse besitzt, wobei die Eingangsanschlüsse mit ausgewählten Ausgangsanschlüssen der Verzögerungs- und Speichereinrichtung (50) verbunden sind und ausgewählte Bits der digitalen Datensignale aufnimmt, daß die zweite getaktete Logikschaltung auf eine zweite vorgegebene Zahl von Taktimpulsen anspricht und die ausgewählten Bits der digitalen Datensignale parallel an die Ausgangsanschlüsse der zweiten getakteten Logikschaltung transferiert, dem Dekodierer zuführt und diesen durch die parallelen ausgewählten Bits

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berichtigt, und daß Einrichtungen vorgesehen sind, die auf die zweite vorgegebene Zahl von Taktimpulsen ansprechen und die getaktete Verzögerungs- und Speichereinrichtung in ihren Anfangszustand zurücksetzt.

18. Vorrichtung nach Anspruch 17,
dadurch gekennzeichnet, daß eine Überwachungsschaltung Ausgangssignale von ausgewählten Ausgangsanschlüssen der Verzögerungs- und Speichereinrichtung (50) enthält, daß die Überwachungsschaltimg als Antwort auf eine erste, zweite und dritte vorgegebene Folge von Ausgangssignalen der Einrichtung (50) ein erstes, zweites und drittes Äusgangssignal abgibt, daß logische Einrichtungen das erste, zweite und dritte Ausgangssignal empfangen, daß das erste Äusgangssignal die die ersten und zweiten logischen Schaltungen steuernden Zeitsteuereinrichtungen zurücksetzt, daß das zweite und dritte Ausgangssignal gleichzeitig mit der vorgegebenen Zahl von Taktimpulsen, entsteht und den Transfer der von ausgewählten Ausgangsanschlüssen der Einrichtung (50) erhaltenen Ausgangssignalen an die Ausgangsanschlüsse der zweiten getakteten Logikschaltung vornimmt.

19. Vorrichtung nach Anspruch 18.
dadurch gekennzeichnet, daß eine dritte Logikschaltung die Ausgangsanschlüsse der Verzögerungs- und Speichereinrichtung (50) bezüglich des Vorhandenseins der ersten vorgegebenen Bitfolge überwacht und bei Vorhandensein dieser Bitfolge, die die ersten und zweiten Logik-

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schaltungen aussteuernden Zeitsteuereinrichtungen zurücksetzt, daß eine vierte Logikschaltung vorgesehen ist, die die ausgewählten Ausgangsanschlüsse der Einrichtung (50) bezüglich des Vorhandenseins der zweiten vorgegebenen Bitfolge überwacht und bei Vorhandensein dieser Folge ein Paritätsbit erzeugt, und daß eine fünfte Logikschaltung ausgewählte Ausgangsanschlüsse der Einrichtung (50) überwacht und bei Vorhandensein der dritten vorgegebenen Folge von Ausgangssignalen ein drittes Ausgangssignal zur Berichtigung des Dekodierers erzeugt.

20. Vorrichtung nach Anspruch 19,
dadurch gekennzeichnet, daß die Überwachungseinrichtungen eine sechste Logikschaltung enthalten, die ausgewählte Ausgangsanschlüsse der Einrichtung (50) überwacht und ein viertes Ausgangssignal bei Vorhandensein einer vierten vorgegebenen Folge von Ausgangssignalen der Einrichtung (50) erzeugt und die die erste

und zweite Logikschaltung aussteuernde Zeitsteuereinrichtungen zurücksetzt und die Zeitsteuereinrichtungen dabei so setzt, daß N-Taktimpulse nach dem vierten Ausgangssignal die ausgewählten Bits der von der Einrichtung (50) kommenden digitalen Datensignale zur Berichtigung des Dekodierers eingesetzt werden.

21. Vorrichtung nach einem oder mehreren der Ansprüche 5 bis 20,

dadurch gekennzeichnet., daß ein Taktgenerator vorgesehen ist," daß eine erste logische Schaltung auf Taktimpulse anspricht

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und als Folge einer ersten vorgegebenen Zahl von Taktimpulsen ein erstes Signal und als Folge einer zweiten vorgegebenen Zahl von Taktimpulsen ein zweites Signal erzeugt, daß eine zweite Logikschaltung das digitale Wort von dem kompandierenden Zähler erhält und bei Empfang des ersten Signals der ersten Logikschaltung das digitale Signal parallel in ein erstes Schieberegister (16)transferiert, daß das erste Schieberegister (16)durch Taktimpulse getaktet wird und das digitale Wort in einen ersten seriellen Datenstrom umsetzt, daß ein zweites Schieberegister (8) das serielle Datenausgangssignal vom Kodierer empfängt, daß das zweite Schieberegister (8) mehrere Ausgangseinrichtungen zum Paralleltransfer des .seriellen Datenausgangssignals in eine dritte Logikschaltung besitzt, daß die dritte Logikschaltung auf eine dritte vorgegebene Zahl von Taktimpulsen anspricht und das serielle Datenausgangssignal von einem der Ausgangseinrichtungen des zweiten Schieberegisters (8) selektiv transferiert und einen zweiten seriellen Datenstrom erzeugt, daß eine vierte Logikschaltung mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang vorgesehen ist, daß der erste Eingang den ersten seriellen Datenstrom vom ersten Schieberegister ( 16) erhält, daß der zweite Eingang den zweiten seriellen Datenstrom von der dritten Logikschaltung erhält, daß die vierte Logikschaltung auf das zweite Signal der ersten Logikschaltung mit einer ersten logischen Wertigkeit anspricht und dann den ersten seriellen Datenstrom vom ersten Schieberegister (16) an den Ausgang transferiert, daß die vierte Logikschaltung auf das zweite Signal der ersten

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Logikschaltung mit einer zweiten logischen Wertigkeit anspricht und den zweiten seriellen Datenstrom von der dritten Logikschaltung an den Ausgang liefert.

ReRb/Pi.

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