DE3238143A1

DE3238143A1 - Digitaldatenuebertragungssystem mit paritaetsbitwortaufschaltung

Info

Publication number: DE3238143A1
Application number: DE19823238143
Authority: DE
Inventors: Charles Sinclair 94303 Palo Alto Calif. Weaver; John Milton 94301 Palo Alto Calif. Yarborough jun.
Original assignee: SRI International Inc; Stanford Research Institute
Current assignee: SRI International Inc
Priority date: 1981-10-15
Filing date: 1982-10-14
Publication date: 1983-04-28
Also published as: US4425645A; GB2110509B; GB2110509A; JPS5879352A

Description

Background der Erfindung:

Bekannte Digitaldatenkommunikationssysteme zum Übertragen von digitalen Daten werden im allgemeinen entweder als Synchron- oder als Asynchronsysteme klassifiziert. Asynchrone Übertragungen enthalten das Senden gleichlanger Datenimpulse; ein für diese Zwecke geeignetes gemeinsames Datencharakterformat weist einen Startbit, die Datenbits (mit oder ohne einen Paritätsbit) und einen oder mehrere Stoppbits auf. Mit den Daten wird keine Taktinformation gesandt, da der Empfänger beim Beginn eines jeden Charakters leicht resynchronisiert. Für die asynchrone Übertragung ist ein großer Anteil von Overheadbits erforderlich.

Das synchrone Übertragen schließt das Senden von Blöcken von Datenbits zusammen mit dem Synchronisieren, Einstellen, Charakterisieren bei etwa 100 Byte Datenintervallen ein. Bei der synchronen übertragung ist ein viel geringerer Anteil von Overheadbits erforderlich. Die Daten müssen aber das Synchronisieren, Einstellen, Charakterisieren einschließen. Außerdem sind bei Synchronsystemen viel komplexere Fehlerprüfschemata im Vergleich zu Asynchronsystemen erforderlich, wenn der Verlust großer Informationsblöcke beim Auftreten von Übertragungsfehlern und Verlust der Synchronisierung vermieden werden soll.

Bei der vorliegenden Erfindung sind die einzigen erforderlichen Overheadsbits Wortparitätsbits, die in jedem Fall oft übertragen werden.

Zusammenfassung der Erfindung und deren Aufgaben;

Eine Aufgabe der Erfindung ist die Schaffung eines verbesserten Verfahrens und Systems zur Datenübertragung in

Form einer Bitfolge bzw. eines Bitflusses, die bzw. der aus Wörtern besteht, die Datenbits und einen Paritätsbit enthalten, ohne daß das Synchronisieren oder Einstellen von Charakteren, Startbits, Stoppbits oder dgl. erforderlich sind.

Eine Aufgabe der Erfindung ist die Schaffung eines Paritätbitwortauf schalt- bzw. -lock-on-Verfahrens und einer Einrichtung zum Erzeugen von Wbrttakt- bzw.-Clock-Impulsen in Erwiderung auf eine Bitfolge des obengenannten Typs, die mit den in der Folge enthaltenen Wortparitätbits synchronisiert ist.

Die oben genannten und andere Aufgaben und Vorteile der Erfindung werden durch Hinzufügen eines Paritätbits zu den digitalen Datenbits erzielt, um eine serielle Bitfolge zu erzeugen, die aus gleichlangen Wörtern besteht, von denen jedes eine Mehrzahl von Datenbits und einen Paritätsbit aufweisen. Das Signal wird kodiert und das kodierte Signal zu einer Empfangsstelle übertragen, ohne daß ein Wortsynchronisieren, Taktgeben oder Taktsignale erforderlich sind. Ein "selbsttakf'-artiger Kode wird zum Kodieren des Signals verwendet, was das Erzeugen von Bittaktimpulsen während des Dekodierens gestattet. An der Empfangsstelle werden Bittaktimpulse erzeugt und wird das Signal dekodiert, wodurch es in seine ursprüngliche Form, d.h. in eine Bitfolge zurückgeführt wird, die aus gleichlangen Wörtern besteht, von denen jedes mehrere Datenbits und einen Paritätsbit aufweist Der dekodierte Ausgang wird dann zum Erzeugen von Worttaktimpulsen verwendet, die mit den Paritätsbits synchronisiert werden. Zum Erzeugen der Worttaktimpulse wird ein Verfahren zum Aufschalten⁺auf den Paritätsbit der Bitfolge angewendet, das das Paritätsprüfen von Wortlängengruppen von Bits in jedem Bitintervall einschließt, um Paritäts-Richtigsignale und Paritäts-Fehlersignale zu erzeugen, wenn die Parität

+ Lock-on

stimmt bzw. nicht stimmt. Alle Paritäts-Richtigsignale und die zuerst auftretenden Paritäts-Fehlersignale für jede integrale Mehrfachwortlängengruppe von Bits. (d.h. Datenbits plus dem Paritätsbit) u/erden in einer Speichereinrichtung gespeichert, die mindestens für eine Wortlänge ausreicht. Die gespeicherten Paritätssignale «/erden geprüft und synchron mit dem Paritätsbit der Folge wird ein Worttaktimpuls erzeugt, wenn nur ein Paritäts-Richtigsignal in einem Wortlängenteil des Speichers gespeichert ist. Wenn dieser Teil des Speichers nur Paritäts-Fehlersignale und kein Paritäts-Richtigsignal aufweist, wird er wieder mit allen Paritäts-Richtigsiqnalen aufgeladen und die Erzeugung won Worttaktimpulsen wird beendet, bis wieder eine Paritätsbitaufschaltung erreicht ist.

Die Erfindung sowie deren Aufgaben und Vorteile werden in der folgenden Beschreibung in Verbindung mit der Zeichnung näher erläutert.

In der Beschreibung, bei der für die gleichen Teile in verschiedenen Ansichten gleiche Bezugszeichen verwendet sind, zeigen:

Fig 1 ein vereinfachtes Blockdiaqramm zur Darstellung eines digitalen Datenübertragungssystems als eine Ausbildung der Erfindung;

Fig. 2 eine graphische Darstellung, welche das Format der Daten vom in Fig. 1 gezeigten Paritätsbitgenerator zusammen mit den Bit- und Worttaktimpulsen für die Daten zeigt;

Fig. 3A ein Blockdiagramm eines digitalen Übertragungs- und Empfangssystems nach einer Ausbildung der Erfindung;

In Fig. 3A ist eine Sende- bzw. Übertragungseinheit und in Fig. 3B eine Fmpfangs- bzw. Aufnahmeeinheit gezeigt;

Fig. 4 ein Blockdiagramm einer gemäß der Erfindung ausgebildeten neuen Paritätsbit-Aufschalteinrichtung, die bei dem System von Fig. 1 und Figuren 3A und 3B anwendbar ist?

Fig« 5 Signale, die an verschiedenen Stellen des in Fig„ 4 gezeigten Paritätsbit - AufSchaltkreises auftreten und zur Erläuterung des Betriebs derselben verwendet sind.

Gemäß Fig. 1 ist ein System zum Senden bzw. Übertragen und Empfangen einer seriellen Bitfolge bzw. eines laufenden Bit-Flusses gezeigt, bei dem die Sende- bzw. Übertragungseinheit einen Paritätsbitgenerator 10 und die Aufnahmebzw. Empfangseinheit einen Paritätsbit-Aufschalt- bzw. -Anschaltkreia 12 aufweisen; die Übertragungs- und Aufnahmeeinheiten sind durch eine übertragungsleitung 14 miteinander verbunden. Entweder serielle oder parallele digitale zu übertragende Datenbits werden zusammen mit Worttaktimpulsen von irgendeiner nicht gezeigten geeiqneten Quelle dem Paritätsbitgenerator 10 zugeführt. Wie leicht ersichtlich ist, wird ein ungerader oder gerader Paritätsbit den Datenbits hinzugefügt und auf der Generatorausgangsleitung 16T wird eine serielle Bitfolge, bestehend aus gleich langen Wörtern erzeugt, von denen jedes Datenbits und einen Paritätsbit enthält. An einer zweiten Ausgangsleitung IRT des Generators sind zum Takten der Daten- und Paritätsbits vom Generator Bittaktimpulse verfügbar.

■-ν- je ■■■■"'" ^3238U3

Die Paritätsbitgeneratorausgänge an den Leitungen 16 T und 1ST desselben sind in Fig. 2 herausgegriffen, auf die nun Bezug genommen wird. Das n-te Wort zusammen mit Teilen der (n-1) ten und (n+1) ten Wörter sind auf der Leitung 16T des Generators gezeigt und durch Referenzcharaktere 20 bezeichnet. Jedes Wort einer seriellen Bit-Folge u/eist eine Mehrzahl von Datenbits, hier zehn, zusammen mit einem Paritätsbit auf. In der vorliegenden Beschreibung und den Ansprüchen wird der Ausdruck "Wort" zur Identifizierung won Datenbits plus dem zugehörigen Paritätsbit verwendet. In der dargestellten Anordnung wird daher eine Folge von elf Bitwärtern gezeigt, von denen jedes Wort aus einer Mehrzahl von Datenbits (hier zehn) und einem Paritätsbit besteht. Bei der dargestellten Anordnung geht jeweils ein Paritätsbit den Datenbits in der Folge voraus. Falls erwünscht, kann er auch den Datenbits in der Bitfolge folgen oder an irgendeiner Stelle in den Bits des Datenvi/ortes angeordnet sein. Die Anzahl der Datenbits in jedem Wort ist nicht auf zehn beschränkt, obwohl natürlich Wörter gleicher Länge erforderlich sind. Bittaktimpulse 22 sind wie gezeigt mit den Folgebits synchronisiert.

Die serielle Bitfolge wird durch geeignete Mittel, einschließlich der gezeigten übertragungsleitung 14 zur Empfangseinheit übertragen. Die Folge kann z.B. kodiert werden und das kodierte Signal wird einem Empfänger zugeleitet, der einen Dekoder aufweist, um das Signal in dessen Originalform zurückzuführen, In Fig. 1 sind Bittaktimpulse gezeigt, welche dem Empfänger über die Leitung 18R zugeführt werden. Falls kodiert wird, kann ein Kode der "Bitselbsttaktweise" angewendet werden, um zu vermeiden, daß der Bittakt mitübertragen wird. Die mit Bitselbsttaktkodes kodierten Bittaktsignale werden vom Dekoder aus der übertragenen Datenbit folge erzeugt, ohne daß

ein Bittaktimpuls dem Dekoder zuzuführen ist. Eine solche Anordnung ist in Figuren 3A und 3B gezeigt und wird unten beschrieben.

Unabhängig davon, ob Bittaktimpulse übertragen oder am Empfänger erzeugt werden, wird die ursprüngliche serielle Bitfolge am Empfänger reproduziert und als Eingang an den Paritäts-Aufschaltkreis 12 desselben geleitet, und zwar zusammen mit einem Bittakt zum Takten der Folgen in den Kreis 12. Die in Fig. 2 gezeigte Wortfolge 20 und Bittakt 22 stellen den Ausgang des Paritätsbitgenerators 10 und den Eingang zum Paritäts-Aufschaltkreis 12 dar.

Der Paritäts-Aufschaltkreis 12 erzeugt in Erwiderung auf die serielle Bitfolge, die durch den Bittakt 22 darauf aufgegeben ist, Worttaktimpulse 24 (wie in Fig. 2 gezeigt) auf der Ausgangsleitung 26 desselben, die mit dem Datenausgang auf der Leitung 28 des Generators synchronisiert sind, der sowohl in serieller als auch in paralleler Form zugängig ist. Ein in Fig. 2 nicht gezeigter dritter Ausgang ist an der Leitung 30 vom Paritätsbitanschaltkreis mit einem Signal versehen, wenn der Kreis mit dem Paritätsbit der Datenfolge beaufschlagt ist. Einzelheiten der Paritätsbitauf schaltung sind im folgenden beschrieben. Für die vorliegenden Zwecke wird deutlich, daß mit dem neuen erfindungsgemäßen System keine Wortsynchron- oder -einstellimpulse erforderlich sind, die bei konventionellen synchronen Übertragungssystemen zum Übertragen der Wortsynchronisierung er forderlich sind . Entsprechend sind auch keine Start- und Stoppbits erforderlich, wie sie bei üblichen asynchronen Übertragungssystemen zur Wortsynchronisierungsübertragung verlangt werden. Bei der vorliegenden

Erfindung, bei der eine Datenbits und einen Paritätsbit enthaltende Bitfolge übertragen wird, wird die Übertragung von öv/erheadbits vermindert. Da zur Datenübertragung oft ein Paritätsbit an Datenbits angehängt wird, werden bei der Erfindung Daten ohne zusätzliche Overheadbits übertragen. Es ist daher verständlich, daß das System gemäß der Erfindung im wesentlichen ein synchrones Übertragungssystem enthält, bei dem die Wortsynchronisierung in das Dat eingebettet ist, das übertragen werden soll.

Gemäß Fig. 3A dient eine dargestellte Ubertragungseinheit zur Übertragung eines Analogsignals f (t) von einer nicht gezeigten Quelle zu einer entfernten Stelle. Das analoge Eingangssignal f (t) wird durch einen Analog/Digital-Konverter 34 in die Digitalform konvertiert; das n-te-Beispiel des Analog/Digital-Konverter-Ausgangs wird mit f in Fig. 3A dargestellt. Der Analog/Digital-Konverter-Ausgang f - entweder im Reihen- oder im Parallelformat wird zusammen mit einem Worttaktausgang einem Paritätsbitgenerator 10 zugeleitet, bei dem ein Paritätsbit an die Datenbits angehängt ist. Die Datenbits, mit Parität, werden zusammen mit einem Bittakt vom Paritätsbitgenerator zum Kodieren einem Kodierer 36 zugeführt. Es sind zahlreiche Kodierschematas zum Kodieren von Digitaldaten bekannt. Bei der vorliegenden Ausbildung wird ein Bitselbsttaktkode angewendet, der während des Dekodierens zum Erzeugen von Bittaktimpulsen verwendet wird, um das dekodierte Signal vom Dekoder zu verschieben. Bei Verwendung eines Bitselbsttaktkodes weist der Kodierausgang nur eine serielle Bitfolge auf, die aus kodierten Datenbits mit Parität besteht. Der Miller-Kode ist ein Beispiel für einen Bitselbsttaktkode. Solche andere Kodes weisen Bi-Phasenkodes_t wie Bi-Phase-level, Bi-Phase-mark und Bi-Phase-space,auf. Ein

J_n" "·"""" 3238 H

'49-

M/eiterer Vorteil der Verwendung des Miller-Kodes zum Kodieren am Kodierer 36 besteht darin, daß er eine relativ geringe Bandbreite für eine vorgegebene Bitrate verlangt.

Die vom Kodierer 36 kodierten Signale werden zu einem entfernt liegenden Empfänger übertragen und/oder aufgezeichnet. Zur übertragung von Digitaldaten werden oft Winkelmodulationsschemata, wie Frequenzschiebeschlüssel ( frequency-shif t-keying ), Phasenmodulation oder dgl., angewendet. Gemäß Fig. 3A ist der gezeigte Ausgang des Kodierers 36 über einen Schalter 38 an einen Sender oder Übertrager 40 zum Übertragen« über die Übertragungsleitung 42 bis zu einem entfernten Empfänger angeschlossen« In der anderen in unterbrochenen Linien gezeigten Stellung des Schalters 38 ist der Ausgang des Kodierers 36 mit einer Aufzeichnungs- bzw. Aufnahmeeinheit 44 zur Aufnahme der kodierten Signale verbunden.

Die über die Leitung 42 übertragenen Signale werden gemäß Fig. 3B am Empfänger 46 aufgenommen, an dem sie zur Wiederentnahme der kodierten Signale vom Übertrager 40 demoduliert werden. Der Ausgang des Empfängers 46 weist das kodierte Digitalsignal auf und wird über einen Schalter 48 an einen Dekodierer 50 zum Dekodieren der kodierten Signale und zum Erzeugen von Bittaktsignalen geführt, die mit Ausgangsbits des Dekodierers synchronisiert sind.

Gemäß Fig. 3A beispielsweise von der Aufnahmeeinheit 44 aufgezeichnete kodierte Ditigalsignale können zum Dekodieren und nachfolgenden Verarbeiten an den Dekodierer 50 geleitet werden. Wenn sich der Schalter 48 in der durch

- AO-"' '"'''"' ^3238U3

unterbrochene Linien gezeigten Stellung befindet, werden Signale von einer Wiedergabeeinheit 52 dem Dekodierer 50 zugeführt. Da, wie oben beschrieben, zum Kodieren der Signale ein Bitselbsttaktkode angewendet wird, ist kein Extrakanal zum Aufzeichnen eines Bittaktes erforderlich. Darüber hinaus ist auch kein Kanal zur Aufzeichnung eines Worttaktes erforderlich, da die Worttaktsignale mit Hilfe des Paritätsbit- AufSchaltkreises 12 erzeugt werden, an den die Signal- und Bittaktausgänge des Dekodierers 50 geleitet sind.

Gemäß Fig. 3B weisen die Ausgänge von dem Paritätsbit-Auf schaltkreis 12 aktuelle Beispielsignale f mit Paritätsbit oder Beispielsignale auf, von denen der Paritätsbit weggenommen ist, darüber hinaus ein Aufschaltsignal⁺ zum Signalisieren, ob der Kreis auf die Paritätsbits der angelegten Wortfolge aufgeschaltet ist oder nicht, und Worttaktimpulse, sofern der Kreis auf die Paritätsbits aufgeschaltet ist. Ein Digital/Analog-Konverter 54 spricht auf die Ausgänge des Patitätsbit-AufSchaltkreises 12 an und konvertiert die Signalbeispiele f in die analoge Form; vom Analogausgang des Konverters 54 kann jede gewünschte Anwendung gemacht werden.

Gemäß Fig. 4 sind Einzelheiten eines Paritätsbit-Anschaltkreises 12 gezeigt. Eine serielle Bitfolge, die aus gleichlangen Wörtern besteht, von denen jedes Wort aus Datenbits und einem Paritätsbit besteht, ist über die Leitung 56 an den Paritätsbit-Anschaltkreis angelegt. Ein Bittaktsignaleingang auf der Leitung 48 Sorgt für das Takten des Kreises, Ausgänge des Paritätsbit-Anschaltkreises weisen auf der Leitung 60 Daten, auf der Leitung 62 Worttaktsignale, die

+ Lock-on

^3238U3

mit Paritätsbits des Datenausgangs auf der Leitung 60 synchronisiert sind, wenn der Kreis auf solche Paritätsbits aufgeschaltet ist, wie dies durch ein Aufschaltsignal auf der Leitung 64 gezeigt ist. Diese Ausgänge sind wie gezeigt einem Anwendungskreis 66 zugeführt.

Die Wortfolge von Datenbits mit einem Paritätsbit sind auf der Leitung 56 dem Serieneingang eines ersten Schieberegisters 70 zugeführt, dessen Kapazität einer Wortlänge oder einem Mehrfachen der Wortlänge entspricht. Bei der dargestellten Ausführung, bei der die Wortfolge 20 (Fig.2) aus Wörtern besteht, die zehn Datenbits und einen Paritätsbit verwenden, hat das Schieberegister 70 eine Kapazität, die ein integrales Mehrfaches von elf Bits besitzt, und in Fig. 4 ist ein Schieberegister 70 mit elf Bitkapazitäten gezeigt. Der Serienausgang des Schieberegisters ist mit der Ausgangsleitung 60 des Paritätsbit-Anschaltkreises 12 verbunden. Bei der gezeigten Anordnung wird die Bitfolge 20 einfach unter der Steuerung von Bittaktimpulsen 22 auf der Takteingangsleitung 58 in das Schieberegister 70 eingeschoben.

Die parallelen Ausgangsleitungen 72 des Schieberegisters sind an die parallelen Eingänge des Paritätsprüfers 74 angeschlossen, um die Parität der elf Bits zu prüfen, die im Register enthalten sind. Es werden entweder geradzahlige oder ungeradzahlige Paritätsprüfer 74 angewendet, abhängig davon, welches Paritätssystem,entweder ein geradzahliges oder ein ungeradzahliges Paritätssystem,verwendet ist. Die Bitfolge wird in das Register 70 eingeschoben, die Parität wird bei jedem Bitintervall geprüft und abhängig von den Ergebnissen der Paritätsprüfung werden ein Paritäts-

"Richtig"- oder ein Paritäts-"Fehler"-Signal auf der Ausgangsleitung 16 des Paritätsprüfers erzeugt, das 1-Bit : bzw. ein O-Bit aufweist.

Der Ausgang des Paritätsprüfers 74 wird über die Leitung an einen Eingang eines logischen Tores 78, das wie dargestellt ein UND-Tor bildet, angeschlossen. Der Ausgang des UND-Tores wird auf der Leitung 80 an den Serieneingang eines zweiten Schieberegisters 82 gelegt, und zwar wird der Serienausgang des genannten Schieberegisters über die Leitung 84 mit dem zweiten Eingang des UND-Tores 78 verbunden. Das zweite Schieberegister 82 weist die gleiche Kapazität wie das Schieberegister 70, nämlich elf Bits, auf. Das Schieberegister 82 wird mittels Bittaktimpulsen 22 (Fig. 2) der gleichen Geschwindigkeit wie das Schieberegister 70 getaktet. Wenn der Ausgang des Schieberegisters ein 1-Bit ist, werden entweder ein 1-Bit oder ein O-Bit in das Schieberegister 82 eingeschoben, und zwar abhängig davon, ob der Ausgang des Paritätsprüfers ein 1-Bit oder ein O-Bit ist. Es wird darauf hingewiesen, daß in dieser Beschreibung "EINS" und "NULL"-ßits nicht immer durch hohe bzw. niedrige Signale dargestellt werden. Die "EINS" und "NULL"-Signale können auch durch entweder ein hohes oder ein niedriges Signal repräsentiert sein. Zum Verständnis des in Fig. 4 gezeigten Blockdiagramms der Erfindung ist es nicht erforderlich, daß eine einzige Konvention zur Bildung der binären Daten (Digits) angewendet wird.

Die Parallelausgänge 86 des Schieberegisters 82 sind mit einer ersten bzw. einer zweiten Torschaltung 88, 90 verbunden. Die Ausgangsleitung 62 der logischen Torschaltung 88 ist eine "EINS", wenn die Eingangsleitungen 86-1 bis

86-10 "NULLEN" sind und die Leitung 86-11 eine "EINS" ist« Mit irgendwelchen anderen Eingangskombinationen ist der Ausgang der logischen Torschaltung 88 "NULL". Die Ausgangsleitung 94 der logischen Torschaltung 88 ist eine "EINS", wenn alle Eingangsleitungen 86-1 bis 86-11 "NULL" sind. Mit jeder anderen Kombination von Eingängen, d.h. wenn eine oder mehrere Eingangsleitungen eine "EINS" i-sfc, ist der Ausgang der logischen Torschaltung 90 "NULL".

Wenn der Paritätsbit-Aufschaltkreis 12 auf ein Paritätsbit in der zugeleiteten Wortbitfolge aufschaltet, wird ein mit dem Paritätsbit synchronisierter Worttaktimpuls von der logischen Torschaltung 88 auf die Ausgangsleitung 62 gelegt. Der Worttaktimpuls wird dem Rüekstellanschluß eines Flip-Flop 96 zugeführt, um den Flip-Flop zurückzustellen, wenn er sich im eingestellten Zustand befindete Wenn er zurückgestellt ist, geht der Q-Ausgang auf sin Richtig-Niveau, das über die Leitung 64 dem Anwendungskreis 66 zugeführt ist, um zu signalisieren, daß der Kreis 12 auf den Paritätsbit geschaltet ist. Der Ausgang von der logischen Torschaltung 90, die feststellt, wenn alle elf Bits, die im Schieberegister 82 enthalten sind, "NULL" sind, wird an den Lasteingangsanschluß des Schieberegisters 82 gelegt, um dasselbe mit allen 1-Bits zu beladen*

Der Betrieb des Paritätsbit-Aufschaltkreises 12 wird am besten mit Bezugnahme auf die Wellenformen von Fig. 5 verstanden. Bits der gezeigten Wellenformen sind in willkürliche Bitgruppen 1-7 aufgeteilt, von denen jede Gruppe aus elf Bits mit den Nummern 1-11 gebildet ist. Da jedes Wort in der Datenimpulskette aus zehn Datenbits und einem Paritätsbit besteht, ist bekannt, daß zehn der elf Bits jeder

-κτ- 24

Gruppe Datenbits und ein Bit, den Paritätsbit, aufweisen, auf den die Schaltung anspricht bzw. der auf die Schaltung aufgeschaltet ist. Sobald die Paritätsaufschaltung erreicht ist, ist nicht bekannt, u/elcher Bit in der Gruppe den Paritätsbit enthält.

Wenn angenommen wird, daß das Schieberegister 82 mit allen "EINS"-Bits beladen ist, wird dann, wenn Bits durch das Register 82 getaktet sind, der Serienausgang des Registers auf der Leitung 84 zum UND-Tor 78 ein 1-Bit für mindestens die ersten elf Bits sein. Mit einem 1-Bit auf der Leitung 84 zum UND-Tor 78 ist der Torausgang auf der Leitung 80 ein 1-Bit, wenn der Ausgang des Paritätsprüfers auch ein 1-Bit (Parität ist richtig) darstellt und ein O-Bit, wenn der Paritätsprüferausgang ein O-Bit (Parität ist unrichtig) ist. Gemäß Fig. 5 führt dann, wenn die Bitzahl 1 der Bitgruppe 1 in das Datenschieberegister 70 eingeschoben wird, eine Paritätsprüfung von elf Bits im Register zu einem "NULL"-Paritätsfehler-Ausgang vom Paritätsprüfer 74, Wellenform A.

Im Ergebnis wird der Ausgang des UND-Tores 78 "NULL" und wird der Ausgang in das Register 82 eingeschoben, Wellenform C. Der nächste Eingangsbit wird in das Datenregister 70 eingeschoben und die Parität der elf Bits, die dort enthalten sind, wird wiederum geprüft und erzeugt gemäß Wellenform A einen Paritätsprüferausgang von "NULL", der über das UND-Tor 78 in das Register 82 eingeschoben wird. Bei der Bitzahl 3 der Bitgruppe 1 ist der Ausgang des .Paritätsprüfers ein 1-Bit, d.h. "richtig", welches "EINS"-Signal über das UND-Tor 78 dem Eingang des Registers 82 zugeführt wird. Das Tor 78 wird durch "EINS"-Ausgang vom Schieberegister 82 zu dieser Zeit durchgeschaltet, wie

-Wodurch die Wellenform B gezeigt ist. Gemäß Fig. 5, Wellenform A, werden Paritätsprüferausgänge von "NULL" erzeugt, wenn die Prüfung des Inhalts des Datenregisters 70 erfolgt, wenn die Bits 1, 2, 4, 5 und 6 in das Register eingeschoben sind und werden Paritätsprüferausänge von "EINS" (Parität "richtig") erzeugt, wenn Bits 3, 7, 8, 9, 10 und 11 in das Register 70 eintreten. Nun ist beim Bit 1 und der Bitgruppe 2 der Ausgang vom Schieberegister 82 "NULL" (Wellenform B), wobei ein Eingang zum UND-Tor 78 bei einem "NULL"-Ausgang (vom Tor), der in das Schieberegister 82 eingetreten ist, "NULL" iet. In diesem Fall führt eine "NULL" am Serienausgang des Registers 82 unabhängig vom Ausgang des Paritätsprüfers 74 zu einer "NULL", die in das Register eintritt. Dann wird im wesentlichen festgestellt, daß die Parität geprüft wurde und das Ergebnis der Paritätsprüfung wird in das Register 82 nur so lange eingegeben, bis vorherige integrale Mehrfachgruppen von Bits Paritäs-"Richtig"-Ausgänge erzeugt haben.

Nachdem sämtliche Gruppen von 1-Bits in das Datenregister 70 eingegeben bzw. eingeschoben wurden, wird die Parität im Durchschnitt "richtig" für eine Hälfte der Paritätsprüfungen feststellen. Bei der abgebildeten Anordnung wird die Parität "richtig" festgestellt, wenn die sechs Bits 3, 7, 8, 9, 10 und 11 der Gruppe 1 eingetreten sind. Wenn nun die Gruppe 2 Bits in das Datenregister 70 eingeschoben sind, wird die Parität im wesentlichen lediglich beim Eintritt von Bits 3, 7, 8, 9, 10 und 11 festgestellt; dabei wird die Parität als "richtig" während der Paritätsprüfung der entsprechenden 1-Bit-Gruppe festgestellt. Von dieser 2-Bit-Gruppe wird ein Paritätsprüferausgang von "NULL" erzeugt, wenn die Bits 3, 8, 9 und 11 in das Datenregister eingetreten sind, und wird ein Paritätsprüferausgang von "EINS" erzeugt, wenn die Bits 7 und 10 eingetreten sind (Wellenform A). Diese "NULLEN" und "EINSEN" werden über das UND-

^3238U3

Tor 78 in das Schieberegister 82 eingegeben. Für alle anderen Bits wird eine "NULL" wieder in das Register 82 eingegeben, da der Ausgang des Registers 82 "NULL" ist. Wenn nun die 3-Bits-Gruppe in das Datenregister 70 eingetreten ist, wird die Parität im wesentlichen nur dann geprüft, wenn die Bits 7 und 10 eingetreten sind. Aus der Wellenform A ergibt sich, daß der Paritätsbitgeneratorausgang "NULL" ist beim Bit 7 der Gruppe 3, wodurch eine "NULL" in das Schieberegister 82 eintritt. Nunmehr enthält das Schieberegister 82 einen einzigen "EINS"-Bit, hier der Bit 10, während der Rest "NULL"-Bits sind. Wenn dieser "EINS"-Bit in die letzte Stufe des Registers 82 eingeschoben ist, wird von der logischen Torschaltung 88 ein Ausgang - die Wellenform D - erzeugt, der mit dem Paritätsbit synchronisiert ist. Der Ausgang der logischen Torschaltung 88 stellt den Flip-Flop 96 (Wellenform F) zurück, um anzuzeigen, daß die Paritätsbit-Aufschaltung erreicht ist. Ein "EINS"-Bit wird wieder in das Schieberegister 82 eingeführt, so lang, wie der Paritätsprüferausgang "richtig" ist, d.h. es ist eine "EINS" vorhanden, wenn die einzige "EINS", die im Schieberegister 82 enthalten ist, sich an der letzten Registerstufe befindet. Die Paritätsprüfung findet alle elf Bits statt, zu welcher Zeit die logische Torschaltung 88 einen "EINS"-Ausgang erzeugt, wenn die Parität "richtig" ist.

Wenn nach dem Aufschalten die Paritätsprüfung ausfällt, d.h. wenn der Paritätsgeneratorausgang "NULL" ist, wenn der Paritätsbit geprüft wurde, ist der Ausgang des UND-Tores 78 "NULL", und wird die "NULL" in das Schieberegister 82 eintreten. Nun wird jede Stufe des Schieberegisters 82 mit einem "NULL"-Bit geladen, worauf ein

"EINS"-Ausgang (Wellenform E) durch die logische Torschaltung 90 erzeugt wird. Wie oben gezeigt, stellt dieser Ausgang den Flip-Flop 96 (Wellenform F) ein, bzw. schaltet dieser Ausgang den Flip-Flop 96 an, um anzuzeigen, daß der Schaltkreis 12 nicht langer auf den Paritätsbit aufgeschaltet ist. Der Ausgang der logischen Torschaltung 90 wird ebenfalls als ein Lastsignal dem Schieberegister 82 zugeführt, um das Register mit sämtlichen "EINSEN" zu beladen. Der Vorgang schreitet in der oben beschriebenen Weise fort, bis nur ein einziger "EINS"-Bit im Schieberegister 82 enthalten ist; zu dieser Zeit wird ein Worttakt am Ausgang der logischen Torschaltung 88 jedesmal dann erzeugt, wenn der "EINS"-Bit die letzte Stufe des Registers erreicht hat«

Eine statistische Analyse der Wahrscheinlichkeit des Paritätsbit-Aufschaltens, nachdem die Aufschaltung verloren ging und das Schieberegister 82 mit sämtlichen "EINSEN" beladen wurde, wird nunmehr durchgeführt. Während dieses Aufschaltvorganges werden die ersten M-Bits zur Parität geprüft (annahmegemäß eine (M-l)-Bit-A/D-Umformung). Die Wahrscheinlichkeit einer korrekten Prüfung beträgt 0_s5, wenn das Bit kein Paritäts-"richtig"-Bit ist. Die Parität wird im nächsten Satz von M-Bits nur dann geprüft, wenn das entsprechende Bit im ersten Satz positiv geprüft wurde,(d.h. wenn nur die 1», 5. und 6. Bits im ersten Satz positiv geprüft wurden, werden nur die 1., 5. und 6. Bits im zweiten Satz bzw. bei der zweiten Einschaltung geprüft).

Dieses Verfahren wird mit aufeinanderfolgenden Sätzen bzw< > Einschaltungen von M-Bits solange fortgesetzt, bis nur ein Bit in einem Satz zu prüfen ist, d.h. nur eine "Spalte" (slot) wurde in allen Sätzen positiv geprüft. Der Spalt

wird als das Paritäts-"richtig"-Bit enthaltend angenommen .

Die Wahrscheinlichkeit der Paritätsprüfung N in einem

-N

Spalt ohne Paritätsbit beträgt 2 , und die Wahrscheinlichkeit, daß solch ein Spalt nach N-Versuchen als Nicht-Parität korrekt klassifiziert wurde, beträgt (l-2~ ). Die Wahrscheinlichkeit, daß alle M-I Nicht-Paritätsspalten nach N-Versuchen korrekt klassifiziert wurden, beträgt (l-2~ ) . Die Wahrscheinlichkeit P,, daß einer oder mehrere der Nicht-Paritätsspalten nach N-Versuchen unkorrekt klassifizeirt wurden, beträgt:

P₁ = 1 - (1 - 2"N)"-¹. (1)

Dies ist die Wahrscheinlichkeit, daß kein Aufschalten nach N aufgetreten ist. Die Tabelle 1 zeigt Pj für M = 11 und verschiedene Werte von N.

Die Wahrscheinlichkeit des Aufschaltens bei genau N-Versuchen ist die Wahrscheinlichkeit, daß einige Nicht-Paritätsspalten, die nach (N-I)-Versuchen unkorrekt klassifiziert wurden mal der Wahrscheinlichkeit, daß alle nach N-Versuchen korrekt klassifiziert wurden, d.h.

P(N) = Q -(I - ₂-Ν+1)Μ-Γ] ₍₁ _ ₂-N_}M-l

für N ^2
₉-M+l

für N=I. (2)

Tabelle 1

Die Wahrscheinlichkeit von keiner Aufschaltung⁺nach N-Ver· suchen (M=Il)

Lock-up

N P

1 D.999

2 0,944

3 0.737

4 0.476

5 0.272

6 0,146

7 0.075

8 0.038

9 0.019

0.010 0.005 0.002

Die Tabelle 2 gibt P(N) für unterschiedliche Werte von N und M = 11 an. Der Erwartungswert von N, E(N) wird u/ie folgt gegeben;

E(N) = \fc. N P (N)
N = I

N=2 (3)

^3238U3

Tabelle 2

Die Wahrscheinlichkeit von Verschließungen (Lock-up) bei dem N-ten-Versuch (M = 11)

N P(N)

2 0.0001

3 0.0529

4 0.0938

5 0.2494

6 0.1980

7 0.1246

8 0.0693

9 0.0373

0.0188

0.0099

0.0050

Die Quantität E(N) vi/urde für M = 11 numerisch abgeschätzt und beträgt gleich 5.43.

Die Erfindung u/urde in Einzelheiten beschrieben und verschiedene Abänderungen und Modifikationen derselben sind hieraus für den Fachmann verständlich. So kann z.B. das

v 3/f.

Dat, das in das Schieberegister 70 eingeschoben ist, parallel, anstatt wie gezeigt, in Serie ausgelesen werden. Fall gewünscht, kann das Paritätsbit von den Datenbits lediglich durch Verbinden der Ausgänge von den ersten zehn Stufen, nicht aber der Endstufe des Registers 70, abgezogen werden. Es ist auch verständlich, daß durch geringe Modifikationen auch ein Betrieb des Paritätsbit-AufSchaltkreises mit einer Bitfolge durchführbar ist, bei der der Paritätsbit irgendwo in den Datenbits oder nach den Datenbits anstelle vor den Datenbits positioniert wird. Es ist beabsichtigt, daß die oben genannten und auch solche anderen Änderungen lind Modifikationen in den Schutz des Patents einzubeziehen sind, wie.er in den Ansprüchen beansprucht wird«

Claims

PATENTANSPRÜCHE

1. System zum elektrischen übertragen, Aufzeichnen und Wiedergeben oder dgl. einer seriellen Bitfolge, gekennzeichnet durch?

Einen Generator (10), der eine laufende Folge von Bits gleicher Wortlänge erzeugt, von denen jedes Wort ein Paritätabit enthält,

einen Aufschalt- bzw. Lock-on-Kreis (12) für die Paritätsbits zum Aufschalten auf Paritätsbits in einer Folge von diesem Kreis zugeführten Bits gleicher Wortlängen und

eine übertragungseinrichtung zum übertragen der seriellen Bitfolge des Generators (10) zu dem Aufschaltkreis (12).

2. System nach Anspruch 1,

dadurch gekennzeichnet, daß die übertragungseinrichtung folgende Komponenten aufweist:

Einen Kodierer (36) zum Kodieren der vom Generator (10) kommenden Bitfolge unter Verwendung eines Bitselbsttaktkodes und mit einem Ausgang für die kodierte Bitfolge und

einen Dekodierer (50) zum Dekodieren der vom Kodierer kommenden kodierten Bitfolge zur Wiederholung der vom Generator (10) kommenden Bitfolge und zum Erzeugen eines Bittaktimpulses zum Abstoppen der wiederholten Bitfolge zu dem Aufschaltkreis (12).

3. System nach Anspruch 2,

dadurch gekennzeichnet, daß die Übertragungseinrichtung auch folgende Komponenten aufweist:

Einen vom Bitfolgeausgang des Kodierers (36) modulierten Sender bzw. Übertrager (40) und einen auf den Übertragerausgang ansprechenden Empfänger (46) zum Demodulieren des gesendeten bzw. übertragenen Signals, dessen Ausgang an den Dekodierer (50) angeschlossen ist.

4. System nach Anspruch 2 oder 3,
dadurch gekennzeichnet, daß die übertragungseinrichtung auch folgende Komponenten aufweist:

Eine Aufnahmeeinrichtung (44) zum Aufnehmen bzw. Aufzeichnen des Bitfolgeausgangs vom Kodierer (36) und

eine Wiedergabeeinrichtung (52) zum Wiedergeben der aufgenommenen Bitfolge und Zuleiten zum Dekodierer (50).

5. System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Aufschaltkreis (12) eine Einrichtung zum Erzeugen von Worttaktimpulsen aufweist, die beim Aufschalten auf Paritätsbits der dorthin übertragenen seriellen Bitfolge mit Paritätbits synchronisiert sind.

6. System nach Anspruch 5,

dadurch gekennzeichnet, daß der Aufschaltkreis (12) eine Prüfeinrichtung zum periodischen Prüfen eines Teils der dorthin übertragenen seriellen Bitfolge an Ein-Bit-Intervallen aufweist.

7. System nach Anspruch 6,

dadurch gekennzeichnet, daß die Prüfeinrichtung einen Paritätsprüfer (74) zum periodischen Paritätsprüfen von Wortlängenteilen der Bitfolge in Ein-Bit-Intervallen aufweist.

8» System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Aufschaltkreis (12) einen Paritätsprüfer (74) zum periodischen Prüfen der Parität von Wortlängenteilen der Bitfolge in Ein-Bit-Intervallen aufweist«

9. System nach Anspruch 8,

dadurch gekennzeichnet, daß der Aufschaltkreis (12) eine Einrichtung zum Erzeugen von Worttaktimpulsen aufweist, die beim Aufschalten auf Paritätsbits aus der seriellen Bitfolge mit Paritätsbits aus der Bitfolge synchronisiert sind.

10. System nach Anspruch 9,

dadurch gekennzeichnet, daß die Aufschalteinrichtung (12) einen Signalgeber zum Erzeugen eines Paritätsbit-Aufschaltsignals eines bestimmten Pegels beim Aufschalten der Aufschalteinrichtung (12) auf Paritätbits aus der seriellen Bitfolge und eines anderen Pegels beim Verlust der Aufschaltung aufweist.

11. Verfahren zur Digitaldatenübertragung von einer Stelle zu einer anderen, ohne Start-, Stopbits, Einstell- und Synchronisiercharakteristika oder dgl., gekennzeichnet durch folgende Verfahrensschritte:

a) Erzeugen einer seriellen Folge von an die zweite Stelle zu übertragenden Bits mit gleicher Wortlänge an einer ersten Stelle,

b) Übertragen der an der ersten Stelle erzeugten Bitfolge an eine zweite Stelle,

c) wiederholtes Prüfen der Wortlängen der zur zweiten Stelle übertragenen seriellen Bitfolge in Ein-Bit-Intervallen an der zweiten Stelle und Aufschalten auf die Paritätbits in der Folge in Antwort auf die Prüfung.

12. Verfahren nach Anspruch 11,
dadurch gekennzeichnet, daß beim Aufschalten auf Paritätsbits in der Folge Wortstop- bzw. -taktimpulse erzeugt werden, die mit Paritätsbits in der Bitfolge synchronisiert sind.

13. Verfahren nach Anspruch 12,
dadurch gekennzeichnet, daß bei Erreichen der Aufschaltung ein Aufschaltsignal eines Pegels und bei Fehlen bzw. Verlust der Aufschaltung ein Aufschaltsignal eines anderen Pegels erzeugt werden.

14. Verfahren nach einem der Ansprüche 11-13, dadurch gekennzeichnet, daß die erzeugte serielle Bitfolge an der ersten Stelle unter Verwendung eines Bitselbsttakt-bzw. -stopkodes zum Erzeugen einer kodierten seriellen Bitfolge kodiert wird, die an die zweite Stelle übertragen wird, und daß die dorthin übertragene kodierte Bit folge zur Nachbildung der erzeugten seriellen Bitfolge und zum Erzeugen

eines Bittaktimpulses zum Takten bzw. Stoppen der nachgebildeten seriellen Bitfolge dekodiert wird.

15. Digitaldatensystem,

gekennzeichnet durch folgende Kombination:

Einen Generator (10) zum Erzeugen einer seriellen Bitfolge, die aus gleichlangen Wörtern besteht, von denen jedes Wort ein Paritätsbit enthält und einen Paritätbit-Aufschalt- bzw. -Lock-on-Kreis (12) der zum Aufschalten von in der genannten Bitfolge enthaltenen Paritätbits auf die vom Generator (10) kommende serielle Bitfolge anspricht und zum Erzeugen von Worttaktimpulsen mit den Paritätbits synchronisiert ist, wenn auf Paritätsbits aufgeschaltet ist.

16. Digitaldatensystem nach Anspruch 15, dadurch gekennzeichnet , daß der Paritätsbit-Aufschaltkreis (12) eine Einrichtung zum Erzeugen eines Aufschalt- bzw. Lock-on-Signals aufweist, das sich auf einem Niveau befindet, wenn der Paritätsbitaufschaltkreis auf Paritätsbits aufgeschaltet ist und sich auf einem anderen Pegel befindet, wenn die Aufschaltung verloren geht.

17. Digitaldatensystem nach Anspruch 15 oder 16, dadurch gekennzeichnet , daß jedes Wort der Bitfolge aus einer Mehrzahl von Datenbits und aus einem Datenbit besteht.

18. Paritätsbit-Aufschalteinrichtung zur Verwendung beim Aufschalten auf Paritätsbits, die in einer seriellen Folge von Bits gleichlanger Wörter enthalten sind, von denen jedes Wort ein Paritätsbit enthält,

gekennzeichnet durch, einen Paritätsprüfer (74) zum Paritätsprüfen von Wortlängengruppen von Bits der Bitfolge in jedem Bitintervall und

eine auf den Paritätsprüfer (7A) ansprechende Aufschalteinrichtung (12) zum Aufschalten auf Paritätsbits in der Bitfolge und zum Erzeugen von Worttaktimpulsen in Synchronisation mit Paritätsbits während des Aufschaltens von Paritätsbits.

19. Paritätsbits-Aufschalteinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Aufschalteinrichtung (12) ein Schieberegister (82) von der Größe mindestens einer Wortlänge mit einem Serieneingang, einem Serienausgang und Parallelausgängen und

eine vom Serienausgang des Schieberegisters (82) in Steuerabhängigkeit stehende Schiebeeinrichtung (70) zum Verschieben des Ausgangs des Paritätsprüfers (74) zu dem Serieneingang des Schieberegisters (82) aufweist, wenn der Serienausgang des Schieberegisters (82) ein 1-Bit ist und zum Verschieben eines O-Bits in den Serieneingang desselben, wenn der Serienausgang des Schieberegisters (82) ein O-Bit ist.

20. Paritätsbits-Aufschalteinrichtung nach Anspruch 19, dadurch gekennzeichnet, daß eine erste, auf die Parallelausgänge des Schieberegisters (82) ansprechende Einrichtung einen "EINS"-Ausgang nur dann erzeugt, wenn eine vorgegebene Stufe des Schieberegisters (82) ein 1-Bit aufweist, während andere Stufen desselben O-Bits aufweisen, und daß der

Ausgang mit Paritätsbits der seriellen Bitfolge synchronisiert ist.

21. Paritätsbits-Aufschalteinrichtung nach Anspruch 20» dadurch gekennzeichnet, daß eine zweite auf Parallelausgänge des Schieberegisters (82) ansprechende Einrichtung einen "EINS"-Ausgang nur dann erzeugt, wenn jede Stufe des Schieberegisters (82) ein O-Bit aufweist, und daß eine Ladeeinrichtung alle Stufen des Schieberegisters (82) bei Auftreten des von der zweiten Einrichtung erzeugten "EINS"-Ausgangs mit 1-Bits auflädt.

22. Paritätsbits-Aufschalteinrichtung nach Anspruch 21, dadurch gekennzeichnet, daß ein Flip-Flop (96) durch einen "EINS"-Ausgang von einer der ersten und zweiten Einrichtung setzbar bzw. anschaltbar und bei einem "EINS"-Ausgang von der anderen Einrichtung rücksetzbar bzw. ausschaltbar ist, und daß sich der Flip-Flop-Ausgang bei Aufschalten der Aufschalteinrichtung auf Paritätsbits in einem ersten Zustand und ohne Aufschalten auf Paritätsbits in einem zweiten Zustand befindet.

23. Paritätsbits-Aufschalteinrichtung nach einem der Ansprüche 18-22,

dadurch gekennzeichnet, daß Bittaktimpulse die serielle Bitfolge in ein Schieberegister (70) von der Größe mindestens einer Wortlänge schieben, dessen Parallelausgänge zum Paritätsprüfen von im Schieberegister (70) enthaltenen Wortlängen von Bitgruppen beim Einschieben eines jeden Bits in das Schieberegister (70) an den Paritätsprüfer (74) angeschlossen sind,

■Λ.- ·„-.:.. 3238Η3

— ο —

24. Paritätsbits-Aufschalteinrichtung nach einem der Ansprüche 18-23,

dadurch gekennzeichnet, daß jedes Wort der Paritätsbitfolge aus Datenbits und einem Paritätsbit besteht.

25. Päritätsbits-Aüfschalteinrichtung zur Verwendung beim Aufschalten auf Paritätsbits, die in einer serie11eη Bitfο1ge g Te icher Wortlangen enthalten sind, von denen jedes Wort ein Paritätsbit enthält, d a durch g e k e η η ζ e i c h η e t , daß folgende Komponenten verwendet sind: Ein erstes Schieberegister (70) mit größenmäßig mindestens einer Wortlänge und einem Serieneingang sowie mit Parallelausgängen,

einer Einrichtung zum Einschieben der seriellen Bitfolge in das- erste Schieberegister (70), einen auf die Parallelausgänge des ersten Schieberegisters (70) ansprechenden Paritätsprüfer (74) zum Prüfen einer Wortlängengruppe von Bits, wenn jedes Bit in das erste Schieberegister (70) gelangt, ein zweites Schieberegister (82) mit größenmäßig mindestens: einer Wortlänge und-mit einem Serieneingang, einem Serienausgang und Parallelausgängen, einer logischen Torschaltung (78) mit einem ersten und einem zweiten Eingang und mit einem Ausgang, einer Verbindungseinrichtung zum Verbinden von Ausgängen des Paritätsprüfers (74) und des Serienausgangs des zweiten Schieberegisters (82) an die ersten und zweiten Eingänge der logischen Torschaltung (78), einer Verbindungseinrichtung zum Verbinden des Ausgangs der logischen Torschaltung (78) an den Serieneingang des zweiten Schieberegisters (82),

3238H3

einer ersten Torschaltung (88), die zum Erzeugen eines Ausgangs bei gleichzeitigem Auftreten eines 1-Bit an einem ausgev/ählten Parallelausgang und O-Bits an anderen Parallelausgängen auf den Parallelausgang des zweiten Schieberegisters (82) anspricht, und die einen Ausgang in Synchronisation mit dem Auftreten eines Paritätsbits in der Bitfolge in einer ausgewählten Stufe des ersten Schieberegisters (70) erzeugt.

26. Paritätsbit-Aufschalteinrichtung nach Anspruch 25, gekennzeichnet durch eine zweite Torschaltung (90) zum Erzeugen eines Ausgangs bei gleichzeitigem Auftreten von O-Bits an allen Parallelausgängen, die auf das zweite Schieberegister (82) anspricht und

eine Einrichtung, die zum Laden des zweiten Schieberegisters (82) mit 1-Bit auf den Ausgang der zweiten Torschaltung (90) anspricht.

27. Verfahren zum Aufschalten auf bzw. von Paritätsbits, die sich in einer seriellen Bitfolge gleichlanger Wörter befinden, die jeweils ein Paritätsbit aufweisen, gekennzeichnet durch folgende Verfahrensschritte:

Eintakten (Clocking) der seriellen Bitfolge in den Serieneingang eines ersten Schieberegisters (70), das mindestens eine Wortlänge aufnehmen kann, Prüfen der Parität einer Wortlängengruppe von Bits, die im ersten Schieberegister (70) enthalten sind, bei "EINS"-Bitintervallen damit Paritäts-"Richtig"-Signale und/oder Paritäts-"Fehler"-Signale erzielt werden, wenn die Parität geprüft bzw. nicht geprüft (nicht festgestellt) wird,

Zuführen des Patitätssignals an den Serieneingang eines zweiten Schieberegisters (82) mit mindestens einer Wortlänge-Aufnahmekapazität, u/enn irgendeine ausgewählte Stufe des zu/eiten Schieberegisters (82) ein Paritäts-"Richtig"-Signal enthält, andernfalls ein Paritäts-"Fehler"-Signal ohne Rücksicht auf das Ergebnis der Paritätsprüfung dem zu/eiten Schieberegister (82) zugeführt wird und

Erzeugen eines Worttaktimpulses, wenn eine Wortlängengruppe benachbarter Stufen des zu/eiten Schieberegisters (82) Paritäts-"Fehler"-Signale mit Ausnahme einer vorgegebenen Stufe in allen Stufen enthält und die eine vorgegebene Stufe ein Paritäts-"Richtig"-Signal aufweist.

28. Verfahren nach Anspruch 27,
dadurch gekennzeichnet, daß alle Stufen des zu/eiten Schieberegisters (82) mit Paritäts-" Richtig "-Signalen geladen u/erden, u/enn alle Stufen der Wortlängengruppen benachbarter Stufen Paritäts- "Fehler "-Signale aufweisen.

29. Verfahren zum Aufschalten von Paritätsbits einer seriellen Bitfolge, die gleiche Wortlängen aufweist, von denen jedes Wort ein Paritätsbit enthält, gekennzeichnet durch folgende Verfahrensschritte:

Paritätsprüfen von Wortlängengruppen von Bits in jedem Bitintervall der seriellen Bitfolge zur Erzeugung von Paritäts-"Richtig"- und -"Fehler"-Signalen, wenn die Parität festgestellt bzw. nicht festgestellt wird,

Speichern der Ergebnisse des Paritätsprüfens für jede Wortlängengruppe von Bits so lange, bis das Paritätsprüfen vorausgehender integraler Mehrfach-Wortlängengruppen Paritäts-"Richtig"-Signale erzeugt, wobei das

Speichern der Ergebnisse des Paritätsprüfens unterbrochen wird, wenn das Paritätsprüfen einer vorausgehenden integralen Mehrfach-Wortlängengruppe ein Paritä'ts-"Fehler"-Signal erzeugt, und

Erzeugen eines Worttaktimpulses, wenn die gespeicherten Ergebnisse des Paritätsprüfens nur für eine Mehrfach-Wortlängengruppe von Bits "richtig" ist, bei richtigem Paritätsprüfen für jede dieser Gruppen.

30. Verfahren nach Anspruch 29,

gekennzeichnet durch folgende weitere Verfahrensschritte:

Erzeugen des Fehlens bzw. Verlustes eines Paritätsaufschaltsignals, wenn das Paritätsprüfen der einen verbliebenen integralen Mehrfachgruppe von Bits zu einem Paritäts-"Fehler"-Signal führt und Wiederholen der Anspruchsschritte.