DE2440479A1 - Prozessor mit einer umschalteeinrichtung fuer eine bidirektionale datenleitung - Google Patents

Description

Böblingen, den 15. August 1974 j o-f e

Aniaelderin: International Business Machines

Corporation, Armonk, W.Y. 10504

Amtliebes Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: IiO 973 015

Prozessor mit einer Umschalteeinrichtung für eine oidirektionale

Datenleitung _____________

Die Erfindung betrifft einen Prozessor mit einer Umschalteeinrichtung für eine bidirektionale Datenleitung nach dem Oberbegriff des Anspruchs 1,

Die Einführung von Integrationstechniken mit hoher Komponentendichte führte bei den Datenverarbeitungsanlagen zu einer Veränderung der Prozessorarchitektur, um die Vorteile dieser Technologien übernehmen zu können und um Effekte, die eine Anwendung dieser Technologien begrenzen, gering zu halten. Da es hierbei eine praktische Begrenzung bezüglich der Quantität der Schaltkreisfunktionen gibt, die mit üilfe eines einzigen Moduls durchgeführt werden können, ist es notwendig, die Systemfunktionen auf eine Reihe solcher Module zu verteilen. Von wesentlicher Bedeutung ist hierbei die Aufteilung der Funktionen so, daß die Anzahl der Kommunikationsleitungen zwischen den Moduln möglichst gering gehalten wird, was dadurch erreicht werden kann, daß die Funktionen in den Moduln zu Gruppen zusammengefaßt werden. Da die Zahl der Verbindungsleitungen zu einem Schaltkreismodul begrenzt ist, müssen weitere Methoden gesucht werden, um die Zahl der Anschlüsse zu verringern, wenn nicht die Funktion eines Moduls in Abhängigkeit von den verfügbaren Anschlüssen beschränkt werden soll.

Die Architektur des Prozessors, in dem die Erfindung verwirklicht ist, verfügt über eine gemeinsame bidirektionale Datenleitung zur Verbindung der Systemkomponenten, die die Übertragung von Daten in-

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nernalb des Systems auf einem einzigen Datenpfad gestattet, wodurch nur ein Satz von Anschlüssen an jedem Modul sowohl für die Abgabe, als auch den Empfang von Daten erforderlich ist.

In der US-PS 3 384 8.77 ist die Durchschaltung eines Registers auf verschiedene Einrichtungen beschrieben, die jedoch nicht über die mehrfachen Durchschaltestufen eines bidirektionalen Datenpfades verfügt. Die hier angegebene Technik hat deshalb den Nachteil, daß sie für die Verbindung von hochintegrierten Schaltkreismoduln mit sehr hoher Komponentendichte nicht verwendet werden kann.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine ökonomische lösung für die Verbindung von Schaltkreismoduln anzugeben, auf denen in integrierter Technik die Komponenten mit sehr hoher Dichte aufgebracht sind.

Gelöst wird diese Aufg;abe durch die in dem Hauptanspruch angegebenen Merkmale,

Weitere vorteilhafte Ausgestaltungen, Weiterbildungen und Merkmale sind den Unteransprüchen zu entnehmen.

Auf diese Weise wird durch die Erfindung der Vorteil erzielt, daß in elektronischen Datenverarbeitungsanlagen, die aus integrierten Schaltkreismoduln hoher Komponentendichte aufgebaut sind, Einsparungen an Ein-/Ausgangsanschlüssen erzielt und'eine Verringerung der Komplexität der Verdrahtung der Moduln untereinander ermöglicht wird, ohne daß auch gleichzeitig die Verarbeitungsgeschwindigkeit der Anlage verringert wird.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Deiliegenden Zeichnungen erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung der Architektur

des Prozessors, in dem die vorliegende Erfindung verwendet wird, wobei die Datenleitung und die mit ihr verbundenen funktionellen Einheiten

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dargestellt sind,

Fign. 2a, 2b, angeordnet nach Fig. 2, einen Querschnitt durch

das logische Schaltbild eines Registermoduls mit den Auswahlschaltungen und entsprechenden Speicher- und Durchschaltepositionen, die mit der bidirektionalen Datenleitung verbunden sind und

Fig. 3 ein Zeitdiagramm, das die Unterteilung eines In

struktionszyklus und der Taktimpulse angibt, die die Durchschaltung zwischen dem Registermodul und der bidirektionalen Datenleitung bewirken.

Fig, 1 zeigt in schematischer Darstellung einen Prozessor, der über eine arithmetische und logische Einheit CALU) 11, einen Steuerabschnitt mit den Moduln 12, 13 und 14 sowie fünf Register 16, 17, 18, 19 und 20, die alle über eine gemeinsame bidirektionale Datenleitung 22 verbunden sind, verfügt. Bei der für das Beispiel angenommenen Umgebung ist die bidirektionale Datenleitung (Datenpfad) 22 8 Bits breit.

Der Steuerabschnitt besitzt einen Befehlsadressenmodul 12, in dem eine Adresse erzeugt und über den Datenpfad 24 zu dem Modul 13 übertragen wird, welch letzterer seiner Struktur nach ein Lese-Steuerspeicherspeicher (ROS) 13 ist. In Abhängigkeit von der Adresse auf dem Datenpfad 24 überträgt der ROS-Modul 13 eine 16 Bits breite Instruktion über den Datenpfäd 25 zu dem Instruktionsdecodierungsmodul 14, Unter Verwendung der Steuerleitung 26 wird die 16 Bit breite Instruktion von dem Datenpfad 25 mit Hilfe des UND-Tores 27 in das Register (ISP) 28 durchgeschaltet, in dem die Instruktion in einer Reihe von 16 Verriegelungsschaltungen gespeichert wird. Aus dem Register 28 können 8 Bits mit Hilfe des UND-Tores 30 auf den bidirektionalen Datenpfad 22 durchgeschaltet werden, wenn dieses im Steuerteil der Instruktion angegeben ist.

Eine zu dem ROS-Modul 13 über den Datenpfad 24 übertragene Adres- RO 973 015 509812/0990

-Ilse ist 14 Bits breit und besteht aus 8 niedrigsteiligen Bits, die von dem Instruktionsadressenregister (IAR) 22 und aus 6 hochstelligen Bits, die von einem der Seitenregister (PO) 33 oder (Pl) 34 geliefert werden. Das Seitenregister für eine bestimmte Instruktion wird mit Hilfe einer Verriegelungsschaltung 36 ausgewählt, die ein Ausgangssignal liefert, das wegen des Inverters 37 und der UND-Tor e 38 und 3y stets eines der beiden Seitenregister auf dem Datenpfad 24 durchschaltet.

Die arithmetische und logische Einheit 11 besteht aus einem A-Register 41 und einem B-Register 42, die an den bidirektionalen Datenpfad 22 jeweils über die UND-Tore 43 und 44 angeschlossen sind. Das Ergeunis einer arithmetischen und logischen Operation wird über das UiMD-Tor 45 auf den gemeinsamen Datenpfad 22 übertragen.

Fig, 2 zeigt einen Querschnitt für eine Schaltung mit 4 typischen Registermoduln, die eine NOR-Logik verwenden und in der Architektur nach Fig. 1 enthalten sind. Dargestellt sind die Auswahllogik, eine von 32 binären Datenspeicherpositionen 52 und eine von 8 Ausgangstor-Positionen 84. Ferner sind vier 8 Bit breite Register dargestellt, die von den EingangsSignalen auf den Leitungen 47 und 48 ausgewählt werden.

Jede der 32 Datenpositionen in den vier 8-Bit-Registern enthält eine Verriegelungsschaltung 53 (Fig, 2a) und UND-Torblöcke 54 und 55j wie es bei 52 für die Register O/BitO-Datenposition dargestellt ist, Die Daten werden über die Leitung 57 eingegeben, wenn das Register von Eingangssignalen ausgewählt wurde, die einen negativen Signalpegel (negatives Signal) auf der Leitung..{.59 bewirken, der das UND-Tor 54 durchschaltet. Wenn dagegen auf der Leitung 60 ein positives Signal empfangen wird, dann ist die Bedingung für das UND-Tor 54 nicht erfüllt, so daß sich auf der Leitung 57 ein negatives Ausgangssignal einstellt, das die Verriegelungsschaltung 53 so einstellt, daß eine logische Eins an dieser Datenposition über die Leitung 6l abgefühlt werden kann. Wenn auf der Leitung 60 ein negatives Signal empfangen wird, dann ist die Bedingung für das UND-Tor 54 erfüllt, so daß auf der Leitung 57 ein positi-

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ves Ausgangs signal auftritt, das die Verriegelungsschaltung 53 so einstellt, daß dann über die Leitung 61 an der genannten Datenposition eine logische rJull abgefühlt v/erden kann. Diese entspricht dem fehlen von Daten. Der gemeinsame bidirektionale Datenpfad 22 verfugt im gewählten Ausführungsbeispiel über 8 parallele Leitungen. Line dieser Leitungen, die den Signalaustausch mit dem in Fig. 2 dargestellten Register übernimmt, ist die Leitung 63 ₃ die mit der Bit O-Position aller vier Modulregister Signale austauscht. Wenn auf derLeitung 63 ein negativer Wert abgefühlt wird, dann ist derselbe für Daten indikativ. Ist der Wert dagegen positiv, dann bedeutet dieses, daß ein Datenbit fehlt.

Die Durchschaltung von Eingangsdaten zu den Bitpositionen eines ausgewählten Registers wird mit Hilfe der UND-Torblocke 65, 66, 67 und 68 bewirkt, die jeweils die Register 0 bis 3 durchschalten. Jedes dieser genannten IMD-Tore verfügt über eine Eingangsleitung 69, die eine Auswahl des Registermoduls vornimmt, wenn ein negatives Signal-HOD SLCT vorliegt. Eine zweite Eingangsleitung 71) führt ein negatives Taktsignal -CLK -O, das ein Zeittaktsignal für die Begrenzung der Durchschaltung des Tores auf einen gewünschten Abschnitt des Zyklus vornimmt. Die letzten beiden Leitungen z.B. 47,48 jedes UND-Torblocks z.B. 68 sind Registerauswahlleitungen., die jeweils auf Eingangssignale der Registerauswahl UND-Blöcke 71 bis 74 ansprechen. Obwohl das Ausgangssignal der einzelnen Leitung, beispielsweise Leitung 75 von dem Inverter 76 verwendet werden könnte, werden aber so zwei logische Verzögerungen eliminiert, indem die gleichen Eingangs signale verwendet v/erden, die auch von dem Registerauswahl-UND-Block 71 bis 7 ^ verwendet werden. Wenn alle Eingangsleitungen eines der UND-Torblöcke 65 bis negativ sind, dann erscheint am Ausgang ein positives Signal, das invertiert und zu jedem der 8 UND-Tore übertragen wird, die dem UND-Tor 54 an den 8 binären Speicherspellen entsprechen, die dem ausgewählten Register zugeordnet sind.

andere Reihe von 4 UND-Torblöcken 76, 77, 78 und 79 (Fig. 2b) dienen zur Abgabe eines Rückstellsignals über die Leitung 82 an die

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Verriegelungsschaltungen z.B. 53 eines ausgewählten Registers. Jedes der UiNiu-Tore 76 bis 79 besitzt als Eingangsleitung die Modulauswahlleitung 69 und ein Paar von Taktsteuerleitungen 70, 80, die die mit -GLK U und -ULK 1 bezeichneten Taktsignale übertragen. Die letzten beiden Leitungen wählen dann das Register aus. Diese Leitungen sind ebenfalls die gleichen wahren und komplementären üingangsleitungskombinationen, die zur Auswahl der entsprechenden . Register ü bis 3 verwendet werden, wie sie auch für die Registerauswahl und für die Auswahl der Tor-Ein-Steuersignale für die übertragung der Daten zu den entsprechenden Verriegelungsschaltungen verwendet werden. Wenn jede der fünf Eingangsleitungen eines der iMD-Tore 7b bis 79 ein negatives Signal fünrt, dann erscheint am Ausgang ein positives Signal, welches als Eingangssignal zu dem UND-Torblock übertragen wird, der dem UND-Tor 81 in der Verriegelunesschaltung 53 entspricht, und zwar in den 8 Verriegelungsschaltungen, die dem angegebenen Register zugeordnet sind, so wie es für Register ü/Bit 0 der Datenposition 52 gezeigt ist, wo die Leitungen 49, 50, 69, 70 und 8ü negative Signale führen, das UWD-Tor 76 betätigt ist und ein positives Signal über die Leitung 82 zu dem UiJD-Tor 81 überträgt, welches die Verrie ge lungs schaltung 53 wieder zurückstellt. Gleichzeitig wird auch das positive (Rückstell-)Signal auf der Leitung 82 zu jedem der anderen 7 Bitpositionen des Registers 0 übertragen, um alle 8 Verriegelungsschaltungen zurückzustellen, die das Register 0 in diesem Modul besitzt.

Eine Reihe von 8 Ausgangstoren schaltet die Daten der vier Register eines Moduls auf den Datenpfad durch. Eine der 8 Positionen ist in Fig. 2a dargestellt, nämlich die Position 84, die Daten aus der Ü-Bitposition jedes der vier Register in dem Modul auf den gemeinsamen bidirektionalen Datenpfad 22 schaltet. Der (Durchscnalte-)UND-Torblock 86 für das Bit 0 erhält als Eingangssignal das Signal der O-Bit-Position jedes der vier Register 0 bis 3 jeweils über die Leitungen 88, 89, 90 und 9I. Die übrigen Eingänge sind die Modulauswahlleitung 69, die (-CLK 0-)Leitung 70 und (-CLK l-)Leitung 80, wobei die zuletzt genannten beiden Leitungen Taktleitungen sind. Da dem Eingang, der mit der Leitung 70 verbun-

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den ist, ein Inverter 9 2 vorgeschaltet ist, führt diese Leitung nur das richtige Eingangssignal, wenn dieses positiv ist. Wenn die Modulauswahlleitung und die Taktleitungen negative Signale führen, dann werden die Daten der ausgewählten Register-Bitpositionen d.i. der in der entsprechenden Verriegelungsschaltung z.B. gespeicherte Wert, auf die Datenpfadleitung 63 übertragen, Da das Registerauswahleingangssignal zu dem UND-Torblock, der dem UND-Tor 55 an den Bitpositionen der nicht ausgewählten Register entspricht, positiv und sein Ausgang negativ ist, führt jede der drei Leitungen zu dem UND-Tor 86 von nicht ausgewählten Registerdatenbitpositonen ein negatives Signal, so daß dieses Tor durchgeschaltet ist und das Ausgangssignal des UND-Tores 86 von dem eingang von der ausgewählten Bitposition gesteuert wird. Wenn das Register O ausgewählt wird und die Leitung 61 ein positives Signal führt, was für ein negatives Ausgangssignal des UND-Tores 55 indikativ ist, dann ist das UND-Tor 86 durchgeschaltet. Das Ausgangssignal dieses UND-Tores 86 auf der Leitung 93 ist positiv, wird invertiert auf die Leitung 63 übertragen, um für diese Bitposition das Vorhandensein eines Datenbits anzugeben. Wenn auf der Leitung 6l ein negativer Wert anliegt, was für das Fehlen von Daten indikativ ist, ist das UND-Tor 55 durchgeschaltet, das seinerseits ein positives Ausgangssignal auf die Leitung 88 abgibt, so daß das UND-Tor 86 nicht durchgeschaltet ist und ein negatives Ausgangssignal auf die Leitung 93 abgegeben wird, ,das nun invertiert wird, um ein positives Signal an die Datenpfadleitung 73 abzugeben, was wiederum für das Fehlen von Daten an der abgefühlten Bitposition z,B, der in Fig. 2a dargestellten Verriegelungsschaltung 53 indikativ ist.

Die Auswahl eines der vier Register O bis 3 des Registermoduls nach Fig, 2a, b wird durch Signale auf den beiden Leitungen 47 und 48 bewirkt. Die Signale auf den beiden genannten Leitungen 47 und 48 und die invertier-ten oder Komplementärwerte auf den Leitungen 49 und 50 werden in einem Standard Zwei-Bit-Decodierer decoüiert, der die UND-Torblöcke 71, 72, 73 und 74 verwendet, um

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eine Auswahl eines von vier Registern im Modul für jede der vier möglichen Kombinationen an der Eingangsleitung 47, 48 zu gestatten. Wenn beide Eingangssignale an einem der UND-Torblöcke 71 ' bis 74 negativ sind, dann ist die UiiD-Bedingung erfüllt und es erscheint somit am Ausgang ein positives Signal. Das Signal auf jeder der Ausgangsleitungen 94, 9 5, 36 und 97 wird von einem Inverter 76 invertiert, um ein negatives Auswahlsignal für den UND-Torblock zu erzeugen, der dem UiiD-Tor 55 in jedem der 8 ausgewählten Kegisterbitpositionen zugeordnet ist.

Fig. 3 zeigt, daß ein Instruktionszyklus des Prozessors in drei Abschnitte unterteilt ist, die mit R, B und A bezeichnet sind. •Jeder der Abschnitte kann, wie es in der Figur angedeutet ist, in vier Teile unterteilt werden. Während der R-Zeit v/erden die Daten auf dem gemeinsamen bidirektionalen Datenpfad 22 (.Fig, 1) von dem Ausgang der arithmetischen und logischen Einheit 11 in ein ausgewähltes Register übertragen. Während der Periode, in der der Takt O negativ(-CLKO) ist, können Daten von dem üatenpfad 22 (in Fig. 2a durch die Leitung 63 repräsentiert) in die binären Speicherpositionen des ausgewählten Registers übertragen werden. Während des ersten Drittels des Tor Ein-Zyklusabschnittes sind die gespeicherten Werte in den Speicherpositionen des ausgewählten Registers nicht notwendigerweise korrekt, da ein früherer Wert noch in der betreffenden Speicherstelle die Einstellung des neuen Wertes verhindern kann. Während des zweiten Drittels des Tor Ein-Zyklusabschnitts werden die 8 Bitpositionen des ausgewählten Registers mit dem Ergebnis zurückstellt, daß, wenn Takt 1 am Ende der Rückstellung positiv (+CLK 1) wird, der an den Registerdatenpositionen eingestellte Wert nun der korrekte neue Wert ist. Während der B-Zeit kann der Inhalt eines ausgewählten Registers über das Tor 86 und den bidirektionalen Datenpfad 22, in Fig. 2a als Leitung 63 dargestellt, zu dem B-Register 42 der arithmetischen und logischen Einheit 11 übertragen werden. In gleicher Weise kann auch während der Α-Zeit der Inhalt eines ausgewählten Registers in das A-Register 41 der genannten arithmetischen und logischen Einheit 11 Übertragen werden.

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— Q —

Um die Daten aus einem Register, wie es in Fig. 2a, b dargestellt ist, heraus zu übertragen, erscheint die erste Durchschaltestufe, wenn ein Register des Moduls mit Hilfe der Leitung 47, 48, ausgewählt wurde. Zu dieser Zeit wird der in den Register-Verriegelungsschaltungen 53 des ausgewählten Registers gespeicherte Wert von dem entsprechenden UND-Tor 55 zu dem zugeordneten Tor 86 übertragen. Wenn das Signal Takt 1 auf der Leitung 80 negativ wird (-CLK 1) (während der letzten drei Viertel der A- oder B-Zeit), werden die Werte in den ausgewählten Registerbit-Speicherpositionen auf die 8 Leitungen durchgeschaltet, von denen eine, nämlich die Leitung 63, dargestellt ist, welche Leitungen den bidirektionalen uatenpfad 22 bilden. Dadurch wird die Zahl der logischen Verzögerungen äußerst niedrig gehalten, wodurch die Zeit für das Hinausübertragen der Daten aus einem Register verringert wird.

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Claims (1)

1. - ίο -

   PATENTANSPRÜCHE

   Prozessor mit einer Umschalteeinrichtung für eine bidirektionale üatenleitung zur Verbindungvon Steuerteil, arithmetischer und logischer Einheit sowie verschiedenen Datenregistern, dadurch gekennzeichnet,daß die Datenregister aus binären Speicherstellen (z.B. 52; Pig, 2a) für die Speicherung jeweils zweier Binärstufen bestehen, die An- oder Abwesenheit von Daten angeben, daß ferner eine Registerauswahlschaltung zur Adressierung eines von mehreren Registern, daß weiter erstSchalter zur Durchschaltung von Daten auf die Sammelleitung in die binären Speicherstellen eines ausgewählten Registers während eines ersten Abschnittes eines Instruktionszyklus und daß schließlich zweite Schalter zur Durchschaltung der in den binären Speicherstellen eines ausgewählten Registers gespeicherten Binärstufen auf die Datenleitung vorgesehen sind,

   2, Prozessor mit einer Umschalteeinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweiten Schalter mittels eines ersten Durchschaltepegels die Binärstufen von dem Binärspeicher eines ausgewählten Registers zu einem ersten Tor und mit tels eines zweiten Durchschaltepegels die genannte Binärstufe von dem zweiten Tor auf die gemeinsame bidirektionale Datenleitung übertragen.

   3, Prozessor mit einer Umschalteeinrichtung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die binären Speicherstellen über eine Verriegelungsschaltung verfügen, die zur Angabe einer ersten Binärstufe eingestellt und zur Angabe einer zweiten Binärstufe zurückgestellt werden.

   4, Prozessor mit einer Umschalteeinrichtung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Gruppe von Registern auf einem Schaltkreismodul angeordnet ist und eine Verriegelungschaltung und ein er-

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   stes Tor für jede Registerbitstelle und ein zweites Tor für jede Modulausgangsbitstelle vorgesehen ist, wobei das erste Tor die Einstellung eines während eines ersten Instruktionszyklusabschnittes ausgewählten Modulregisters von der gemeinsamen bidirektionalen Datenleitung und das zweite Tor die übertragung von Binärstufen der Bitpositionen eines während eines zweiten Instruktionszyklus ausgewählten Registers auf die gemeinsame bidirektionale Datenleitung vornimmt,

   Prozessor mit einer Umschalteeinrichtung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß mehrere Register in einem Schaltkreismodul angeordnet sind und mit den übrigen Elementen des Prozessors über eine gemeinsame bidirektionale Datenleitung Information austauschen, wobei jedes Datenregister eine Reihe von binären Speicherstellen, und Tore für die Auswahl eines von mehreren Registern aufweist und erste Tore für Durchschaltung bi närer Daten von der Datenleitung zu einem ausgewählten Register während eines ersten Instruktionszyklusabschnittes zur Einstellung einer Reihe von binären Speicherstellen gemäß den binären Daten und schließlich zweite Tore umfaßt, die während eines zweiten Instruktionszykklusabschnittes die Durchschaltung der Binärst'ufen, die für die binären Daten in den Speicherstellen eines der ausgewählten Register indikativ ist, auf die gemeinsame bidirektionale Datenleitung,

   Prozessor mit einer Umschalteeinrichtung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweiten Tore eine erste Stufe aufweisen, bei der eine Reihe von ersten Toren jeweils Binärstufen der binären Registerspeicherstellen jeweils auf eine Reihe von zweiten Toren durchschalten und eine zweite Durchschaltestufe aufweisen, bei der zweite Reihen von Toren die

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   genannten Binärstufen auf die gemeinsame bidirektionale Datenleitung übertragen,

   7. Prozessor mit einer Umschalteeinrichtung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Reihen von binären Speicherstellen jeweils eine Verriegelungsschaltung enthalten, die eingestellt wird, um eine erste Binärstufe und zurückgestellt wird um eine zweite Binärstufe darzustellen.

   8, Prozessor mit einer Umschalteinrichtung nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Schaltkreismodul mit mehreren Datenleitungen verbunden ist, die in in ihrer Zahl mit der Zahl der binären Speicherstellen in einem Register übereinstimmen, wobei die Mehrzahl von Datenleitungen den Anschluß des genannten Schaltkreismoduls mit der bidirektionalen Datenleitung darstellt und sowohl die Leitung für die Eingangsdaten zu einem ausgewählten Register während eines ersten Befehlszyklusabschnittes als auch für die Ausgangsdaten während eines zweiten InstruktionsZyklusabschnittes bildet.

   9» Prozessor mit einer Umschalteeinrichtung nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schaltkreismodul ferner mit mehreren Registerauswahlleitungen verbunden ist, deren Signale in dem Schaltkreismodul decodiert werden, um eines der Register in diesem Modul auszuwählen und mit einer einzigen Modulauswahlleitung verbunden ist, für die Auswahl des entsprechenden Schaltkreismoduls.

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