DE2329647A1

DE2329647A1 - Schaltungsanordnung zum messen des frequenzganges

Info

Publication number: DE2329647A1
Application number: DE2329647A
Authority: DE
Inventors: Barrie Jackson
Original assignee: SPARING K; VTR MARSCH H; Solartron Electronic Group Ltd
Current assignee: SPARING K; VTR MARSCH H; Gemalto Terminals Ltd
Priority date: 1972-06-12
Filing date: 1973-06-09
Publication date: 1974-01-03
Also published as: JPS4964474A; JPS5517342B2; US3808526A

Description

Beschreibung zum Patentqesuch

der Solartron Electronic Group Limited, Victoria Road Farnborough, Hampshire / Großbritannien

betreffend:

Schaltungsanordnung zum Messen des Frequenzganges

Diese Erfindung betrifft eine Schaltungsanordnung zum Messen des Frequenzganges eines untersuchten elektrischen Systemes mit einer Einrichtung zur Abgabe eines Prüfsignales mit einer vorbestimmten Frequenz für das untersuchte System und einer Einrichtung zum Multiplizieren des Ausgangssignales des untersuchten Systemes und zur Korrelation des Ausgangssignales mit dem Prüfsignal oder einer Harmonischen oder Subharmonischen dieses Prüfsignales. Eine derartige Schaltungsanordnung wird im folgenden Analysator genannt und dient unter anderem dazu, die übertragungsfunktion eines untersuchten Systemes zwischen zwei Klemmen zu bestimmen. Hierzu muß der Analysator ein Prüfsignal erzeugen, welches einer Klemme zugeführt wird, und er muß das Ausgangssignal an der anderen Klemme mit dem Prüfsignal korrelieren können. Das Prüfsignal ist im allgemeinen sinusförmig. Um die Korrelation zu bewirken, wird das Ausgangssignal mit wenigstens einem Referenzsignal multipliziert, welches in einem synchronen Verhältnis zu dem Prüfsignal steht und entweder die gleiche Frequenz oder eine auf dessen Harmonische bezogene Frequenz aufweist. Üblicherweise werden zwei zueinander bezüglich der Phase um 90 versetzte Referenzsignale verwendet, um die Signalanteile mit der gleichen Phase und der um 90 versetzten Phase bei der Referenzfrequenz zu bestimmen.

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Es ist bekannt, in einem gewissen Umfang bei Analysatoren digitale Techniken zu verwenden, insbesondere bei der Erzeugung des Prüfsignales. Eine wesentliche Aufgabe der Erfindung besteht darin, die Digitaltechnik auf die Korrelation auszudehnen, um von einem der Vorteile digitaler Schaltungen Nutzen zu ziehen, nämlich von der absoluten Genauigkeit innerhalb der digital vorgegebenen Grenzen der Auflösung.

In manchen Fällen kann das Ausgangssignal des untersuchten Systemes jedoch einen Gleichspannungsanteil aufweisen, der wesentlich höher als der Wechselspannungsanteil ist: beispielsweise kann ein typisches Signal dieser Art einen Wechselspannungsanteil mit IV Spitzenspannung aufweisen, die einem Gleichspannungsanteil von 100 V überlagert ist. In einem derartigen Fall muß der Analysator üblicherweise auf einen Meßbereich eingestellt werden, der das Eingangssignal von wenigstens 100 V aufnehmen und messen kann. Folglich wird das Auflösungsvermögen bei Messungen des Wechselspannungsanteiles des Ausgangssignales wesentlich herabgesetzt, und zwar typischerweise um den Faktor 100 in dem angegebenen Beispiel. Selbst wenn die Größen der Wechselspannungs- und Gleichspannungsanteile in der gleichen Größenordnung liegen, kann ihre Summe die Verwendung eines höheren Meßbereiches erforderlich machen, als er ausschließlich für den Wechselspannungsanteil erforderlich wäre.

Wenn das zu prüfende elektrische System ein Trägerfrequenzsystem ist, wird angestrebt, daß das Prüfsignal zum Modulieren eines Trägersignales mit einer wesentlich höheren Frequenz als das Prüfsignal verwendet wird und das modulierte Trägersignal dem System zugeführt wird. In diesem Fall enthält das Ausgangssignal des Systemes einen Trägerfrequenzanteil, der wiederum viel größer als der interessierende Anteil, d.h. die auf das Prüfsignal zurückgehende Komponente sein kann. Das

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Auflösungsvermögen von Messungen der interessierenden Komponente wird daher wiederum beeinträchtigt.

Erfindungsgemäß soll eine Schaltungsanordnung zum Messen des Frequenzganges geschaffen werden, welche das Auflösungsproblem wegen der unerwünschten Gleichspannungs- oder Trägerfrequenzanteile herabsetzt und es gestattet, daß die Größe des interessierenden, relativ kleinen Wechselspannungsanteiles des Ausganqssiqnales des zu messenden Systemes mit einem hohen Auflösungsvermögen gemessen werden kann, wenn sich in dem Ausgangssignal auch ein größerer Gleichspannungs- und/oder Trägerfrequenzanteil befindet.

Ausgehend von einer Schaltungsanordnung der eingangs genannten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß eine erste Multipliziereinrichtung das Ausgangssignal des untersuchten Systemes aufnimmt, welches Signal einen Gleichspannungsanteil und einen Wechselspannungsanteil aufweisen kann, die erste Multipliziereinrichtung dieses Ausgangssignal mit einem ersten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, eine zweite Multipliziereinrichtung das Ausgangssignal von der ersten Multipliziereinrichtung aufnimmt und mit einem zweiten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, so daß ein Gleichspannungssignal erzeugt wird, dessen Größe von der Größe des Gleichspannungsanteiles abhängt, eine Summierschaltung das Ausgangssignal des Systemes aufnimmt und eine Einrichtung das durch die zweite Multipliziereinrichtung erzeugte Gleichspannungssignal der Suiranierschaltung mit gegenüber dem Gleichspannungsanteil entgegengesetzter Polarität zuführt, so daß der Gleichspannungsanteil im wesentlichen kompensiert wird, die Multipliziereinrichtung nach der Kompensation des Gleichspannungsanteiles derart betätigbar ist, daß sie das Ausgangssignal von der Summiereinrichtung mit einem Referenzsignal multipliziert, dessen Frequenz gleich oder bezüglich der Harmonischen auf die Frequenz

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des Prüfsignales bezogen ist.

Eine bevorzugte Ausführungsform der Erfindung betrifft eine Schaltungsanordnung zum Messen des Frequenzganges eines untersuchten elektrischen Systemes mit einer Quelle für ein Synchronisiersignal, einer ersten Einrichtung, welche auf das Synchronisiersignal anspricht und ein Prüfsignal bei einer niedrigeren Frequenz als derjenigen des Synchronisiersignales für das untersuchte System ableitet, einer zweiten Einrichtung, welche auf das Synchronisiersignal anspricht und eine Folge von digitalen Signalen erzeugt, die signifikant für aufeinanderfolgende Punktwerte in einem Zyklus eines Referenzsignales sind und einer dritten Einrichtung, welche auf das Ausgangssignal des untersuchten Systemes anspricht und den Augenblickswert dieses Signales in eine durch einen Impulszug dargestellte Frequenz umsetzt, welche dadurch gekennzeichnet ist, daß eine Einrichtung die durch die zweite Einrichtung erzeugten Werte mit einer Geschwindigkeit akkumuliert, welche durch die Impulsgeschwindigkeit bestimmt ist.

Da die Geschwindigkeit, mit welcher die digitalen Werte akkumuliert werden, durch den Augenblickswert des Ausgangssignales bestimmt ist, ergibt sich, daß das Ausgangssignal mit dem Referenzsignal multipliziert wird. Die akkumulierte Anzahl gibt die Größe des Anteiles des Ausgangssignales in Phase mit dem Referenzsignal an, vorausgesetzt, daß diese Anzahl in geeigneter Weise normiert worden ist. Die Akkumulation erfolgt über eine vorgegebene Anzahl von Perioden des Referenzsignales. Die akkumulierte Anzahl wird dann durch die Gesamtdauer dieser Perioden geteilt. Gemäß einer Anderen Ausführungsform kann vorgesehen werden, daß eine Einrichtung ein Prüfsignal mit einer vorbestimmten Frequenz für das untersuchte System erzeugt, eine erste Einrichtung das Ausgangssignal des Systemes aufnimmt, welches Signal einen Gleichspannungsanteil und einen Wechselspannungsanteil aufweisen kann, die erste Multipliziereinrich-·

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' tung dieses Ausgangssignal mit einem ersten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, eine zweite Multipliziereinrichtung das Ausgangssignal der ersten Multipliziereinrichtung aufnimmt und dieses mit einem zweiten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, so daß ein Gleichspannungssignal erzeugt wird, dessen Größe von der Größe des Gleichspannungsanteiles abhängt, eine Summierschaltung das Ausgangssignal des Systemes aufnimmt, eine Einrichtung das Gleichspannungssignal der Summierschaltung mit entgegengesetzter Polarität gegenüber dem Gleichspannungsanteil zuführt, so daß der Gleichspannungsanteil im wesentlichen kompensiert ist und eine Multipliziereinrichtung nach der Kompensation des Gleichspannungsanteiles betätigbar ist und das Ausgangssignal der Summierschaltung mit einem Referenzsignal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales oder einer Harmonischen dieser Frequenz ist. Hierdurch wird zunächst der Gleichspannungsanteil isoliert und gemessen, um eine diesem entsprechende Gleichspannung abzuleiten, und diese Gleichspannung wird dann dazu verwendet, den Gleichspannungsanteil zu kompensieren, so daß lediglich der Wechselspannungsanteil übrig bleibt. Der Wechselspannungsanteil wird dann mit einem Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales oder einer Harmonischen oder Subharmonischen dieser Frequenz ist, um das Verhältnis zu dieser Frequenz, beispielsweise die Größe der in Phase uni Phase befindlichen Anteile zu bestimmen.

beispielsweise die Größe der in Phase und/oder um 90 außer

Nach einer anderen Ausführungsform der Erfindung kann vorgesehen werden, daß eine Einrichtung ein Impulssignal mit einer vorbestimmten Frequenz erzeugt, ein Modulator ein Trägersignal mit einer höheren Frequenz als derjenigen des Prüfsignales mit dem Prüfsignal moduliert und ein moduliertes Signal für das untersuchte System erzeugt, ein Demodulator das Ausgangssignal des Systemes demoduliert und ein demoduliertes Signal mit einem

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Gleichspannungsanteil erzeugt, dessen Größe von der Amplitude des Trägerfrequenzanteiles des Ausgangssignales des Systemes abhängt, eine erste Multipliziereinrichtung das Ausgangssignal des Demodulators mit einem ersten Signal demoduliert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, eine zweite Multipliziereinrichtung das Ausgangssignal der ersten Multipliziereinrichtung mit einem zweiten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist und ein Gleichspannungssignal erzeugt, dessen Größe von dem Gleichspannungsanteil abhängt, eine Einrichtung das Gleichspannungssignal bei der Trägerfrequenz moduliert und ein Rückkopplungssignal mit Trägerfrequenz erzeugt, dessen Amplitude von der Amplitude des Trägerfreouenzanteiles des Ausgangssignales des Systemes abhängt, eine Summierschaltung das Ausgangssignal des Systemes aufnimmt, eine Einrichtung das Rückkopplungssignal mit Trägerfrequenz an die Summierschaltung mit entgegengesetzter Polarität wie der Trägersignalanteil des Ausgangssignales des Systemes zuführt, so daß der Trägerfrequenzanteil im wesentlichen kompensiert ist und eine Multipliziereinrichtung betätigbar ist, wenn der Trägerfrequenzanteil kompensiert worden ist und das Ausgangssignal der Summierschaltung mit einem Referenzsignal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales oder einer Harmonischen dieser Frequenz ist.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der Zeichnungen erläutert; es stellen dar:

Fig. 1 ein Blockdiagramm eines Analysators zum Bestimmen der übertragungsfunktion eines untersuchten Systemes und

Fig. 2 ein Schaltungsdiagramm eines Teiles des Analysators nach Fig. 1.

Gemäß Fig. 1 hat ein untersuchtes System IO eine Klemme 10a,

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welcher ein sinusförmiges Prüfsignal zugeführt wird, und eine Klemme 10b, von welcher ein Ausgangssignal zur Korrelation mit zwei Referenzsignalen erhalten wird. Die ganze Schaltungsanordnung ist durch einen Taktgeber-Oszillator 12 synchronisiert, welcher bei einer Frequenz von 1 MHz arbeiten kann. Um Prüfsignale mit verschiedenen Frequenzen erzeugen zu können, wird der Ausgang des Oszillators 12 einer Einrichtung 13 zur Frequenzsynthese zugeführt, welche ihre eigenen (nicht dargestellten) Oszillatoren, Mischer und Teilerstufen aufweist und in herkömmlicher Weise ein Ausgangssignal erzeugt, dessen Phase mit derjenigen des Synchronisiersignales übereinstimmt, das durch den Oszillator 12 erzeugt wird und bezüglich der Frequenz diskontinuierlich veränderbar ist. Das Ausgangssignal der Einrichtung zur Frequenzsynthese wird über eine bezüglich der Frequenz einstellbaren Teilerschaltung 14 einem reversiblen Zähler 16 zugeführt. Der Zähler zählt zyklisch vorwärts und rückwärts, und dessen Inhalt wird durch einen D/A-Umsetzer 18 in ein analoges Signal umgesetzt. Die Zustände des Zählers entsprechen nur einem Quadranten einer Periode und die überlaufleitung des Zählers ist dementsprechend mit zwei bistabilen Stufen 2O und 22 verbunden, die in Kaskade geschaltet sind. Diese Stufen erzeugen jeweils Ausgangssignale, welche die Quadranten und die Polarität des Prüfsignales bestimmen und auch dem D/A-ümsetzer 18 zugeführt werden. Um Prüfsignale zu erzeugen, deren Frequenz größer als 1 kHz ist, zählt der Zähler 16 typischerweise von O bis 50 und dann zurück bis 0, während er bei der Erzeugung von Prüfsignalen mit einer Frequenz von 1 kHz oder weniger typischerweise von 0 bis 500 und dann bis zurück auf 0 zählt. Der Zustand der bistabilen Stufe 20 wird ausgenutzt, um zu bestimmen, ob der Zähler vorwärts oder rückwärts zählt. Das analoge Ausgangssignal des Umsetzers 18 wird einem Kurvenumformer 24 zugeführt, dessen Ausgangssignal das erforderliche Prüfsignal bildet. Diese Art von Schaltungen zur Erzeugung einer sinusförmigen Spannung aus Taktgeberimpulsen ist arisich bekannt und wird nicht weiter beschrieben.

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Das Prüfsignal wird den Klemmen 10a über einen programmierbaren Abschwächer 26 und einen Ausgangsverstärker 28 zugeführt. Zwischen dem Kurvenumformer 24 und dem Abschwächer 26 ist ein Modulator 25 angeschlossen, welcher bei Bedarf eine externe Trägerfrequenz mit dem Prüfsignal moduliert. Auch kann gegebenenfalls eine Einrichtung zur Vorspannungserzeugung für das Prüfsignal vorgesehen werden.

Damit die Schaltungsanordnung bei jedem System 10 unabhängig von den an den Klemmen 10a und lob anliegenden Potentialen verwendet werden kann, sind verschiedene Trennübertrager vorgesehen. Ein Trennübertrager 30 ist zwischen der Teilerschaltung 14 und dem Zähler 16 vorgesehen. Die gesamte Schaltung hinter dem Trennübertrager ist potentialfrei und hat also ihre eigene isolierte Stromversorgung. Steuersignale, beispielsweise zum Programmieren des Abschwächers 26, werden der potentialfreien Schaltung über Tasten und entweder Impulsübertrager oder photoelektrische Kopplungselemente zugeführt.

Das an den Klemmen 10b erhaltene Ausgangssignal kann einen Gleichspannungsanteil und/oder einen Trägerfrequenzanteil mit einem interessierenden Wechselspannungsanteil aufweisen, der aus dem Prüfsignal stammt. Dieses Ausgangssignal wird daher über einen automatisch einstellbaren Abschwächer 32 einer Schaltung 33 zur kombinierten Abtrennung der Vorspannungsund Trägerfrequenzanteile zugeführt, welche im folgenden einfach als Einrichtung zur Vorspannungsunterdrückung bezeichnet wird. Diese Einrichtung 3 3 erhält ein Steuersignal von einer bistabilen Stufe 22 und entfernt den Gleichspannungsanteil oder den Trägerfrequenzanteil aus dem Ausgangssignal an den Klemmen 10b in einer Weise, welche noch unter Bezugnahme auf Fig. 2 beschrieben wird. Das durch die Schaltung 33 erzeugte Ausgangssignal wird einem Spannungs/Frequenzumformer 34 zugeführt. Der Abschnitt des Analysators zwischen den Klemmen 10b bis zu dem

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Umsetzer 34 ist ebenfalls potentialfrei. V/f-Umsetzer sind beispielsweise aus dem Britischen Patent 950 647 bekannt. Es handelt sich um einen im Taktbetrieb arbeitenden Spannungs/Freguenzumsetzer, welchem dementsprechend über einen Trennübertrager 35a vom Oszillator 12 ein Taktgebersignal zugeführt wird. Die Ausgangsimpulse des Umsetzers werden über einen Trennübertrager 35 entnommen.

Zusammengefaßt gibt der V/f-Umsetzer 34 das analoge Signal von der Schaltung 33 zur Vorspannungsunterdrückung an einen Integrator ab. Jeder Impuls des Taktgeber-Oszillators 12 bewirkt, daß eine bestimmte entgegengesetzte Ladungseinheit an den Integrator abgegeben wird, falls das Ausgangssignal des Integrators einen Schwellwert übersteigt. Das Ausgangssignal des Integrators variiert daher um den Schwellwertpegel herum, und nur solche Taktgeberimpulse, welche der vorgenannten Bedingung entsprechen, werden an den Ausgang des V/f-Umsetzers weitergeleitet. Es ergibt sich, daß die mittlere Frequenz dieser Impulse proportional dem Eingangssignal ist.

Es müssen momentane analoge Eingangssignale beider Polaritäten verarbeitet werden. Ein bekanntes Verfahren hierzu besteht darin, daß Standard-Ladungseinheiten beider Polaritäten verwendet werden; vorzugsweise wird bei der Erfindung jedoch eine andere Technik verwendet. Diese besteht darin, daß das analoge Eingangssignal einem Gleichspannungsanteil überlagert wird, welcher der vollen Größe des analogen Eingangssignales gleicht. Die modifizierte analoge Eingangsspannung hat daher nur eine Polarität und die Ausgangsimpulsfrequenz des V/f-Umsetzers ändert sich von OHz bis IMHz wie folgt:

0 Hz entspricht einem negativen analogen Wert bei vollem Skalenausschlag;

5OO kHz entspricht einem analogen Wert Null;

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"1 MHz entspricht einem positiven analogen Wert bei vollem Skalenausschlag.

Das Ausgangssignal des Umsetzers 34 wird dann "normiert", indem es einer Subtraktionsschaltung 34a zugeführt wird, welche 500 kHz abzieht. Die Schaltung 34a enthält mehrere Logikgatter und bistabile Stufen, welche den Durchgang der Impulse vom Umsetzer 34 in noch zu beschreibender Weise steuern. Bei jedem nachfolgenden Zeitintervall, welches zwei Taktgeberintervalle des Umsetzers 34 umfaßt, d.h. alle zxsx 2 ^J 10 s können nur 0,1 oder 2 Impulse vom Umsetzer 34 auftreten. Wenn keine Impulse vorliegen, erzeugt die Schaltung 34a selbst einen Impuls auf der Leitung 34b zusammen mit einem Minus-Signal auf der Leitung 34c. Wenn nur ein Impuls auftritt, sperrt die Schaltung 34a und erzeugt kein Polaritätssignal. Wenn zwei Impulse auftreten, sperrt die Schaltung 34a nur einen dieser Impulse und erzeugt ein positives Signal auf der Leitung 34d. Es ist ersichtlich, daß dadurch 500 kHz von der durch den Umsetzer 34 erzeugten Frequenz abgezogen werden.

Jeder Impuls des Umsetzers 34 wird dazu verwendet, um zwei Sätze von parallelen Logikgattern 36 durchzuschalten. Die Eingangsverbindungen für diese Logikgatter bestehen aus zwei Kanälen 45a und 45b für parallele Bits, auf denen jeweils eine Folge von digitalen Punktwerten im BCD-Kode erscheinen, der zwei Festwertspeichern 42 und 44 entnommen wird. Die beiden Festwertspeicher ergeben sin- und cos-Ausgangssignale. Durch die Steuerung eines anderen reversiblen Zahlers 46 erfolgt eine periodische Auslesung des Inhalts der beiden Festwertspeicher. Der Zähler 46 wird über die Einrichtung 13 zur Frequenzsynthese über eine weitere bezüglich der Frequenz einstellbare Teilerstufe 54 gespeist, welche bistabile Stufen 46a entsprechend den bistabilen STufen 20 und 22 aufweist, um das abwechselnde Zählen des Zählers'^der einen oder anderen Richtung

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zu bestimmen.

Jedesmal, wenn die Logikgatter 36 durchgeschaltet sind, werden die auf den Kanälen 45a und 45b existierenden sin- und cos-Werte entsprechenden schnell arbeitenden Addierschaltungen 38 und 4O zugeführt, die als Akkumulatoren arbeiten. Es handelt sich um BCD-Addierstufen, von denen jede eine Gesamtkapazität von 8 BCD-Binärziffem haben kann. Jeder Festwertspeicher erzeuqt sein Ausgangssignal in zwei Dekaden von BCD-Signalen, und die Ausgangssignale werden über vier parallele Leitungen (und zwar zunächst mit der untersten Dekade beginnend) an die entsprechenden Blöcke 38, 40 weitergeleitet, welche eine im Parallelbetrieb arbeitende Addierschaltung für vier Bits aufweist, der ein zirkulierendes Schieberegister für xiKZ 4x8 Bits nachgeschaltet ist. Wenn jedes Ausgangssignal an der Addierschaltung ankommt, wird die bereits in dem Register befindliche Anzahl durch die Addierschaltung zur Addition verschoben, und zwar jeweils um eine Dekade, beginnend mit der Dekade mit dem untersten Stellenwert. Eine Kapazität von acht Dekaden in den Schieberegistern reicht aus, um während einer Periode von bis zu 10 s zu akkumulieren. Nach 10 s wird der Inhalt der Schieberegister durch 10 geteilt (indem der Inhalt - in der Blickrichtung gemäß der Zeichnung einfach nach rechts verschoben wird), und in die Ausgangsleitung von der Schaltung 34a wird eine durch 10 teilende Frequenzteilerschaltung eingebaut. Die Periode von 10 s wird durch einen Zähler-Taktgeber 52 gemessen, der die Eingangssignale ο vom Oszillator 12 und der Frequenzsyntheseeinrichtung 13 aufnimmt, und dessen Ausgangssignale auch mit Recheneinheiten 47, 48 in noch zu beschreibender Weise verbunden sind. Der Zähler/ Taktgeber 52 dient auch als Folgesteuereinrichtung zum Steuern der Betriebsfolge der verschiedenen Vorgänge des Analysators und hat einen Steuersignalausgang 52a, der mit der Schaltung zur Vorspannungsunterdrückung verbunden ist.

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Die Addierstufen 38 und 40 addieren algebraisch entsprechend der Steuerung der Vorzeichensignale auf den Leitungen 34c und 34d und der Vorzeichensignale auf den Leitungen 56a und 56b von den bistabilen Stufen 4 6a.

In Abhängigkeit von der Einstellung der Teilerstufen 14 und 54 können die Quadratur-Referenzsignale, welche durch die Punktwerte auf den Kanälen 45a und 45b dargestellt sind, die gleiche Frequenz wie das Testsignal oder eine zu diesem harmonische Frequenz aufweisen. Daher kann das Ausgangssignal des Systemes 10 bezüglich der Harmonischen oder Subharmonischen geprüft werden.

Die in den Addierstufen 38 und 40 akkumulierten Zahlen müssen mit den geeigneten Maßstabszahlen versehen werden, welche der Anzahl der Perioden des Signales an den Klemmen 106 entsprechen , während welcher die Akkumulierung stattfindet. Den beiden Addierstufen sind daher Recheneinheiten 47 und 48 nachgeschaltet, welche mit dem Ausgang des Zähler/Taktgebers 52 verbunden sind und den Inhalt der Addierstufen durch eine Zahl T teilen, welche proportional der Periodendauer der Anzahl der Perioden ist. Die Ausgangssignale von den Teilerschaltungen 4 7 und 48 werden Dekodierern 49 zugeführt, deren Ausgangssignale wiederum Anzeigeeinrichtungen 50 zugeführt sind, welche die Größe der bezüglich der Phase gleichen und der Quadraturanteile der Ausgangssignale des Systemes 10 bei der Frequenz der beiden Referenzsignale anzeigen. Der Ausgang der Recheneinheit 47 ist auch zur Steuerung des Abschwächungsfaktors des Abschwächers 32 und mit der Schaltung 33 zur Vorspannungsunterdrückung verbunden.

Die Schaltung 33 ist im einzelnen in Fig. 2 dargestellt und enthält zwei Differenzverstärker 60 deren einer Eingang 61 das Ausgangssignal des einstellbaren Abschwächers 32 aufnimmt.

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Der Ausgang des Verstärkers 60 ist mit einem Ende eines Potentialteilers verbunden, der durch zwei in Reihe geschaltete Widerstände Rl und R2 gebildet ist, dessen Widerstandswerte typischerweise ein Verhältnis von 9:1 haben. Die Verbindungsstelle zwischen den Widerständen Rl und R2 ist zur Gegenkopplung mit dem anderen Eingang 62 des Verstärkers 60 verbunden, während die andere Klemme des Verstärkers R2, d.h. das andere Ende des Potentialteilers mit dem Ausgang eines Operationsverstärkers 63 über einen Modulator 72 verbunden ist.

Der Eingang des Verstärkers 63 ist mit dem Ausgang eines automatisch veränderbaren Abschwächers 64 verbunden, dessen Abschwächungsfaktor über einen Steuereingang 64a gesteuert wird. Das Ausgangssignal der Teilerschaltung 47 wird dem Steuereingang 64a und auch dem Eingang eines D/A-Ümsetzers 65 zugeführt. Das Ausgangssignal der Recheneinheit 47 kann beispielsweise in Exponenten- und Mantissenform erscheinen, wobei der Exponent dem Abschwächer 64 und die Mantisse dem Umsetzer 65 zugeführt werden. Der Umsetzer 65 kann in an'sich bekannter Weise eine Referenzspannungsquelle, mehrere im BCD-Kode oder in anderer Weise abgestufte Widerstände und mehrere Schalter zur wahlweisen Schaltung der Widerstände nach Maßgabe des digitalen Ausgangssignales der Rechenschaltung 47 aufweisen, so daß von der Referenzspannungsquelle durch Potentialunterteilung eine Gleichspannung erzeugt wird, welche der durch das digitale Ausgangssignal von der Rechenschaltung 47 dargestellten Größe proportional ist. Das Ausgangssignal des Umsetzers 65 wird dem Eingang des Abschwächers 64 zugeführt.

Der Ausgang des Verstärkers 60 ist auch über einen Demodulator 73 mit dem Eingang einer Multipliziereinrichtung 67 verbunden, welche einen invertierenden Operationsverstärker 68 mit Einheitsverstärkung 70 aufweist, der Eingangs- und Rück-

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kopplungswiderstände R3 bzw. R4 mit gleichen Werten aufweist. Der Ausgang des Verstärkers 68 ist über einen Widerstand R5 mit dem Eingang eines Summierverstärkers 69 verbunden, während ein Parallelkanal 70 mit einem Feldeffekttransistorschalter FET 1 und einem mit diesem in Reihe geschalteten Widerstand R6 zwischen dem Ausgang des Modulators 73 und dem Eingang des Verstärkers 69 verbunden ist und daher eine Parallelverbindung zu dem Operationsverstärker 68 darstellt. Der Wert des Widerstandes R6 ist doppelt so groß wie derjenige des Widerstandes R5, während die Steuerelektrode des Transistors FET 1 die Steuersignale von der bistabilen Stufe 22 erhält. Die Steuerelektrode des Transistors FET 1 erhält auch Steuersignale vom Ausgang des Zähler/Taktgebers 52.

Das Ausgangssignal des Summierverstärkers 69 bildet das Ausgangssignal der Schaltung 33 und wird dem V/f-Umsetzer 34 zugeführt.

Die Schaltung 33 enthält auch nicht dargestellte Trennübertrager, beispielsweise im Umsetzer 65 und an den entsprechenden Eingängen des Abschwächers 64 und des Transistorschalters FET 1, um sicherzustellen, daß der Signalkanal mit den Verstärkern 60, 68, 69 und der Kanal 70 potentialfrei sind.

Der Betrieb der Schaltung 33 zur Unterdrückung einer Gleichspannungskomponente in dem Ausgangssignal des Systemes 10 ist wie folgt:

Angenommen, das der Klemme 10a der untersuchten Schaltung zugeführte Prüfsignal sei proportional sin wt, und das Ausgangssignal an der Klemme 10b sei

A sin wt + B cos wt + C (1)

Dabei bedeutet A · sin wt und B · cos wt den in Phase befindlichen Anteil und den Quadraturanteil des Ausgangssignales

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dar und C ist die Größe des Gleichspannunqsanteiles. Dieses Ausgangssignal wird über den Abschwächer 32 der Schaltung 33 zur Vorspannunqsunterdrückung zugeführt, in welcher der Transistorschalter FET 1 mit der Frequenz des Prüfsignales durch die bistabile Stufe 22 betätigt wird. Der Betrieb des Transistorschalters FET 1 ändert den Wert des Signales am Summierungspunkt des Verstärkers 69 zwischen gleichgroßen positiven und negativen Werten, so daß der Verstärkungsfaktor der Multiplizierstufe 67 mit den Verstärkern 68, 69 und dem Nebenkanal 70 abwechselnd zwischen gleichgroßen positiven und negativen Werten umgeschaltet wird. Die Multipliziereinrichtung multipliziert daher das abgeschwächte Ausgangssignal an der Klemme 6Od mit dem Signal sin wt, um ein Signal zu erzeugen, welches proportional ist zu

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A sin wt + B sin wt cos wt + C sin wt (2)

Der erste Ausdruck der Gleichung (2) stellt den Gleichspannungsanteil des Signales dar, während der zweite Ausdruck einen Anteil mit doppelter Frequenz und der dritte Ausdruck einen .-.r_~ gleichphasigen Anteil darstellt.

Dieses Signal wird dem V/f-ümsetzer 34 zugeführt, der durch die Schaltung 34a normiert ist, und er wird mit sin wt multipliziert und wieder der Addierschaltung 38 zugeführt, und das Ergebnis wird in dem Register 38a über eine ganze Anzahl von Perioden des Signales sin wt akkumuliert und durch die Dauer dieser Perioden in der Recheneinheit4 7 geteilt, wie schon unter Bezugnahme auf Fig. 1 beschrieben wurde. Das Ergebnis der Multiplikation der ersten beiden Anteile des Signales der Gleichunq (2) mit sin wt ist Null, so daß das Ausgangssignal der Rechenschaltung 47 proportional zu C ist, wobei C die Größe des Gleichspannunqsanteiles in dem Ausgangssignal an der Klemme 10b darstellt.

Das Ausgangssignal von der Rechenschaltung 47 wird dem Umsetzer 65 zuqeführt, welcher in bereits beschriebener Weise

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eine hierzu proportionale Gleichspannung erzeugt. Da das Ausgangssignal von der Rechenschaltung 4 7 wahlweise eine spezielle Korabination der vorgenannten Schalter in dem Umsetzer 65 einstellt, wird die Amplitude des Gleichspannungsanteiles in dem Ausgangssignal an der Klemme 1Ob darin gespeichert. Gewünschtenfalls kann jedoch ein Pufferspeicher, beispielsweise ein Schieberegister, zwischen der Rechenschaltung 47 und dem Umsetzer 65 vorgesehen werden. Die durch den Umsetzer 65 erzeugte analoge Spannung wird durch den Abschwächer 64 und den Verstärker 63 modifiziert, bevor sie dem Widerstand R2 zugeführt wird, so daß der Gleichspannungsanteil in dem Signal am Eingang 61 des Verstärkers 60 kompensiert wird.

Beispielsweise werde angenommen, daß das Ausgangssignal an der Klemme 10b einen Gleichspannungsanteil mit 100 V und einen Wechselspannungsanteil mit 10 V aufweist, und daß die Abschwächungsfaktoren der Abschwächer 32 und 64 ursprünglich 1000 bzw. 10 entsprechend einer Messung von 100 V bei vollem Skalenausschlag betragen. Dann beträgt der Gleichspannungsanteil am Eingang 61 des Verstärkers 60 100 mV, und das Ausgangssignal des Umsetzers 65 wäre typischerweise 100 mV. Das Ausgangssignal des Abschwächers 64 beträgt daher 10 mV. Um den Gleichspannungsanteil des Eingangssignales 61 zu kompensieren, d.h. den Gleichspannungspegel am Ausgang des Verstärkers 60 zu Null zu machen, muß die Spannung einer Verbindungsstelle der Widerstände Rl und R2 100 mV betragen: daher muß die dem Widerstand R2 vom Verstärker 6 3 zugeführte Spannung der Gleichung entsprechen 100 χ (R₁ + R₂)/R₂ = 111,1 mV. Der Verstärkungsfaktor des Verstärkers 63 muß daher 11,1 betragen.

Wenn der Vorgang der Gleichspannungsunterdrückung abgeschlossen ist, wird der Transistorschalter FET 1 gesetzt und durch den Zähler/Taktgeber 52 in dem durchgeschalteten Zustand gehalten,

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so daß die Multipliziereinrichtunq 6 7 zu einem Verstärker mit dem Verstärkungsfaktor 1 wird und die Folge der Betriebsvorgänge gemäß Fig. 1 auftritt. Nun wird jedoch der Gleichspannungsanteil mit 10 V bei dem vollen Skalenbereich mit 100 V gemessen, so daß das Ausgangssignal an der Recheneinrichtung 47 bewirkt, daß der Abschwächer 32 seinen Abschwächungsfaktor auf 100 ändert. Dadurch wird die Größe des Gleichspannungsanteiles des Eingangssignales 61 auf 1 V erhöht. Das Ausgangssignal von der Rechenschaltung 47 ändert jedoch ebenfalls den Abschwächungsfaktor des Abschwächers 64 von 10 zu 1. Das Ausgangssignal des Verstärkers 63 ändert sich auf 1,11 V, und dieses ist der neue Wert, welcher erforderlich ist, um den erhöhten Gleichspannungsanteil am Eingang 61 zu kompensieren. Der Wechselspännungsanteil kann nun mit einem erhöhten Auflösungsvermögen im vollen Skalenbereich von 10 V gemessen werden.

Der Betrieb der Schaltung 33 zur Unterdrückung eines Trägerfrequenzanteiles im Ausgangssignal des Systemes 10 ist sehr ähnlich demjenigen zur Unterdrückung eines Gleichspannungsanteiles. Dem Demodulator 72 wird ein Signal mit Trägerfrequenz zugeführt, so daß dieser das Ausgangssignal des Systemes 10 demoduliert und ein demoduliertes Signal mit einem Gleichspannungsanteil erzeugt, dessen Größe proportional der Amplitude des Trägerfrequenzanteiles in dem Ausgangssignal des Systemes 10 ist. Das demodulierte Signal enthält noch den interessierenden Wechselspannungsanteil aus dem Prüfsignal und hat daher die in Gleichung (1) definierte Form.

Der in dem demodulierten Signal enthaltene Gleichspannungsanteil wird in der nachfolgenden Schaltunq exakt derart verarbeifet, wie es unter Bezugnahme auf die Unterdrückung des Gleichspannungsanteiles im Ausgangssignal des Systemes 10 beschrieben wurde, so daß der Verstärker 63 ein Gleichspannungsausgangssignal abgibt, dessen Größe genau proportional der

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Größe des Gleichspannungsanteiles in dem demodulierten Sianal ist. Das Ausgangssignal vom Verstärker 63 wird in dem Modulator 73 moduliert, welcher ebenfalls ein Signal mit der Trägerfrequenz erhält, um ein moduliertes Trägerfrequenzsignal zu erzeugen, dessen Amplitude proportional der Amplitude des Trägerfrequenzanteiles im Ausgangssignal des Systemes 10 ist. Dieses modulierte Signal wird dem Eingang 62 des Verstärkers 60 über den Widerstand R2 zugeführt und daher von dem Trägerfrequenzanteil am anderen Eingang 61 abgezogen. Der Trägerfrequenzanteil im Ausgangssignal des Systemes 10 wird daher kompensiert und tritt nicht am Ausgang des Verstärkers 60 auf. Nachdem der Trägerfrequenzanteil einmal kompensiert worden ist, wird die Messung des interessierenden Wechselspannungsanteiles mit dem geeigneten Auflösungsvermögen in der schon beschriebenen Weise weiter ausgeführt.

Es ergibt sich, daß der beschriebene Analysator im Betrieb zur Unterdrückung der Gleichspannung oder Trägerfrequenz in zwei aufeinanderfolgenden Perioden arbeitet: in der ersten Periode wird der zu unterdrückende Anteil gemessen und das Meßergebnis gespeichert, und in der zweiten Periode wird der gespeicherte Meßwert dazu benutzt, um den unerwünschten Gleichspannungsoder Trägerfrequenzanteil abzutrennen, so daß die Messungen des interessierenden Gleichspannungsanteiles aufgrund des Prüfsignales mit dem optimalen Auflösungsvermögen vorgenommen werden können. Wenn das System 10 ein Trägerfrequenzsystem ist, wird angenommen, daß ein derartiges System den Trägerfrequenzanteil des Signales mit einer im wesentlichen unveränderten Phase überträgt: diese Annahme ist normalerweise gültig für alle üblichen Trägerfrequenzsysteme, welche mit dem beschriebenen Analysator geprüft werden sollen.

Es versteht sich, daß verschiedene Abwandlungen der vorbeschriebenen Ausführungsform der Erfindung vorgenommen werden können.

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Beispielsweise kann anstelle der Festwertspeicher 42 und ein bekannter digitaler Oszillator verwendet werden. Ein derartiger Oszillator enthält ein Paar reversibler Zähler, von denen der eine am Anfang leer und der andere am Anfang voll ist, sowie ein Paar binärer Multipliziereinrichtungen (BRiI) , die von der Einrichtung 13 zur Frequenzsynthese gespeist werden und jeweils durch eine Zählstufe in einem entsprechenden Zähler gesteuert werden. Der Ausgang jeder Multipliziereinrichtunq BRM ist kreuzweise mit dem entsprechenden Eingang des anderen Zählers verbunden, so daß der leere Zähler am Anfang vorwärts und der volle Zähler am Anfang rückwärts zählt. Es läßt sich leicht zeigen, daß die Zählstufen in den am Anfang leeren und in den am Anfang vollen Zählern sich sinusförmig bzw. cosinusförmig ändern. Auch kann der Demodulator 72 durch einen Demodulatorschalter ersetzt werden, der mit der Trägerfrequenz angetrieben und mit der Steuerleitung von der bistabilen Stufe 2 2 zur Steuerelektrode des Transistors FET 1 verbunden ist. Gewünschtenfalls kann schließlich eine getrennte Multiplizierschaltung vorgesehen werden, um die Korrelation des Prüfsignales auf der einen Seite und der Gleichspannungs- bzw. Trägerfrequenzunterdrückung auf der anderen Seite vorzunehmen, so daß die Unterdrückung und die Korrelation gleichzeitig statt hintereinander vorgenommen werden können.

Zusammengefaßt läßt sich das Wesen der Erfindung folgendermaßen darstellen:

Es handelt sich hier um eine Schaltungsanordnung zur Analyse des Frequenzganges eines elektrischen Systemes bei einem Prüfsignal. Diese Schaltungsanordnung weist eine Einrichtung zum Erzeugen eines Prüfsignales aus einem digitalen Synchronisiersignal auf, um dieses Prüfsignal dem untersuchten System zuzuführen. Vorzugsweise kann das Prüfsignal dazu verwendet werden, um ein Trägerfrequenzsignal zu modulieren, welches dem System

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zugeführt wird. Das Ausgangssignal des Systemes wird einem V/f-Umsetzer zugeführt, dessen Augenblickswert der Ausgangsfrequenz proportional der Amplitude des Ausgangssignales ist. Um die Korrelation des Ausgangssignales des Systemes mit dem Prüfsignal zu bewirken werden die für die sin-und cos-Werte repräsentativen digitalen Signale aus entsprechenden Festwertspeichern unter der Steuerung des digitalen Synchronisiersignales ausgelesen. Diese Werte werden jeweils mit einer Frequenz nach Maßgabe der von dem Umsetzer erzeugten Frequenz akkumuliert. Hierdurch wird das Ausgangssignal des Systemes mit dem Prüfsignal (oder einer Harmonischen oder einer Subharmonischen des Prüfsignales) multipliziert, um den in Phase befindlichen Anteil und den Quadraturänteil zu bestimmen.

Wenn das Ausgangssignal des Systemes einen unerwünschten Gleichspannungs- oder Trägerfrequenzanteil aufweist, kann die Schaltungsanordnung dazu verwendet werden, um diesen unerwünschten Anteil zu unterdrücken. Hierzu wird das Ausgangssignal des Systemes nacheinander zweimal mit einem Signal bei der Prüfsignalfrequenz multipliziert, so daß ein dem Gleichspannungsanteil proportionales Gleichspannungssignal erzeugt wird. Dieses Gleichspannungssignal wird gespeichert und nachfolgend zur Kompensation des unerwünschten Gleichspannungsanteiles verwendet. Ein unerwünschter Trägerfrequenzanteil wird unterdrückt, indem das Ausgangssignal des Systemes demoduliert wird, so daß ein dem Trägerfrequenzanteil proportionaler Gleichspannungsanteil erzeugt wird. Dieser wird in der schon beschriebenen Weise verarbeitet, um ein Gleichspannungssignal zu erzeugen, und dieses Gleichspannungssignal wird mit der Trägerfrequenz moduliert, um ein Signal zum Unterdrük-'ken des Trägerfrequenzanteiles zu erzeugen.

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Claims

Patentansprüche :

1. j Schaltungsanordnung zum Messen des Frequenzganges eines untersuchten elektrischen Systemes mit einer Einrichtuna zur Abgabe eines Prüfsignales mit einer vorbestimmten Frequenz für das untersuchte System und einer Einrichtung zum Multiplizieren des Ausgangssignales des untersuchten Systemes und zur Korrelation des Ausgangssignales mit dem Prüfsignal oder einer Harmonischen oder Subharmonischen dieses Prüfsignales, dadurch gekennzeichnet , daß eine erste Multipliziereinrichtung (67) das Ausgangssignal des untersuchten Systemes aufnimmt, welches Signal einen Gleichspannungsanteil und einen Wechselspannungsanteil aufweisen kann, die erste Multipliziereinrichtung dieses Ausgangssignal mit einem ersten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, eine zweite Multipliziereinrichtung (36, 38, 38a, 47) das Ausgangssignal von der ersten Multipliziereinrichtung aufnimmt und mit einem zweiten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, so daß ein Gleichspannungssignal (bei 65, 64) erzeugt wird, dessen Größe von der Größe des Gleichspannungsanteiles abhängt, eine Summierschaltung (60) das Ausgangssignal des Systemes aufnimmt und eine Einrichtung (R2) das durch die zweite Multipliziereinrichtung erzeugte Gleichspannungssignal der Summierschaltung mit gegenüber dem Gleichspannungsanteil ent>gegengesetzter Polarität zuführt, so daß der Gleichspannungsanteil im wesentlichen kompensiert wird, die Multipliziereinrichtung (36, 38, 38a, 40, 40a, 47, 48a) nach der Kompensation* des Gleichspannungsanteiles derart betätigbar ist, daß sie das Ausgangssignal von der Summiereinrichtung mit einem Referenzsignal (von 42, 44) multipliziert, dessen Frequenz gleich oder bezüglich der

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Harmonischen auf die Frequenz des Prüfsignales bezogen ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß die erste Multipliziereinrichtung (67) das Ausgangssignal des untersuchten Systemes über die Summierschaltung (60) aufnimmt und die ersten und zweiten Multipliziereinrichtungen (67 und 36, 38, 38a, 47) während eines ersten Betriebszyklus der Schaltungsanordnung das Gleichspannungssignal erzeugen und eine Signalspeichereinrichtung (65) zum Speichern der Größe des Gleichspannungssignales vorgesehen ist und die Einrichtung (R2) zur Abgabe des Gleichspannungssignales an die Summierschaltung nachfolgend während eines zweiten Betriebszyklus der Schaltungsanordnung den Gleichspannungsanteil kompensiert.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß die Multipliziereinrichtung (67) einen Verstärker (68) zur Aufnahme des Ausgangssignales von der Summierschaltung (60) und eine Schalteinrichtung (FET 1) zur Änderung der Verstärkung des Verstärkers zwischen gleichen positiven und negativen Werten aufweist und die Schalteinrichtung durch das erste Signal betätigbar ist.

4. Schaltungsanordnung zum Messen des Frequenzganges eines untersuchten elektrischen Systemes mit einer Einrichtung zum Erzeugen eines Prüfsignales mit einer vorbestimmten Frequenz, einem Modulator zum Modulieren eines Trägersignales mit einer höheren Frequenz als derjenigen des Prüfsignales mit dem Prüfsignal zum Erzeugen eines modulierten Signales für das untersuchte System und einer Multipliziereinrichtung zur Aufnahme des Ausgangssignales des untersuchten Systemes und zur Korrelation dieses Ausgangs-

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signales mit dem Prüfsignal oder dessen Harmonischen, dadurch gekennzeichnet , daß ein Demodulator (73) das Ausgangssignal des Systemes aufnimmt und ein demoduliertes Signal mit einem Gleichspannungsanteil erzeugt, dessen Größe von der Amplitude des Trägerfrequenzanteiles des Ausgangssignales des Systemes abhängt, eine erste Multipliziereinrichtung (67) das durch den Demodulator erzeugte, demodulierte Signal mit einem ersten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, eine zweite Multipliziereinrichtung (36, 38, 38a, 47) das Ausgangssignal der ersten Multipliziereinrichtung mit einem zweiten Signal multipliziert, dessen Frequenz gleich der Frequenz des Prüfsignales ist, so daß (bei 65, 64) ein Gleichspannungssignal erzeugt wird, dessen Größe von den Gleichspannungsanteil abhängt, eine Einrichtung (72) das Gleichspannungssignal bei der Trägerfrequenz moduliert und ein Rückkopplungssignal mit Trägerfrequenz erzeugt, dessen Amplitude von der Amplitude des Trägerfrequenzanteiles des Ausgangssignales des Systemes abhängt, eine Summierschaltung (60) das Ausgangssiqnal des Systemes aufnimmt und eine Einrichtung (R2) das Rückkopplungssignal mit Trägerfrequenz der Summierschaltung mit entgegengesetzter Polarität wie der Trägerfrequenzanteil des Ausgangssignales des Systemes zuführt, so daß der Trägerfrequenzanteil im wesentlichen kompensiert ist, die Multipliziereinrichtung (36, 38, 38a, 40, 40a, 47, 48) nach der Kompensation des Trägerfrequenzanteiles aktivierbar ist und das Ausgangssignal von der Summierschaltung mit einem Referenzsignal multipliziert, dessen Frequenz gleich oder auf eine Harmonische der Frequenz des Prüfsignales bezogen ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet , daß der Demodulator (73)

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das Ausgangssignal des Systemes über die Summiersehaltung (60) aufnimmt und die ersten und zweiten Multipliziereinrichtungen (67 und 36,38, 38a, 47) während eines ersten Betriebszyklus der Schaltungsanordnung aktivierbar sind und das Gleichspannungssignal erzeugen, und eine Signalspeichereinrichtung (65) die Größe des Gleichspannungssignales speichert, und die Einrichtung (R2) zur Abgabe des Rückkopplungssignales mit Trägerfrequenz an die Summierschaltung danach während eines zweiten Betriebszyklus der Schaltungsanordnung aktivierbar ist und den Trägerfrequenzanteil kompensiert.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet , daß die erste Multipliziereinrichtung (67) einen Verstärker (68) zur Aufnahme des Ausgangssignales des Demodulators (73) und eine Schalteinrichtung (FET 1) zur Änderung der Verstärkung des Verstärkers zwischen gleichen positiven und negativen

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Werten aufweist und die Schalteinrichtung durch das erste Signal betätigbar ist.

7. Schaltungsanordnung nach Anspruch 3 oder 6, dadurch gekennzeichnet , daß eine Einrichtung (52) vorgesehen ist, welche den Betrieb der ersten Multipliziereinrichtung (67) verhindert, wenn der Gleichspannungsanteil oder der Trägerfrequenzanteil kompensiert worden ist, und die zweite Multipliziereinrichtung (36, 38, 38a, 47) durch alle oder einen Teil der Multipliziereinrichtungen (36, 38, 38a, AO, 40a, 47, 48) gebildet ist.

8. Schaltungsanordnung nach Anspruch7 , dadurch gekennzeichnet , daß die Einrichtung (52) zum Verhindern des Betriebs der ersten Multipliziereinrichtung (67) eine Einrichtung (52) aufweist, welche

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die Schalteinrichtung (FET 1) in einen ihrer beiden Zustände versetzt.

9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die das Prüfsignal erzeugende Einrichtung (12, 13, 16, 18, 24) eine Quelle (12, 13) für ein Synchronisiersignal und eine erste Einrichtung (16, 18, 24) aufweist, welche auf das Synchronisiersignal anspricht und von diesem das Prüfsignal bei einer tieferen Frequenz als derjenigen des Synchronisiersignales ableitet, und die Multipliziereinrichtung (36, 38, 38a, 40, 40a, 47, 48) eine zweite Einrichtung (42, 44) aufweist, die auf das Synchronisiersignal anspricht und eine Folge von digitalen Signalen erzeugt, welche signifikant für aufeinanderfolgende Punkt; werte in einem Zyklus des Referenzsignales sind, und eine dritte Einrichtung (34) auf das Ausgangssignal der Summiereinrichtung (60) anspricht und den Augenblickswert dieses Signales in eine Frequenz umsetzt, die durch einen Impulszug dargestellt ist, und eine Einrichtung (36, 38, 38a, 4O, 40a) die durch die zweite Einrichtung erzeugten Werte mit einer Geschwindigkeit akkumuliert, welche durch die Geschwindigkeit der Impulse bestimmt ist.

10. Schaltungsanordnung zum Messen des Frequenzganges eines untersuchten elektrischen Systemes mit einer Quelle für ein Synchronisiersignal, einer ersten Einrichtung, welche auf das Synchronisiersignal anspricht und ein Prüfsignal bei einer niedrigeren Frequenz als derjenigen des Synchronisiersignales für das untersuchte System ableitet, einer zweiten Einrichtung welche auf das Synchronisiersignal anspricht und eine Folge von digitalen Signalen erzeugt, die signifikant für aufeinanderfolgende Punktwerte in einem Zyklus eines Referenzsignales sind und einer dritten Einrichtung, welche auf das Ausgangssignal des untersuchten

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Systemes anspricht und den Augenblickswert dieses Signales in eine durch einen Impulszug dargestellte Frequenz umsetzt, dadurch gekennzeichnet, daß eine Einrichtung (36, 38, 38a, 40, 4Oa) die durch die zweite Einrichtung erzeugten Werte mit einer Geschwindigkeit akkumuliert, welche durch die Impulsgeschwindigkeit bestimmt ist.

11. Schaltungsanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet , daß die zweite Einrichtung (42, 44) einen Festwertspeicher (42, 44) aufweist, welcher sin- und cos-Ausgangssignale abgibt und ein Zähler (46) durch das Synchronisiersignal qesteuert ist und den Festwertspeicher beim Auslesen der Punktwerte aus diesem adressiert.

12. Schaltungsanordnung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet , daß die erste Einrichtung (16, 18, 24) das Prüfsignal digital durch Frequenzteilung (bei 16) des Synchronisiersignales und durch Digital/Analogumwandlung (bei 18) erzeugt.

13. Schaltungsanordnung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet , daß die Einrichtung (36, 38, 38a, 40, 40a) zum Akkumulieren eine schnelle parallel im BCD-Kode arbeitende Addiereinrichtung (38 oder 40) aufweist.

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