DE2362703A1

DE2362703A1 - Auswahlanordnung fuer eine matrix

Info

Publication number: DE2362703A1
Application number: DE2362703A
Authority: DE
Inventors: Srirama S Durvasula
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1972-12-18
Filing date: 1973-12-17
Publication date: 1974-06-20
Also published as: FR2327608B1; GB1459208A; CA1003960A; JPS4991132A; JPS5856173B2; FR2327608A1; US3849768A

Description

DFpL-lng. Heinz Bardehle

Patenicnwait

8 Mönchen M, Kermis. 15,TeI. 292555 Postanschrift München 26, Postfach 4

München, den 17. Dez. 1973

Mein Zeichen: P 1804

Anmelder: Honeywell Information Systems Inc. 200 Smith Street Waltham/Mass., V. St. A.

Auswahlanordnung für eine Matrix

Die Erfindung bezieht sich auf Auswahlsysteme und insbesondere auf Auswahlschaltungen, die dazu herangezogen werden, erste und zweite Ströme für die jeweilige Last in einem Matrizenfeld bereitzustellen.

Die Rechnertechnik macht es erforderlich, dass Speicher in einem Matrizenfeld angeordnet werden. Jede Last, bei der es

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sich zum Beispiel um einen Magnetkern oder um eine Gruppe von Kernen' in dem Speicher handeln kann, muss mittels der Auswahlschaltungen ausgewählt werden. In einem Magnetkernspeicher werden Koinzidenzströme geliefert. Jeder Koinzidenzstrom macht einen ersten und zweiten Strom oder insbesondere einen Lesestrom und einen Schreibstrom erforderlich. Um einen Lesestrom bereitzustellen, wird ein erstes Paar von Auswahlschaltungen oder einfacher ausgedrückt werden erste und zweite Transistoren freigegeben bzw. übertragungsfähig gemacht, so dass der Lesestrom durch den Kern in einer ersten Richtung hindurchfliessen kann, während ein zweites Paar von Transistoren dazu herangezogen wird, einen Strom durch den Kern in der anderen Richtung hindurchzuleiten, um nämlich eine Information in den Kern einschreiben zu können. Dies bringt die Forderung mit sich, dass jeder Kern oder jede Gruppe von Kernen für den Lesezyklus und Schreibzyklus mit Hilfe von zumindest vier Transistoren ausgewählt wird, um die relative Einschaltdauer jedes Transistors auf lediglich die Hälfte des vollständigen Lese/Schreib- oder Speicherzyklus zu halten. Wenn die Leseströme und die Schreibströme durch gerade ein Paar von Transistoren bereitgestellt werden, führt dies zu e^.ner Wärmeausbildung in den Transistoren, wodurch es zu Funktionsstörungen kommen kann. Wenn die Strom-Leistungsfähigkeit derartiger Transistoren grosser wird, nimmt die physikalische Grosse derartiger Transistoren zu, was zu einem übermässigen Volumen in der Speicherbaugruppe führt.

Der Erfindung liegt demgemäss die Aufgabe zugrunde, eine verbesserte Speicherauswahlanordnung zu schaffen, bei der die Anzahl der Bauelemente verringert ist, die erforderlich sind, um eine vorgegebene Last oder Gruppen von Lasten auszuwählen. Überdies ist eine solche verbesserte Auswahlanordnung zu schaffen, die sich durch einen einfachen Aufbau

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mit Bauelementen auszeichnet, welche eine kleine physikalische Baugerätegruppe ermöglichen.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch eine Auswahlanordnung für eine Matrix mit einer Vielzahl von Belastungen. Die Auswahlanordnung enthält zumindest ein erstes Paar und ein zweites Paar von Auswahleinrichtungen. Das erste Paar von Auswahleinrichtungen ist so geschaltet, dass ein erster Strom an eine von zwei Lasten abgegeben wird, während das zweite Paar von Auswahleinrichtungen so geschaltet ist, dass es einen zweiten Strom an eine derartige Last abgibt. Die Auswahleinrichtung enthält ferner eine Einrichtung, die das erste Paar von Auswahleinrichtungan derart anschaltet, dass ein zweiter Strom für eine weitere Last der Lasten bereitgestellt wird. Ferner enthält die Auswahleinrichtung eine weitere Einrichtung, die das zweite Paar von Auswahleinrichtungen derart anschaltet, dass ein erster Strom an eine derartige weitere Last bereitgestellt wird.

Anhand von Zeichnungen wird die Erfindung nachstehend näher erläutert.

Fig. 1 zeigt in einem Schaltplan die Anordnung gemäss der Erfindung.

Fig. 2 zeigt ein Zustandsdiagramm zur Erläuterung der Anordnung gemäss Fig. 1.

Fig. 3 zeigt in einem Blockdiagramm ein System, in welchem die Anordnung gemäss der Erfindung verwendet werden kann.

Fig. 4A zeigen einen detaillierten Schaltplan einer bevor- und ^B zugten Ausführungsform der Anordnung gemäss der

Erfindung.

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Im folgenden sei eine bevorzugte Ausführungsform der Erfindung näher erläutert. In Fig. 1 sind vier Belastungen 94L bis 97L gezeigt. Jede dieser Belastungen ist durch Auswahlsignale auswählbar, die an Anschlussklemmen 90 bis 93 aufgenommen werden. Jede der Belastungen 94L bis 97L stellt eine oder mehrere Belastungen dar, wie eine Vielzahl von Hagnetkernen. Es dürfte jedoch einzusehen sein, dass die Anordnung der Erfindung nicht auf die Verwendung von Magnetkernen als Belastungen beschränkt ist, sondern dass sie in jeglichen Anwendungsfällen von Nutzen ist, in denen zwei Ströme an die Belastung bzw. Last abgegeben werden müssen. Bei dem Beispiel, bei dem die Belastungen Magnetkerne sind, wird die in Fig. 1 dargestellte Anordnung dazu benutzt, einen Koinzidenzstrom für das Lesen oder Schreiben einer Information in bzw. aus dem Kern bereitzustellen. Die in Fig. 1 dargestellte Auswahlanordnung ist für den anderen Koinzidenzstrom nochmals vorgesehen; die betreffende Auswahlanordnung ist jedoch der Klarheit wegen nicht dargestellt.

Mit jeder Anschlussklemme 90 und 91 sind ein Treiber, der durch das Symbol für ein Verknüpfungsglied dargestellt ist, und ein Transistor zuzüglich zweier Entkopplungs- und Steuerungs dioden verbunden. Hit jeder Anschlussklemme 92 und 93 sind ferner ein Treiber und ein Transistor zuzüglich vier Entkopplungs- und Steuerungsdioden verbunden. Die tatsächlich benutzten Treibertypen und Transistortypen werden unter Bezugnahme auf Fig. 4 noch besonders angegeben werden. Hit jeder Belastung bzw. Last sind ferner zwei Entkopplungs- und Steuerungsdioden verbunden.

Wenn die Belastungen als Magnetkerne betrachtet werden, dann muss während eines Lesezyklus der Strom in einer ersten Richtung und während des Schreibzyklus in einer zweiten und ent-

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gegengesetzten Richtung abgegeben werden. Zu diesem Zweck sind in Verbindung mit der Auswahlanordnung eine Lesestromquelle und eine Schreibstromquelle 44 mit einer Lesestromabsenkschaltung 42 bzw. einer Schreibstromabsenkschaltung 46 verbunden. Die Auswahlanordnung enthält die dargestellten Treiber, Transistoren und die Entkopplungs- und Steuerungsdioden. Die Auswahlsignale an den Anschlussklemmen 90 bis 93 werden von Adressenschaltungen geliefert, die unter Bezugnahme auf Fig. noch angegeben werden.

Grundsätzlich wird ein Auswahlsignal entweder an der Anschlussklemme 90 oder an der Anschlussklemme 91 aufgenommen, und ein weiteres Auswahlsignal wird an der Anschlussklemme 92 oder an der Anschlussklemme 93 aufgenommen. Auf derartige Auswahlsignale hin werden deren entsprechende Transistoren freigegeben, und zwar derart, dass ein Strom in einer Richtung oder in der anderen Richtung fliesst, um das Lesen oder Schreiben einer Information aus/bzw. in die Last freizugeben. Das während des Lesens einer Information aus der Last oder dem Magnetkern oder den Hagnetkernen freigegebene Transistorpaar ist verschieden von dem Transistorpaar, welches zum Einschreiben einer Information in die Last benutzt wird. Somit können während eines Lesezyklus Auswahlsignale an den Anschlussklemmen 90 und 92 aufgenommen werden; hingegen können während der zweiten Hälfte des Speicherzyklus oder während des Schreibzyklus Auswahlsignale an den Anschlussklemmen 91 und 93 "aufgenommen werden.

Die Stromzweige für die entsprechenden Lese- und Schreibzyklen sind veranschaulicht für den Fall, dass eine Information aus der Last 97L gelesen bzw. in diese geschrieben wird. Während des Lesezyklus erhält die Anschlussklemme 90 für die Last bzw. Belastung 97L ein Auswahlsignal, welches über den Treiber 8OG den Transistor 8OT einschaltet bzw. in den leitenden Zustand steuert. Die Anschlussklemme 92

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erhält ein Auswahlsignal, welches den Transistor 84T über den Treiber 84G einschaltet bzw. leitend steuert, so dass ein Lesestrom von der Lesestromquelle 40 durch die Diode 80D2, den Transistor 8OT und weiter über die Diode 97D1* die Last bzw. Belastung 97L und sodann durch die Diode 84D4, den Transistor 84T und die Diode 84D1 über die Lesestromabsenkschaltung 46 nach Erde bzw, Masse hin fliesst. Während des Schreibzyklus werden für die Last 97L Auswahlsignale an den Anschlussklemmen 93 und 91 aufgenommen, wodurch der Transistci 86T über den Treiber 86G und der Transistor 82T über den Treiber 82G eingeschaltet bzw. leitend gesteuert werden. Dies ermöglicht die Abgabe eines Schreibstroms von der Schreibstromquelle 44 durch die Diode 86D3, den Transistor 86T, die Diode 86D2, die Last 97L und sodann durch die Diode 97D2, den Transistor 82T und die Diode 82D1 über die Schreibstromabsenkschaltung 42 zu Erde bzw. Masse

Es dürfte somit ersichtlich sein,, dass die Transistoren BOT und 84t freigegeben bzw. leitend sind, wenn eine Information aus der Last 97L gelesen wird_f und dass ein anaeres Transistorpaar, nämlich die Transistoren 86T und 82T, freigegeben bzw. leitend sind, wenn eine Information in die Last 97L eingeschrieben wird. Durch Bereitstellung einer derartigen verschachtelten Anordnung von Auswahltransistoren dürfi-e ersichtlich sein, lass die Anzahl der zum Steuern der Last benötigten Transistoren um die Hälfte verringert ist, und dass ferner die Wärmeableitung in jedem der Transistoren vermindert ist. Dies ist dabei erreicht worden, ohne dass grössere und für höhere Ströme bemessene Bauelemente verwendet werden.

Bezugnehmend auf das in Fig. 2 dargestellte Zustandsdiagramm sei bemerkt, dass in diesem die Transistoren angegeben sind, die während des Lesens oder Schreibens einer Information aus dem bzw. in die Belastungen 94L, 95L, 96L und 97L freigegeben bzw. leitend sind. Wie gerade erläutert, sind während

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eines Lesezyklus der Belastung bzw. Last 97L die Transistoren 8OT und 84T freigegeben, und während des der Last bzw. Be- ' lastung 97L zugehörigen Schreibzyklus sind die Transistoren 86t und 82T ieigegeben. Während des der Last 94L zugehörigen Lesens sind die Transistoren 82T und 86T durch die an den Anschlussklemmen 91 und 93 aufgenommenen Auswahlsignale freigegeben. Während des der .Last 94L zugehörigen Schreibzyklus sind die Transistoren 84T und 8OT durch die ah den Anschlussklemmen 92 und 90 aufgenommenen Auswahlsignale freigegeben. Eine entsprechende Erläuterung ergibt sich für die den Belastungen bzw. Lasten 95L und 96L , zugehörigen Lese- und Schreibzyklen.

In Fig. 3 ist in einem Blockdiagramm ein System gezeigt, in welchem die Anordnung gemäss der vorliegenden Erfindung verwendet werden kann. Das betreffende Blockdiagramm veranschaulicht einen Speicher 100, der 16 Bit-Felder 102-1 bis 102-16 enthält. Jedes der Bit-Felder enthält zum Beispiel eine Magnetkern-Matrixanordnung, in der die X-Achse 64 Zeilen und die Y-Achse 64 Spalten umfassen, so dass jedes Bit-Feld 102 64 χ 64 Magnetkerne enthält; ein Magnetkern ist dabei durch die Schnittlinie einerX-Auswahlleitung und einer Y-Auswahlleitung an den Kreuzungspunkten 104 bezeichnet. Um somit eine Information bezüglich einer Last zu lesen oder zu schreiben, müssen Koinzidenzströme längs der X-Achse und längs der Y-Achse des Speichers 100 von Stromtreibern 110X und 110-Y an Stromtreiber 112-X bzw. 112-Y abgegeben werden. Die Kerne sind dabei so angeordnet, dass mit jeder Erzeugung von X- und Y-Koinzidenzströmen aus 16 Kernen (einer Last bzw. Belastung) gelesen bzw. in 16 Kerne (einer Last bzw. Belastung) eingeschrieben wird.

Um eine der 64 Leitungen für die Abgabe eines Koinzidenzstroms an sie auszuwählen, kann die Anordnung gemäss der vorliegenden

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Erfindung verwendet werden, sie sie insbesondere in Fig. 4A und 4B gezeigt ist. Die in Fig. 4A und 4B dargestellte Auswahlanordnung wird dazu herangezogen, lediglich einen Koinzidenzstrom auszuwählen. Eine derartige Auswahlanordnung ist für die Bereitstellung des anderen Auswahlstroms nochmals vorgesehen. Um somit bis zu 64 Leitungen mit Strom zu versorgen, ist eine Speicherauswahlanordnung erforderlich. Jede der 64 Leitungen kann als eine gesonderte Last angesehen werden, wobei jede Last 64 χ 16 Magnetkerne enthält. Gemäss Fig. sind zum Beispiel vier Belastungen 94L bis 97L gezeigt, deren jede eine Vielzahl von Magnetkernen enthalten kann. Dies ist selbstverständlich lediglich zur Veranschaulichung dargestellt, da die Anordnung gemäss der vorliegenden Erfindung bei einem einzigen Magnetkern oder bei irgendeiner anderen Einrichtung verwendet werden kann, die zwei Ströme benötigt. Eine Lastmatrix kann sodann als eine 8 χ 8 - Matrix angesehen werden, die eine mögliche Auswahl von 64 Belastungen oder Leitungen liefern würde.

Im folgenden sei auf die Figuren 4A und 4B Bezug genommen, in denen eine 8 χ 8 - Matrix 114 aus 64 Belastungen 70 dargestellt ist. Jede Belastung bzw. Last 70 kann, wie zuvor angegeben, eine Vielzahl von Magnetkernen enthalten, wie dies unter Bezugnahme auf Fig. 3 angegeben worden ist. Darüber hinaus sind jeder Last bzw. Belastung zwei Entkopplungs- und Steuerungsdioden 60D1 und 60D2 zugehörig. Neben den Lese- und Schreibstromquellen 40, 42 und den Lese- und Schreibstromabsenkschaltungen 42 bzw. 46 sind ausserdem noch Stromtreiber 110 und 112 gezeigt, die in der Auswahlanordnung gemäss der Erfindung enthalten sind. Der Treiber 110 enthält Einrichtungen, die generell als Bauelemente 19 bis 26 bezeichnet sind, und der Treiber 112 enthält Einrichtungen, die generell als Bauelemente 11 bis 18 bezeichnet sind. Bei einer 8 χ 8 - Matrix sind 16 Treiber und Transistoren erforderlich, und zwar je Achse 8. Die Zeilen

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werden mittels Auswahlschaltungen ausgewählt, welche den Treiber 19G und den Transistor 19T bis den Treiber 26G und den Transistor 26T umfassen. Die Auswahlschaltungen für die Zeilen enthalten ferner zwei Entkopplungs- und Steuerungsdioden, wie dies insbesondere im Zusammenhang mit Fig. 1 beschrieben worden ist. Die Eingangssignale für die Treiber 19Gr bis 26G werden von einem Decoder 30 geliefert, der nachstehend noch beschrieben werden wird. Jeder Spalte sind ferner acht Auswahlschaltungen zugehörig, die vier Entkopplungs- und Steuerungsdioden enthalten, wie dies insbesondere im Zusammenhang mit Fig. 1 beschrieben worden ist. Ferner ist jeder Spalte ein Treiber 116 und ein Transistor 11T bis zum Treiber 13G und bis zum Transistor 18T zugehörig. Die Eingangssignale für die Treiber 11G bis 18G werden von einem dem Decoder 30 entsprechenden Decoder 32 geliefert. Die Treiber und die Transistoren sind in einer Speichertreiberschaltung enthalten, die von der Firma Texas Instruments Incorp. unter der Bauteilbezeichnung SN75328 entwickelt worden ist. Jede SN75328-Elnrichtung enthält vier Treiber oder Gatter und vier Transistoren. Um die Verlustleistung in jeder derartiger Speichertreiberschaltungen herabzusetzen, werden die Lese- und Schreibströme in einem vorgegebenen Speicherzyklus über unterschiedliche derartige Speichertreiberschaltungen geliefert. Auf diese Weise ist die Verlustleistung derartiger^ Schaltungen weiter um 5096 vermindert. Um dies zu erreichen, ist die in Fig. 4A und 4B dargestellte Anordnung derart aufgeteilt, dass die Treiber 11G bis 14G und die Transistoren 11T bis 14T in einer Schaltung, die Treiber 15G bis 18G und die Transistoren 15T bis 18T in einer zweiten Speichertreiberschaltung, die Gatter bzw. Verknüpfungsglieder 19G bis 22G und die Transistoren 19T bis 22T in einer dritten Speichertreiberschaltung und die Gatter bzw. Verknüpfungsglieder 23G bis 26G und die Transistoren 23G bis 26G in einer vierten Speichertreiberschaltung untergebracht sind.

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•Die Speicherleitungen bzw. -drähte sind jeweils mit den Laster, bzw. Belastungen in einer vorgegebenen Spalte verbunden, und an dem anderen Ende sind sie mit den generell durch die Schaltungen 11 bis 18 bezeichneten Schaltungen verbunden. Sie enthalten ausserdem vorzugsweise einen Klemmenwiderstand 50, der zwischen derartigen Spalt@nl@itungen und Schaltungserde geschaltet ist, um Jegliche Schwingung zu dämpfen, die in dem System enthalten sein kann.

Die Decoder 30 und 32 können sogenannte 1-zu~8-Leitungen-Decoder sein, wie sie von der Firma Texas Instruments Incorp. unter der Bezeichnung SN74156 hergestellt werden. Jeder der Decoder erzeugt ein Auswahlsignal au** einer, seiner acht Ausgangsleitungen., und zwar ia Abhängigkeit von dem Adressenbitauster, das er auf drei Adresseneingangsleitungen empfängt, Die drei Adressenbits, die den Eingängen des Decoders 30 zugeführt werden, sind verschieden ven $enen drei Adresseabits, die den Eingängen des Decoders 32 zugeführt werden» Die ersten und zweiten Adressenbits de? Jeweils zage führten Adresse werden den entsprechenden Decodern 30 und 32 direkt zugeführt. Die dritten Adressenbits werden über eine Exklusiv-ODER-Schaltung 34 dem Decoder 30 bzw. über, eine Exklusiv-ODER-Schaltung 36 dem Decoder 32 zugeführt. Die beiden Eingangssignale £ür die Exklusiv-ODER-Schaltungen sind das dritte Adressenbit und ein den Lesezyklus anzeigendes Lesesignal. Die Decoder 30 und 32 sind freigegeben, wenn ein Lese/Schreib-Taktimpuls erzeugt wird. Ein Leee/Schreib-Taktimpuls wird etwa während der Mitte des Lesezyklus und etwa während der Mitte des Schreibzyklus erzeugt. Die Exklusiv-ODER-Schaltungen sind derart ausgeführt, dass während des Lesezyklus ein positives Signal an einem Eingang der Schaltungen 34 und 36 aufgenommen wird. Wenn das dritte Adressenbit für die Schaltung 34 oder für die Schaltung 36 eine binäre 1 ist, dann ist das Ausgangssignal für die entsprechenden Decoder eine binäre 0. Wenn das Datenadressenbit

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eine binare O ist, dann ist das Ausgangssignal für die betreffenden Decoder ein binäre 1. Das dritte Adressenbit wird im wesentlichen in seinem Binärzustand während des Lesezyklus geändert, und zwar wegen der Exklusiv-ODER-Schaltung. Auf der anderen Seite sind während des Schreibzyklus die Leseeingangssignale für die Exklusiv-ODER-Schaltungen 34 und 36 binäre ftullen, so dass eine bezüglich des dritten Adressenbits am Eingang der Exklusiv-ODER- Verknüpf ungs schaltungen aufgenommene binäre Null zur Abgabe einer binären Null am Ausgang der betreffenden Verknüpfungsschaltungen und am Eingang der entsprechenden Decoder führt. Wenn das ,dritte Adressenbit eine Haare 1 ist, dann wird während des Schreibzyklus die binäre 1 auch am Eingang der betreffenden Decoder aufgenommen. Durch Verwendung der Exklusiv-ODER-Schaltungen für das dritte Adressenbit in Verbindung mit dem Lesesignal oder als Alternative in Verbindung mit dem Schreibsignal ist die Forderung nach einem gesonderten Decoder vermieden. Die Anordnung gemäss der Erfindung schliesst jedoch nicht die Anwendung eines zweiten Decoders für die Spaltenauswahl und eines zweiten Decoders für die Zeilenauswahl der Belastungen 70 in dem Matrixfeld aus.

So kann zum Beispiel ein erster Decoder die drei Adresseneingangssignale aufnehmen und durch ein einen Lesezyklus anzeigendes Signal freigegeben werden. Der zweite Decoder würde ebenfalls drei Adressenbits aufnehmen, von denen einige die gleichen sein können wie die Adressenbits, die von dem ersten Decoder aufgenommen worden sind. Der zweite Decoder würde auf ein Signal hin freigegeben werden, welches den Schreibzyklus anzeigt. Dies bedeutet jedoch, dass gesonderte elektronische Schaltungen erforderlich sind, weshalb, abgesehen von einer geringfügigen Steigerung der Arbeitsgeschwindigkeit der Anordnung der Erfindung, bezüglich.eines zweiten Decoders nicht zu erwarten ist, dass dieser hinreichende Vor-

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teile bezüglich des Aufwands und des für eine derartige Auslegung benötigten Volumens mit sich bringt.

Im Hinblick auf die Erläuterung der Arbeitsweise der in Fig. 4A und 4b dargestellten Anordnung unter Bezugnahme auf die im Hinblick auf die Figuren 1 und 2 erläuterte Arbeitsweise sei bemerkt, dass in dem Fall, dass die Adressenbits anzeigen, dass ein Speicherzyklus bezüglich der Last 70 auszuführen ist, welche von einem Kreis umrahmt ist und welche in Fig. 4A in der unteren Zeile als zweite Last von links dargestellt

ist, somit während des Lesezyklus der Treiber 26G

würde

erregt werden/, um den Transistor 26T einzuschalten bzw. leitend zu machen. Auf diese Weise würde dann ein Strom von der Stromquelle 40 durch die Dioden 26G zu dem Transistor 26T, die Dioden 60D1, die Last und dann durch die Diode 11D4 und dem nunmehr freigegebenen bzw. leitenden Transistor 11T (freigegeben bzw. leitend gemacht über den Decoder 32 und den Treiber 11G) fliessen. Der Strom würde dann über die Diode 11D1 zu der Le se stromab senkschal tung 42 hin gelangen. Während des Schreibzyklus für dieselbe Last 70 würden die Transistoren 22T und 15T eingeschaltet bzw. leitend gemacht werden, und zwar auf Ansteuerung durch ihre entsprechenden Decoder und Treiber 22G bzw. 15G hin. Auf diese Weise würde der Schreibstrom von der Stromquelle 44 durch die Diode 15D3, den Transistor 15T, die Diode 15D2, die Last bzw. Belastung 70 und sodann durch den Transistor 22T, die Diode 22D1 und schliesslich durch die Schreibstromabsenkschaltung 46 nach Schaltungserde hin fliessen.

Durch die Erfindung wird also eine Vielzahl von im Vorstehenden auch als Belastungen bezeichneten Lasteinrichtungen, wie Magnetkerne, durch den Einsatz von Auswahlschaltungen ausgewählt, die in einer verschachtelten Weise freigegeben werden. So wird z.B. bei dem für einen

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Koinzidenzstromspeicher benutzten Lese/Schreib-Zyklus der jeweilige Koinzidenzstrom durch eine Auswahlanordnung bereitgestellt, die ein erstes Paar von Auswahlschaltungen für die Abgabe eines durch die Last bzw. Lasteinrichtung (ein oder mehrere Magnetkerne) in einer ersten Richtung zum Zwecke des Auslesens fließenden Stromes und ein zweites Paar von Auswahlschaltungen für die Abgabe eines durch dieselbe Last während des Schreibteiles des Speicherzyklus fließenden Stromes enthält. Die beiden Paare von Auswahlschaltungen werden ferner dazu herangezogen, die entgegengesetzte Funktion auszuführen. Dies bedeutet, daß das erste Paar von Auswahlschaltungen dazu benutzt wird, einen Schreibstrom an eine andere Last abzugeben, während das zweite Paar von Auswahlechaltungen dazu benutzt wird, einen Lesestrom durch eine solche andere Last abzugeben*

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Claims

Patentansprüche

^fy Auswahlanordnung für eine Matrix, welche eine Vielzahl von Belastungen aufweist, dadurch gekennzeichnet, dass eine Vielzahl von Auswahleinrichtungen vorgesehen ist, die ein erstes Auswahleinrichtungspaar aufweisen, wobei das erste Auswahleinrichtungspaar so geschaltet ist, dass es einen ersten Strom an eine der Belastungen abzugeben vermag,und wobei ein zweites Auswahleinrichtungspaar einen zwä.iEn Strom an die jeweils eine Belastung abzugeben vermag, dass die in einer Vielzahl vorgesehenen Auswahleinrichtungen ferner eine Einrichtung enthalten, welche das erste Auswahleinrichtungspaar so schaltet, dass der zweite Strom an eine andere Belastung der genannten Belastungen abgegeben wird, und dass die in einer Vielzahl vorgesehenen Auswahleinrichtungen eine Einrichtung enthalten, die das zweite Auswahleinrichtungspaar derart schalten, dass der erste Strom an die genannte andere Belastung der vorgesehenen Belastungen abgegeben wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Belastungen jeweils zumindest einen Magnetkern enthalten, dass der erste Strom etwa die Hälfte des Stroms beträgt, der zum Lesen einer Information aus den entsprechenden Kernen erforderlich ist, und dass der zweite Strom etwa die Hälfte des Stromes beträgt, der zum Schreiben einer Information in die entsprechenden Kerne erforderlich ist.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Belastungen zwei Enden aufweisen, dass die Auswahleinrichtungen jeweils einen Transistor enthalten, wobei ein Auswahleinrichtungspaar zwei Transistoren enthält, dass die Transistoren in dem ersten Auswahleinrichtungspaar an verschiedene Endei zumindest zweier

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Belastungen angeschlossen sind und einen Stromweg durch diese Belastungen festlegen und dass die Transistoren in dem zweiten Auswahleinrichtungspaar an den anderen Enden zumindest zweier Belastungen angeschlossen sind und einen Stromweg durch diese Belastungen festlegen.

4.· Anordnung nach Anspruch 3» dadurch gekennzeichnet, dass die Belastungen jeweils zumindest einen Hagnetkern enthalten, dass die Transistoren in dem ersten Auswahleinrichtungspaar so geschaltet sind, dass sie einen Stromweg in einer ersten Richtung durch einen der Magnetkerne und einen Stromweg in einer zweiten Richtung durch einen anderen Magnetkern der Magnetkerne festlegen, und dass die Transistoren in dem zweiten Auswahleinrichtungspaar so geschaltet sind, dass sie einen Stromweg in der ersten Richtung durch den genannten anderen Magnetkern der Magnetkerne und einen Stromweg in der zweiten Richtung durch den genannten einen Magnetkern der Magnetkerne festlegen.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, dass der in der ersten Richtung in dem genannten Stromweg fliessende Strom etwa die Hälfte des Stromes beträgt, der zum Lesen einer Information aus dem entsprechenden Magnetkern benötigt wird, und dass der in der zweiten Richtung in dem genannten Stromweg fliessende Strom etwa die Hälfte des Stromes beträgt, der zum Schreiben einer Information in den entsprechenden Magnetkern benötigt wird.

6. Anordnung nach Anspruch 4, dadurch gekennzeichnet,

a) dass eine Lesestromquelle (40) vorgesehen ist,

b) dass eine Schreibstromquelle (44) vorgesehen ist,

c) dass Verbindungseinrichtungen vorgesehen sind, die die Lesestromquelle (40) mit einem der Transistoren zwecks Festlegung eines Stromweges verbinden, derart, dass der Lesestrom durch den zuletzt genannten Transistor fliesst, bevor er durch die Belastung fliesst, und

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d) dass Verbindungseinrichtungen vorgesehen sind, die die Schreibstromquelle (44) mit einem weiteren Transistor der Transistoren zwecks Festlegung eines Stromweges verbinden, derart, dass der Schreibstrom durch den zuletzt genannten Transistor fliesst, bevor er durch die Belastung (94L bis 97L) fliesst.

Auswahlanordnung für eine Matrix, die eine Vielzahl von Belastungen aufweist, insbesondere nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,

a) dass eine Lesestromquelle (40) für die Abgabe eines LeseStroms vorgesehen ist,

b) dass eine Schreibstromquelle (44) für die Abgabe eines Schreibstroms vorgesehen ist,

c) dass eine Vielzahl von Schalteinrichtungen (8OT, 82T, 84T, 86t) vorgesehen ist, enthaltend erste, zweite, dritte und vierte Schalteinrichtungen, die jeweils einen Steueranschluss (90, 91, 92, 93) aufweisen,

d) dass die Vielzahl der Belastungen (94L bis 97L) erste, zweite, dritte und vierte Belastungen umfasst,

e) dass Aufnahmeeinrichtungen (8OG, 82G, 84G, 86G) vorgesehen sind, die Auswahlsignale an den jeweiligen Steueranschlüssen (90, 91, 92, 93) in einer bestimmten Beziehung aufzunehmen gestatten,

f) dass erste Einrichtungen vorgesehen sind, die auf die Auswahlsignale hin einen ersten Stromweg von der Lesestromquelle (40) über die erste Schalteinrichtung (80T) sowie durch eine der Belastungen (94L bis 97L) und durch die zweite Schalteinrichtung festlegen,

g) dass zweite Einrichtungen vorgesehen sind, die auf die Auswahlsignale hin einen zweiten Stromweg von der Lesestromquelle (40) über die dritte Schalteinrichtung, eine weitere Belastung der Belastungen (94L bis 97L) und die vierte Schalteinrichtung festlegen,

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h) dass dritte Einrichtungen vorgesehen sind, die auf die Auswahlsignale hin einen dritte Stromweg von der Schreibstromquelle (44) über die zweite Schalteinrichtung, die genannte weitere Belastung der Belastungen (94L bis 97L) und die erste Schalteinrichtung festlegen, und

i) dass vierte Einrichtungen vorgesehen sind, die auf die Auswahlsignale hin einen vierten Stromweg von der Schreibstromquelle (44) über die vierte Schalteinrichtung, die genannte eine Belastung der Belastungen (94L bis 97L) und die dritte Schalteinrichtung festlegen.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Belastungen (94L bis 97L) jeweils eine Vielzahl von Magnetkernen enthalten, dass der Lesestrom etwa die Hälfte des Stroms beträgt, der zum Lesen von Daten aus den entsprechenden Kernen benötigt wird, und dass der Schreibstrom etwa die Hälfte des Stroms beträgt, der zum Schreiben von Daten in die entsprechenden Kerne benötigt wird.

9. Anordnung nach Anspruch 7, dadurch gekennzeichnet, dass Einrichtungen vorgesehen sind, die die andere Hälfte des zum Lesen von Daten aus den Magnetkernen und zum Schreiben von Daten in die Magnetkerne benötigten Stromes liefern und die eine Vielzahl von Schalteinrichtungen.entsprechend den ersten bis vierten Schalteinrichtungen enthalten und eine Vielzahl von weiteren Einrichtungen enthalten, die entsprechend den ersten bis vierten Einrichtungen einen Stromweg festlegen.

10. Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Schalteinrichtungen jeweils, einen Transistor (8OT, 82T, 84T, 86t) enthalten.

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11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, dass mit den Transistoren (8OT, 82T) in der ersten und dritten Schalteinrichtung jeweils zwei Dioden (80D1, 80D2; 82D1, 82D2) verbunden sind, von denen die erste Diode in dem Fall leitend ist, dass der Lesestrom erzeugt wird, und von denen die zweite Diode in dem Fall leitend ist, dass der Schreibstrom erzeugt wird.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, dass mit den Transistoren (84T, 86T) in der zweiten und vierten Schalteinrichtung jeweils dritte," vierte, fünfte und sechste Dioden (84D1 bis 84D4; 86D1 bis 86D4) verbunden sind, von denen die dritten und vierten Dioden in dem Fall leitend sind, dass der Lesestrom erzeugt wird, und von denen die fünften und sechsten Dioden in dem Fall leitend sind, dass der Schreibstrom erzeugt wird.

13. Anordnung nach Anspruch 7, dadurch gekennzeichnet, dass eine Vielzahl von integrierten Schaltungen vorgesehen ist, in deren jeder vier der Schalteinrichtungen aufgenommen sind, und dass die ersten, zweiten, dritten und vierten Schalteinrichtungen jeweils in unterschiedlichen integrierten Schaltungen enthalten sind.

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