DE2264308A1

DE2264308A1 - Verknuepfungsschaltungsnetzwerk und bei diesem verwendbare dynamische pufferschaltung

Info

Publication number: DE2264308A1
Application number: DE2264308A
Authority: DE
Inventors: Melvin H Eklund; Ben R Elmer
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1971-12-30
Filing date: 1972-12-30
Publication date: 1973-07-12
Also published as: FR2166962A5; JPS4874964A; GB1401029A; US3755689A; AU4673472A; AU471152B2; JPS5651543B2

Description

Dipl.-Ing. Heinz Bardehle

8000 München 22, Herrnstr. 15

München, den 30. Dezember 1972

Mein Zeichen: P 1511

Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham/Mass., V. St. A.

Verknüpfungsschaltungsnetzwerk und bei diesem verwendbare dynamische Pufferschaltung

Die Erfindung bezieht sich auf Verknüpfungsschaltungen, die mit MOS-Transistoren ausgeführt werden, d.h. mit Metalloxidhalbleitertransistoren oder mit deren Ersatzschaltungen. Die Erfindung bezieht sich hauptsächlich auf verbesserte sogenannte "verhältnislose" Schaltungen, die für die Ausführung von stark integrierten Schaltungen, sogenannten LSI-Schaltungen₇geeignet sind, welche funktionell dem Komplex von mehreren hundert Gattern bzw. Verknüpfungsgliedern entsprechen.

Bisher ist eine MOS-Logik gewöhnlich mit Verhältnisschaltungen ausgeführt worden, bei denen es sich größtenteils um analoge bis herkömmliche Verknüpfungsschaltungen handelt, wobei die Informationssignale dadurch geliefert bzw. gebildet werden,

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daß ein zwischen einer Speisespannung und einem Lastwiderstand liegender Transistor selektiv geschaltet wird. Diese Lösung stellt grundsätzlich eine Spannungsteilerlösung dar. Derartige Verhältnisschaltungen schließen jeweils eine nicht unbedeutende Größe an Leistungsverbrauch pro Gatter ein. Für die Ausführung von stark integrierten Schaltungen (LSI-Schaltungen) stellen die resultierende Wärmeableitung und die Speisespannungsforderungen die Hauptelemente bezüglich der den Bau der Schaltung bestimmenden Forderungen dar, wenn hunderte oder tausende von Gattern umfaßt werden.

Im Laufe der Jahre hat die Konstruktionspraxis zu Standard-Zellenverknüpfungskonzepten geführt, bei denen die Zellenkompliziertheit etwa die einer integrierten Schaltung geringen Ausmaßes (SSI) ist, welche systematische Lösungen des Ent-" wurfs von Einrichtungen und Systemen ermöglicht. Der herkömmliche Entwurf führt gewöhnlich zu einem System von Standardzellen, wie zu vier Eingänge aufweisenden NAND-Gliedern, zu JK-Flipflops, zu Halbaddierern, etc.. Ein weitreichender Erfolg ist dabei durch eine Rechner-Unterstützung beim Schaltungsentwurf erzielt worden, um viele Schritte beim Entwicklungsvorgang zu automatisieren. Diese Unterstützung betrifft sogar die Maskenerzeugung für die Herstellung von Halbleiterplättchen. Diese Entwicklungshilfen sind häufig jedoch nicht kompatibel mit sogenannten verhältnislosen Schaltungen.

Es ist ferner offensichtlich, daß MOS-Transistoren sich in funktioneller Hinsicht von normalen Bipolar-Transistören unterscheiden, und zwar in der Weise, daß sie bidirektionale Einrichtungen darstellen, die Relais sehr ähnlich sind. Im allgemeinen können die Senke- und Quelleanschlüsse vertauscht

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werden, ohne daß die Schaltungsoperation beeinflußt wird. Einfache Verhältnislogikentwürfe mit MOS-Transistoren schließen dabei den größten Anteil der aus dem Leistungsverbrauch von bipolaren Verhältnisschaltungen resultierenden Probleme ein. Diese Probleme können zum größten Teil vermieden werden, indem Bits durch Ladung oder Entladung von Kondensatoren gespeichert werden. Diese Lösung bringt jedoch viele Probleme mit sich. Das Hauptproblem besteht darin, daß praktische Systeme eine komplexe Reihe von unerwünschten Kapazitätsauswirkungen enthalten, und zwar insbesondere bei laufenden Überkreuzungen, welche die vorhergesagte Schaltungsoperation abändern. Ein weiteres Problem besteht darin, daß die bidirektionale Signalausbreitungseigenschaft spezielle Verfahren für Steuerungssignale einschließt.

Die wahrscheinlich bisher erfolgreichste Lösung ist die Schaffung einer Vier-Phasen-Logik gewesen, welche mehrere Stifte für Betriebsspannungen erfordert, bezüglich welcher es jedoch sehr schwierig ist, sie wirksam auszunutzen. Das schwierigste Problem für die sogenannten verhältnislosen Schaltungen ist durch Überkreuzungsstörungen bekannt geworden. Die zur Speicherung von Bits benutzten Kondensatoren sind nämlich von derselben Größenordnung wie die den. Signalverbindungsleitungen eigene Kapazität. Tatsächlich wird diese parasitäre Kapazität häufig sogar allein als Speicherkondensator ausgenutzt. Dies führt zu einer Situation, in der Überkreuzungsleitungen bzw. Überkreuzungen potentiell Störungsprobleme und einen Signalverlust auf Grund von Kapazitätsteilereffekten hervorrufen.

Befindet sich eine erste Verbindung bzw. Verbindungsstrecke in einem geladenen Zustand und treten ein oder mehrere Über-

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kreuzungen über dieser Verbindung auf, so kann der Spannungspegel bis zu einem Punkt absinken, der die Schaltung effektiv unwirksam macht. Auf Grund derartiger Faktoren können sogenannte verhältnislose Vier-Phasen-Schaltungen nicht mit demselben Maß an Zutrauen hergestellt werden, welches generell für Verhältnis-Verknüpfungsschaltungen vorhanden ist. Es ist häufig erforderlich, Schaltungsentwürfe zu modifizieren, was erhebliche Kosten einschließt, wie für die Erzeugung neuer Masken. Das Wirkungsgrad-Problem bei Vier-Phasen-Schaltungen ergibt sich auf Grund der Eigenschaft, daß die brauchbare Logik lediglich während 25# der Zeit in einer bestimmten Verknüpfungsschaltung ausgenutzt wird.

Es sind ferner sogenannte verhältnislose Zwei-Phasen-VerknUpfungsschaltungen angegeben worden. Diese Schaltungen sind generell dadurch gekennzeichnet, daß sie einen Speicher-Kondensatorknoten zwischen einem Vorladungs-Dioden-Transistor und einem Ubertragungsgatter-Transistor aufweisen. Dies erfordert eine große Kapazität, die um einen Faktor größer ist, der ein Mehrfaches der Summe der ausnutzbaren Belastungskapazität und der unerwünschten Streukapazität ausmacht. Eine derartige Forderung macht solche Schaltungen für die Anwendung als Allzwecklogik unbrauchbar.

Die Vorteile von integrierten MOS-Schaltungen sind sehr attraktiv. Zu diesen Vorteilen gehören eine einfachere Herstellung, hohe Ausbeutefaktoren und das Fehlen eines Isolations-Diffusionsschrittes im Vergleich zu herkömmlichen integrierten bipolaren Schaltungen. Darüber hinaus können sogenannte verhältnislose Schaltungen unter Verwendung von komplizierten relaisartigen VerknUpfungsnetzwerken mit individuellen Verknüpfungsschaltungen zu wirksamen und wirtschaft-

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lichen Systemen führen, wenn die sogenannten verhältnislosen integrierten Schaltungen wirksam und zuverlässig gebaut werden können.

Der Erfindung liegt demgemäß die Aufgabe zu Grunde, sogenannte verhältnislose Verknüpfungsschaltungen zu schaffen, die wirksam und zuverlässig in integrierten Schaltungen ausgeführt werden können.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch ein sogenanntes verhältnisloses Verknüpfungsschaltungsnetzwerk, das dadurch gekennzeichnet ist, daß eine erste Phasenlogikschaltung vorgesehen ist, die einen ersten, als Diode geschalteten Vorladungs-Transistor, einen Speicherkondensator und einen ersten Übertragungsgatter-Transistor aufweist, der zwischen dem ersten Vorladungs-Transistor bzw. der ersten Vorladungs-Diode und dem ersten Speicherkondensator in Reihe geschaltet ist, daß eine zweite Phasenlogikschaltung vorgesehen ist, die einen zweiten, als Diode geschalteten Vorladungs-Transistor, einen Speicherkondensator und einen zweiten Ubertragungsgatter-Transistor aufweist, welcher in Reihe zwischen der zweiten Vorladungs-Diode und dem zweiten Speicherkondensator geschaltet ist, daß ein zweites Verknüpfungsnetzwerk vorgesehen ist, welches zu der zweiten Vorladungs-Diode parallelgeschaltet ist und welches den Speicherkondensator selektiv zu entladen gestattet, daß eine gemeinsame Vorladungs-Hauptleitung vorgesehen ist, an der die erste Vorladungs-Diode und die zweite Vorladungs-Diode angeschlossen sind, und daß Einrichtungen vorgesehen sind, die den ersten Speicherkondensator mit dem zweiten Verknüpfungsnetzwerk verbinden.

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Durch die Erfindung ist ferner eine dynamische Pufferschaltung bzw. ein dynamischer Puffer für eine verhältnislose Logikschaltung geschaffen. Diese Pufferschaltung ist dadurch gekennzeichnet, daß ein Speicherkondensator für die Speicherung von Informationsbits vorgesehen ist, daß zwei Gegentakttransistoren vorgesehen sind, die in Reihe liegend zwischen der Takt-Hauptleitung für die erste Logikschaltung und Erde geschaltet sind und die ein gepuffertes Ausgangssignal abgeben, daß der Speicherkondensator mit einem ersten Transistor der Gegentakttransistoren für eine selektive Einschaltung verbunden ist, daß ein Pufferkondensator mit der Gate-Elektrode des zweiten Transistors der Gegentakttransistoren für eine selektive Einschaltung verbunden ist, und daß ein Steuertransistor vorgesehen ist, der so geschaltet ist, daß er den Pufferkondensator selektiv zu laden bzw. zu entladen gestattet, und der mit seiner Gate-Elektrode an dem genannten Kondensator angeschlossen ist.

Damit kann das Verfahren gemäß der Erfindung zu verhältnislosen MOS-Logikschaltungen führen, deren eine Haupteigenschaft in der Verwendung einer einzigen Vorladungs-Takthauptleitung liegt, welche sämtliche Informationsspeicher-Knotenkondensatoren unmittelbar auflädt. Dies ermöglicht die Bildung sämtlicher Vorladungs-Anschlüsse in der Hauptverbindungsschicht und liefert eine erhebliche Anordnungsflexibilität. Erfolgt eine Zusammenfassung mit der Zwei-Phaeen-Taktoperation, so ist die Möglichkeit für wirksamere und einfachere Anordnungsbedingungen erzielt. Zwei Zwei-Phasen-Taktsignale mit der Hälfte der Wiederholungsfrequenz des Vorladungs-Taktes veranlassen ein Ubertragungsgatter, den Speicherknoten während wechselnder Phasen aufzuladen. Während der Phase, in der der Speicherknoten aufgeladen wird, bleibt

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der Phasentakt länger erhalten als der Vorladungs-Takt. Dies führt zu einer Bewertungsperiode, während der der Speicherknoten selektiv über den Übertragungsgatter-Transistor und ein Logiknetzwerk aus Transistoren entladen wird. Vorzugsweise stellt das Logiknetzwerk ein komplexes Serien/Parallel-Netzwerk dar, wobei komplexe Funktionen während einer einzigen Phase ausgeführt werden.

An Hand von Zeichnungen werden Anordnungen gemäß der Erfindung nachstehend beispielsweise erläutert. Fig. 1 zeigt in einem Schaltbild zwei in Reihe geschaltete verhältnislose Zwei-Phasen-Logikschaltungen, deren erste ein Inverter ist und deren zweite ein eine dynamische Pufferschaltung steuerndes NAND-Glied ist. Fig. 2 zeigt in einem Diagramm den Verlauf von Spannungszügen, die den Betrieb der in Fig. 1 dargestellten Schaltungen veranschaulichen.

Fig. 3 zeigt ein Beispiel der Anwendung der Erfindung zur Ausführung einer komplexen Funktion.

Bei den in Fig. 1 dargestellten MOS-Logikschaltungen wird ein Vorladungs-Takt P der Senke-Elektrode und der Gate-Elektrode von MOS-Transistoren Q2 und Q5 zugeführt, die Vorladungs-Dioden bilden. Durch Speicherkondensatoren C2 und C3, welche durch die parasitären Kapazitäten auf den Zwischenverbindungen der Logikschaltungen gebildet sein können, wird entweder eine binäre "1" oder eine binäre "0" dargestellt, und zwar je nachdem, ob der jeweilige Kondensator am Ende der jeweiligen Phase geladen oder nicht geladen ist. Ein Ladungszustand ist einer "1" zugeordnet; die Zuordnung ist jedoch willkürlich. Zwei Übertragungsgatter Q3 und Q6 sind durch Transistoren gebildet, die die Vorladungs-Dioden Q2 und Q5 mit ihren entsprechenden Speicherkondensatoren C2

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bzw. C3 verbinden, wenn die den Gate-Elektroden der betreffenden Transistoren zugeführten entsprechenden Phasentakte CL1 und CL2 die betreffenden Transistoren einschalten. Ein Logiknetzwerk bzw. Verknüpfungsnetzwerk 10 legt den Zustand des Speicherkondensators C2 am Ende der Phase fest, in der der Takt CL1 das Übertragungsgatter Q3 einschaltet. Den Logikschaltungen haftet die Eigenschaft an, daß sie die Verknüpfungsfunktion ihrer Eingangslogiknetzwerke invertieren. Das Logiknetzwerk 10 weist einen einzelnen Transistor Q1 auf, der die den Vorladungs-Takt P führende Hauptleitung mit dem Speicherkondensator C2 verbindet, und zwar über das Übertragungsgatter Q3, und zwar parallel mit der Vorladungs-Diode Q2. Wenn somit der mit der Gate-Elektrode des Transistors Q1 verbundene Eingang 1 ein den Transistor Q1 einschaltendes Signal führt, schafft dieser einen Entladeweg nach Beendigung des Vorladungs-Impulses, während der Übertragungs-Transistor Q3 noch eingeschaltet ist.

In entsprechender Weise bewirkt das Logiknetzwerk 30 selektiv eine Entladung des Speicherkondensators C3. Bei Zuteilung einer "1" zu einem negativen Impuls erfüllen die in Reihe geschalteten Transistoren Q4 und Q7» die mit der Vorladungs-Diode Q5 parallelgeschaltet sind, die UND-Funktion der am Ausgang der ersten Logikschaltung und am Eingang 2 auftretenden Signale. Auf Grund der Invertierungseigenschaft der Schaltung als Ganzes erfüllt das Logikschaltung-Ausgangssignal eine NAND-Funktion. Wäre die Zuordnung so getroffen, daß eine "0" dem negativen Impuls zugeteilt wäre, so würde die NOR-Funktion erfüllt werden.

Die bezüglich der Verknüpfungsnetzwerke 10 und 30 gezeigten Verknüpfungsfunktionen sind die einfachsten möglichen Verknüpfungsfunktionen. Es dürfte einzusehen sein, daß eine

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nahezu unbegrenzte Anzahl von Serien-Parallel-Funktionen unter Verwendung von relaisartigen Netzwerken ausgeführt werden kann und daß eine große Anzahl von Eingängen verwendet werden kann. Wenn die Anzahl der Transistoren in dem Verknüpfungsnetzwerk etwa über acht liegt, kann es erforderlich sein, die Größe der Transistoren zu erhöhen oder die Taktwiederholungsfrequenzen zu verringern, um nämlich sicherzustellen, daß die Speicherkondensatoren über das Verknüpfungsnetzwerk bzw. Logiknetzwerk entladen werden können, welches einen endlichen Widerstand besitzt.

Die in Fig. 2 dargestellten oignalformen veranschaulichen den Betrieb der Logikschaltungen für p-Kanal-MOS-Feldeffekttransistoren. Obwohl auch n-Kanal-MOS-Feldeffekttransistoren verwendet werden können, werden im allgemeinen p-Kanal-Transistoren bevorzugt verwendet, und zwar auf Grund der geringeren Anfälligkeit gegenüber Verunreinigungen, die die Schwellwertpegel und andere bekannte Vorteile in nachteiliger Weise beeinflussen, welche derzeit zu stark integrierten Großschaltungen (LSI) niedriger Kosten führen. Bei n-Kanal-Schaltungen sind die Impulspolaritäten umgekehrt.

Wenn der Takt CLi vorhanden ist, d.h. dann, wenn der Spannungspegel in eine negative Richtung ansteigt, wird gleichzeitig der Vorladungs-Takt P eingeschaltet. Der P-Takt bewirkt über die Vorladungs-Diode Q2 und das Übertragungsgatter Q3, welches durch den ersten Phasentakt CL1 eingeschaltet worden ist, eine Aufladung des Speicherkondensators C2. Tritt am Eingang 1 ein Signal entsprechend einem "1"-Wert auf, durch den der Transistor Q1 eingeschaltet wird, so wird der Speicherkondensator C2 entladen, und zwar zwischen der Beendigung des Taktes P und der Beendigung des ersten Phasen-

der

taktes CL1. Die Entladung erfolgt "auf derfcwert/P-Sammelleitung,

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wie dies mit Vp₂ veranschaulicht ist. Dies führt dazu, daß dem Verknüpfungsnetzwerk bzw. Logiknetzwerk 30 ein "O"-Eingangssignal während der folgenden CL2-Phase zugeführt wird. Dadurch wird der Transistor Q4 in dem Logiknetzwerk 30 während der zweiten Phase CL2 abgeschaltet. Unabhängig von dem Wert des Signals am Eingang 2 bleibt daher der während CL2 geladene Kondensator C3 während des Taktsignals bzw. Impulses CL2 geladen, wie dies durch Vq, veranschaulicht ist. Wären jedoch beide Transistoren Q4 und Q7 während des Taktes CL2 eingeschaltet bzw. leitend, so würde der Kondensator C3 entladen werden, nachdem der Vorladungs-Impuls beendet ist, wie dies durch den gestrichelten Teil von V_n-, angedeutet ist.

In Fig. 1 ist ferner ein Puffertreiber gezeigt, der zwei Transistoren Q8 und Q9 enthält, die als Gegentakttreiber arbeiten. Dabei ist der eine und nur der eine Transistor während des Taktes CL1 eingeschaltet (der Takt CL2 ist für einen Gegenphasentreiber vorgesehen). Wenn der Transistor Q8 eingeschaltet ist, ist das Ausgangs signal eine ¹¹I" und damit im wesentlichen durch den Takt CL1 gegeben. Wenn der Transistor Q9 eingeschaltet ist, ist das Ausgangssignal durch den Signal-Erdspannungspegel gegeben. Während der Speicherkondensator C3 geladen ist, bewirkt der Takt CL2 gleichzeitig die Aufladung eines Kondensators C4, und zwar über den Transistor Q13, der über den Transistor Q6 durch den Vorladungs-Impuls P eingeschaltet worden ist. Nach Beendigung des Taktes CL2 bleibt der Kondensator C4 geladen, oder er wird entladen, und zwar in Abhängigkeit von dem Zustand des Kondensators C3. Wenn der Kondensator C3 geladen bleibt, bewirkt er die Entladung des Kondensators C4 über den Transistor Q13, den der Kondensator C3 eingeschaltet hält. Ist der Kondensator C3 entladen, so wird der Transistor Q13 abgeschaltet, und der Kondensator Ck bleibt geladen. Als Ergebnis werden Logiksignale bzw. Ver-

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knüpfungssignale erzeugt, die nicht nur von der auf einem Speicherkondensator aufgebrachten Ladung abhängen, der einen Gleichstroraweg nach Erde oder zur Speisespannung hin während der interessierenden Zeitspanne besitzt. Demgemäß wird das Ausgangssignal dieses dynamischen Puffertreibers durch parasitäre Kapazitäten nicht beeinflußt. Der betreffende Treiber ist daher in den Fällen sehr brauchbar, in denen eine Vielzahl von Uberkreuzungen auftritt. Wie in Fig. 2 durch Vg^ veranschaulicht, ist der Kondensator C4 während des Taktes CL2 normalerweise geladen, und außerdem bleibt der betreffende Kondensator solange geladen, bis er über den Transistor Q13 entladen wird. Dies ist das Ergebnis, dass der Speicherknoten-Kondensator C3 sich in einem "1"-Zustand befindet. Der dargestellte dynamische Puffertreiber invertiert ferner die Signale, Dies stellt ein fakultatives Merkmal dar. Durch Vertauschen der Gate-Anschlüsse der Transistoren Q8 und Q9 wird eine Signalinvertierung aufgehoben. Zwischen den Takten CL1 und CL2 muß eine hinreichende Trennung vorgesehen sein, um eine Entladung des Kondensators C4 zu ermöglichen.

Für eine p-Kanal-Ausführung der Verknüpfungsschaltungen werden die Speisespannungen von +5 Volt, -5 Volt und -12 Volt empfohlen. Stellt eine Substrat-Strominjizierung kein Problem dar, so wird das Substratpotential zweckmäßigerweise auf +5 Volt fe stgehalten.

In Fig. 3 ist ein Beispiel der Anwendung der Erfindung bei einer Verschiebeanordnung gezeigt. Die dargestellte Logikschaltung zeigt die ersten beiden Stufen der Logik für ein Bit einer Byte-Verschiebeanordnung. Die dritte und letzte Stufe der Verschiebeanordnung ist durch die Eingangsstufe einer Akkumulator-Rechenwerk/Logikeinheit bereitgestellt.

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Die Verschiebeanordnung weist die Fähigkeit auf, eine Nullstellungs-Verschiebung vorzunehmen oder ein Byte rechts- oder linksherum bei einer Verschiebungszählung von Null bis Sieben

die umlaufen zu lassen. Die erste Stufe,/die Transistoren Q*g - Q'₇ verwendet, führt eine Ausrichtung bzw. Verschiebung der Stellen Null oder Vier aus, und zwar in Abhängigkeit von dem Wert des die höchste Wertigkeit besitzenden Bits der Verschiebungszählung. Damit gilt die Beziehung:

J₆ = (BUS₇ + SRT₄) (BUS₃ + SRT)

Die zweite Stufe der Verschiebeanordnung, die die Transistoren Q¹O und Q¹Q verwendet, bewirkt gleichzeitig eine Bewegung der Daten einer zusätzlichen "0" oder "1"-Stelle. Dies heißt, daß die Beziehung erfüllt ist:

S₅ = J₆ SW₁ + J₅ SFT₁

Die dritte Stufe, die die Transistoren Q¹ ₁₁ - Q'-ja verwendet, führt die letzte Verschiebung um null oder zwei Stellen nach rechts aus. Damit gilt die Beziehung:

B5 = (S₇ · LESEN) + S₅ . LESEN₂)

Durch kombinatorische Logik werden somit komplizierte Verschiebefunktionen mit der Wiederholungsfrequenz der Phasentakte ausgeführt. Die Verschiebeanordnung gemäß Fig. 3 ist dabei lediglich als ein Beispiel für die Ausführung komplexer Verknüpfungsfunktionen dargestellt, die mit der Grund-Logikschaltung realisiert werden können. Die Steuersignale LESEN, LESEN₂, SFT1, BUS₃, BUS₇, SRT und SRT^ werden zweckmäßigerweise durch eine Mikroprogrammierung oder durch eine herkömmliche Steuerlogik bereitgestellt.

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Claims

Patentansprüche

1. Verknüpfungsschaltungsnetzwerk, dadurch gekennzeichnet, daß eine erste Phasenlogikschaltung mit einem ersten, zu einer Diode geschalteten Transistor (Q2), einem Speicherkondensator (C2), einem ersten Übertragungsgatter-Transistor (Q3), der in Reihe zwischen dem ersten Vorladungs-Transistor (Q2) und dem ersten Speicherkondensator (C2) liegt,und mit einem ersten Logiknetzwerk (10) vorgesehen ist, welches parallel zu dem ersten Vorladungs-Transistor (Q2) geschaltet ist und welches den Speicherkondensator (C2) selektiv zu entladen gestattet, daß eine zweite Phasenlogikschaltung mit einem zweiten, zu einer Diode geschalteten Vorladungs-Transistor (Q5)> einem Speicherkondensator (C3), einem zweiten Übertragungsgatter-Transistor (Q6), der in Reihe zwischen dem zweiten Vorladungs-Transistor (Q5) und dem zweiten Speicherkondensator (C3) liegt, und mit einem zweiten Logiknetzwerk (30) vorgesehen ist, welches zu dem zweiten Vorladungs-Transistor (Q5) parallelgeschaltet ist und welches den zweiten Speicherkondensator (C3) selektiv zu entladen gestattet, daß eine gemeinsame Vorladungs-Hauptleitung (P) vorgesehen ist, an die die beiden, jeweils zu einer Diode geschalteten Vorladungs-Transistoren (Q2, Q5) angeschlossen sind, und daß Verbindungseinrichtungen vorgesehen sind, die den ersten Speicherkondensator (C2) mit dem zweiten Logiknetzwerk (30) verbinden.

2. Netzwerk nach Anspruch 1, dadurch gekennzeichnet, daß zwei Gegentakttransistören (Q8, Q9) vorgesehen sind, die in Reihe liegend zwischen der Takt-Hauptleitung (CL1) für die erste Logikschaltung (10) und Schaltungserde liegen und die ein gepuffertes Ausgangs signal abzugeben veraögen,

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daß der zweite Speicherkondensator (C3) mit einem ersten Transistor (Q9) der Gegentakt-Transistoren (Q8,Q9) für eine selektive Einschaltung verbunden ist, daß ein Pufferkondensator (C4) mit der Gate-Elektrode des zweiten Transistors (Q8) der Gegentakt-Transistoren (Q8, Q9) für dessen selektive Einschaltung verbunden ist, und daß ein Steuertransistor (Q13) vorgesehen ist, der so geschaltet ist, daß er den Pufferkondensator (C4) aufzuladen und selektiv zu entladen vermag, und der mit seiner Gate-Elektrode an dem zweiten Kondensator (C3) angeschlossen ist.

3. Dynamische Pufferschaltung für ein verhältnisloses Verknüpfungsschaltungsnetzwerk, insbesondere nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Speicherkondensator (C3) für die Speicherung von Informationsbits vorgesehen ist, daß zwei Gegentakt-Transistoren (Q8, Q9) vorgesehen sind, die in Reihe liegend zwischen der Taktleitung für die erste Logikschaltung (10) und Erdpotential angeordnet sind und die ein gepuffertes Ausgangssignal abzugeben vermögen,daß der Speicherkondensator (C3) mit einem ersten Transistor (Q9) der Gegentakt-Transistoren (08, Q9) für dessen selektives Einschalten verbunden ist, daß ein Pufferkondensator (C4) vorgesehen ist, der mit der Gate-Elektrode des zweiten Transistors (Q8) der Gegentakt-Transistoren (Q8, Q9) für dessen selektives Einschalten verbunden ist, und daß ein Steuertransistor (Q13) vorgesehen ist, der so geschaltet ist, daß er den Pufferkondensator (C4) aufzuladen und selektiv zu entladen vermag, und der mit seiner Gate-Elektrode mit dem Speicherkondensator (C3) verbunden ist.

ORlGiNAL INSPECTED

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Le e rs e i t e