DE2257262A1

DE2257262A1 - Fernmeldeschaltungsanordnung

Info

Publication number: DE2257262A1
Application number: DE2257262A
Authority: DE
Inventors: John Hesketh Martin Hardy
Original assignee: Post Office
Current assignee: Post Office
Priority date: 1971-11-25
Filing date: 1972-11-22
Publication date: 1973-05-30
Also published as: NL7215995A; JPS4864821A; BE791917A; AU4914572A; GB1398519A; FR2170405A5; US3878338A

Description

DIPL.-ING. H. MARSCH

DIPL..ING.K.SPAEING

PATENTANWÄLTE TELEFON (02 11) 67234β

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Beschreibung
zum Patentgesuch
der Firma

The Post Office
23 Howland Street, London WlP 6HQ, England

betreffend:
"Fernmeldeschaltungsanordnung"

Die Erfindung bezieht sich auf eine Fernmeldeschaltungsanordnung mit Zeitmultiplex (ZM), insbesondere auf ein
digitales Schaltsystem unter Verwendung von Pulscodemodulation (PCM) für die Übertragung von Information, und die Erfindung
soll unter Bezugnahme auf diesen letztgenannten Anwendungsfall erläutert werden.

Aufgabe der Erfindung ist es, ein integriertes PCM-System für die Übertragung und Durchschaltung von digitalen Informationen zu schaffen, bei dem die dazwischenliegende Demodulation und erneute Modulation überflüssig ist..

Es versteht sich, daß die zu übertragende Information entweder in Form von Sprache oder Daten anderer Form vorliegen kann.

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Zur Lösung dieser Aufgabe ist die Schaltungsanordnung gekennzeichnet durch mindestens einen ersten Speicher mit einer Mehrzahl von Eingängen als Empfangsseite zugeordneter Pulscodemodulations(PCM)-Systeme, welcher erste Speicher für die Parallelspeicherung der seriellen Digits jedes Kanals der PCM-Systeme ausgebildet ist, durch mindestens einen zweiten Speicher mit einer Mehrzahl von Ausgängen als Sendeseite zugeordneter PCM-Systeme, durch Zeitmultiplex(TDM)-Verbindungseinrichtungen für die Verbindung der Ausgänge des ersten Speichers mit den Eingängen des zweiten Speichers, und durch eine Steuerung, die für den Aufbau einer Verbindung zwischen einem Eingangskanal des ersten Speichers und einem Ausgangskanal des zweiten Speichers ausgebildet ist mittels Parallel-Auslesen, aus dem ersten Speicher, der Digits des betreffenden Eingangskanals in einer von den TDM-Verbindungseinrichtungen zugeteilten Zeitlage, Paralleleinschreiben der ausgelesenen Information in dieser Zheitlage in den zweiten Speicher, und serielles Auslesen der parallelgespeicherten Digits des betreffenden Eingangskanals aus dem zweiten Speicher in den betreffenden Ausgangskanal .

In einer bevorzugten Ausführungsform des Erfindungsgegenstandes ist mindestens ein Paar von ersten Speichern vorgesehen, deren Ausgänge gemeinsam sind,und mindestens ein Paar von zweiten Speichern, deren Eingänge gemeinsam sind.

Die Steuerung kann eine gemeinsame Steuerung umfassen, die für den Empfang von Information von irgendeinem Eingangskanal des ersten Speichers angeschlossen ist bezüglich einer gewünschten Verbindung, die aufgebaut ist zwischen diesem Eingangskanal und einem Ausgangskanal des zweiten Speichers. Die Steuerung kann ferner eine Rufaufbaueinheit umfassen, die betätigbar

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ist, um einen freien Eingangskanal zu suchen in Verbindung mit der Prüfung auf einen freien Ausgangskanal, welche erforderlich sind, um diese Verbindung herzustellen und dann Adressen an die ersten und zweiten Speicher zu übertragen, um aus dem ersten Speicher die Digits des freien Eingangskanals auszulesen und in den zweiten Speicher einzuschreiben.

In nachfolgend noch zu beschreibenden Ausführungsbeispielen des Erfindungsgegenstandes umfaßt die Steuerung für den ersten und zweiten Speicher mindestens ein jeweils zugeordnetes Informationsadressenregister, das in zweiseitiger Verbindung mit der gemeinsamen Steuerung steht und der Speicherung der Adressen von jeder Betriebslage der Speicher dient. Die Steuerung umfat. ferner für den ersten Speicher mindestens einen Kanalzustandsregister in beidseitiger Verbindung mit der gemeinsamen Steuerung zum Speichern des Zustands jedes Eingangskanals des ersten Speichers soweie für den zweiten Speicher mindestens ein Kanalzustandsregister in beidseitiger Verbindung mit der gemeinsamen Steuerung zum Speichern des Zustands jedes Ausgangskanals des zweiten Speichers. Zusätzlich umfaßt die Steuerung für den zweiten Speicher mindestens ein zweites Adressenregister in beidseitiger Verbindung mit der gemeinsamen Steuerung zum Empfang von Informationen, die sich auf die gewünschten Verbindungen zwischen den Ausgängen des ersten Speichers und den Eingängen des zweiten Speichers beziehen, um so eine gewünschte Verbindung zwischen einem Eingangskanal und einem Ausgangskanal aufzubauen .

Ausführungsbeispiele des ErELndungsgegenstandes sollen nachstehend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert werden.

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Fig. 1 zeigt in Blockform eine Fernmeldeschaltungsanordnung gemäß der Erfindung,

Fig. 2 und 3 gehören zusammen und zeigen in Blockform die Hauptschaltereinheit (MSU) aus Fig. 1,

Fig. 4 und 5 gehören zusammen und zeigen im einzelnen den Betrieb der Empfangswandlereinheit und des Empfangsdigitspeichers aus Fig. 2 und 3,

Fig. 6 ist eine Zeitkarte des Eingangs-PCM-Systems innerhalb der Abtastmatrix aus Fig. 4,

Fig. 7 ist ein Blockdiagramm der Verbindungsaufbaueinheit, welche der Hauptschalteinheit aus den Fig. 2 und 3 zugeordnet ist,

Fig. 8 zeigt die Auslesesteuerwellenformen, welche in Verbindung mit dem Einschreibe- und Ausleseprozessen Verwendung findet,

Fig. 9 zeigt als Blockdiagramm eine andere Ausführungsform einer Hauptschaltereinheit, und

Fig. 10 und 11 zeigen in weiteren Einzelheiten einen Empfangsmodul und einen Sendermodul für die Verwendung gemäß Fig. 9.

Das Fernsprechvermittlungsnetzwerk nach Fig. 1 umfaßt eine Konzentratoranordnung, in der die Teilnehmer 1 in Gruppen zusammengefaßt sind von beispielsweise 1000 und jeder Teilnehmer einer Gruppe über eine zugeteilte Postleitung 2 mit einem Konzentrator 3 verbunden ist, der seinerseits über eine Anzahl von

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Pulscodemodulations(PCM)-Systeme 4 mit einer Hauptschaltereinheit (MSü) 5 verbunden ist. Die Hauptschaltereinheit sorgt für den Verbindungsaufbau zwischen zwei beliebigen Teilnehmern oder für die Durchverbindung eines Teilnehmers mit einer anderen" MSU (nicht dargestellten) über ein MSU-Verbindungskabel oder mit anderen Schaltkreisen, etwa Fernkabeln, Auskunftanschlüssen usw.

An dieser Stelle sollen einige Definitionen für Termini' technici gegeben werden, welche in der Beschreibung "des Ausführungsbeispiel Verwendung finden.

Ein PCM-System besteht typischerweise aus 32 Kanälen (0-31), wobei jeder Kanal durch einen Zeitspalt gebildet wird. Die Abtastrate liegt bei 8 kHz, womit die 32 feLtspalten eine Gesamtheit von 125 Mikrosekunden umfassen und diese Periode wird als "Rahmen" bezeichnet. Jeder Zeitspalt umfaßt einen 8-Bitcode, d.h. 8 binäre Digits. Zwei der Kanäle, nämlich 0 und 16, werden für Signalübertragung benutzt und die verbleibenden 30 Kanäle werden für Informationsübertragung verwendet, welche Informationen von Sprache oder Daten herrühren können.

Jedes PCM-System wird übertragen auf einen Zeitmultiplex- (TDM) -Schaltkreis, welcher zwei Zweidrahtleitungen (HW) umfaßt, die als Empfang oder Sender bezeichnet werden, je nach der Richtung der übertragung relativ zum MSU.

Die Wirkungsweise der MSü soll nachstehend unter Bezugnahme auf Fig. 2 und 3 erläutert werden, in denen ein.e Mehrzahl von PCM-Systemen A bis N verbunden mit dem MSÜ dargestellt sind.

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Jedes der PCM-Systeme A bis N endet im MSU an einer zugeordneten Systemsteuerung 20 (System Control), wie in Fig. 2 gezeigt. Der Ausgang jedes System Control 20 ist ein zugeordneter Zweidrahtempfang-HW 21, die als ein Eingang verbunden ist mit einem von zwei Empfangwandlereinheiten 22, 202. Jede Systemsteuerung 20 ist ferner verbunden mit einem Zweiwegeschaltkreis 23 über eine gemeinsame Steuerung 24, deren Funktion noch zu erläutern ist. Jede der Empfangswandlereinheiten 22, 202 ist aus- ' gestattet dafür, daß acht der Zweidrahtempfang-HW¹s 21 (mit 0-7 bezeichnet) an sie angeschlossen werden, und aus diesem Grunde sind in Fig. 2 zwei solche Einheiten dargestellt. Im allgemeinen hängt die Anzahl der Empfangswandlereinheiten , die erforderlich ist, ab von der Gesamtzahl der PCM-Systeme, welche an den MSU enden. Die Zweidrahtempfang-HW's 21 der einlaufenden PCM-Systeme A bis N sind nicht in strikter zyklischer Vertauschung verteilt als Eingänge auf die Empfangswandlereinheit 22, 202 aus Gründen der Sicherheit.

Jede Empfangswandlereinheit 22, 202 bedient eine Gesamtzahl von 256 Eingangskanälen und ihre Aufgabe besteht darin, die seriell angeordneten acht Digits von jedem Kanal in Parallelform auf acht Ausgänge 25 zu legen. Die Ausgänge 25 jeder Empfangswandlereinheit 22, 202 sind als Eingänge verbunden mit entsprechenden Empfangsdigitspeicher 26, 206, welche acht Parallelspeicher umfassen, einen für jedes der Digit, und jeweils eine Kapazität von 256 Bits aufweisen. Der Ausgang jedes Empfangsdigitspeichers 26, 206 umfaßt acht Pfade parallel zueinander und soll nachfolgend als Leseparallelleitung (HW) 27, bzw. 207, bezeichnet werden. Die beiden Leseparallel-HW's 27, 207 sind kreuzweise verbunden mit zwei ähnlichen Achtpfad-Einschreibparallel-HW's 3O, 3OO (Fig. 3) in TDM-Verbindung über Einrichtungen einschließlich einen Raumschalter 105 und jeder Einschreibparallel-HW 30, 300 ist als Eingang verbunden mit einem zugeordneten Sendedigitspeicher 31, 301, ähnlich den Empfangsdigitspeichern mit einer Kapazität für 256 Bits in jedem der acht parallelen Speicher. Jeder

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Sendedigitspeicher 31, 301 hat einen Ausgang von acht Pfaden 32, einen jeweils für eins der acht Digits, verbunden als Eingänge
mit einer zugeordneten Sendewandlereinheit 33, 303 mit acht Ausgängen, von denen jede eine Zweidrahtsende-HW ist, verbunden mit einem zugeordneten System Control 200. In Fig. 2 und 3 trägt beispielsweise eine der Sende-HW's das Bezugszeichen 34 und ist dargestellt in Verbindung mit der System Control 20 des PCM-Systems A.

Die Aufgabe der Sendewandlereinheit 33, 303 besteht
darin, den parallelgespeicherten Achtbitcode in einen seriellen Code auf einer Zweidrahtsende-HW zu wandeln.

Jeder Empfangsdigitspeicher 26, 206 ist zugeordnet
einem Logikschaltkreis 28, 20'; Informationsadressenregister
29, 2O9; acht Adressengeneratoren 200, 2001 (einer für jedes
Digit des EmpfangsdigitSpeichers) und einem Kanalzustandsregister 201, 201'.

In ähnlicher Weise ist jeder Sendedigitspeicher 31,
.301 verbunden mit einem Logikschaltkreis 35, 305, Informationsadressenregister 36, 306, Adressengeneratoren 37, 307 und Kanalzustandsregister 38, 308.

Zusätzlich weist jeder Sendedigitspeicher 31, 301 ein Kreuzpunkt-(XPT)-Adressenregister 39, 309 auf.

Die Informationsadressenregister und Kanalzustandsregister,sowohl der Empfangs- als auch der Sendedigitspeicher
und die XPT-Adressenregister der Sendedigitspeicher sind in Zweiwegverbindung mit einer gemeinsamen Steuerung 24 über Pfade 302.

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Verbindungsaufbau

Der Aufbau einer Verbindung zwischen beispielsweise dem anrufenden Kanal χ des PCM-Systems A und einem angerufenen Kanal des PCM-Systems K soll nun erläutert werden, welche Verbindung belegt wird durch die gemeinsame Steuerung 24 als Ergebnis der Information, die vom Kanal χ empfangen wird.

Das System A ist angeschlossen an die System Control 20 und die Information vom anrufenden Kanal χ wird übertragen über den Zweiwegepfad 23 zur gemeinsamen Steuerung 24.

Die Zhweidrahtempfangs-HW 21 des Systems A endet als Eingang 0 zusammen mit ähnlichen Eingängen 1-7 an der Empfangswandlereinheit 22» Innerhalb dieser Einheit mit acht Eingängen wird jeder der 32 seriellen 8-Bit-Kanäle abgetastet derarts, daß der Inhalt des Kanals parallel eingeschrieben wird auf acht Pfade 25 in den Empfangsdigitspeicher 26 an Stellen entsprechend der System- und der Kanalnummer. Dieser Prozeß soll als "zyklisches Einschreib" bezeichnet werden.

Die Adressen aller Plätze in dem Empfangsdigitspeicher 26, die dauernd verkehrsführend sind, werden ferner gespeichert im Informationsadressenregister 29, das zugeordnet ist, und in Zweiwegeverbindung steht mit der gemeinsamen Steuerung 24.

Die gemeinsame Steuerung 24, welche instruiert worden ist durch den anrufenden Kanal χ des Systems A, daß eine Verbindung gewünscht wird zu einem angerufenen Teilnehmer über das System K,findet einen freien Kanal ν im System K, über welchen die erforderliche Verbindung aufgebaut werden kann, und ermittelt, welche Sendewandlereinheit Zugang zum System K hat: In Fig. 3 ist es die Sendewandlereinheit 303 und ihr Ausgangszweidrahtsende-HW 304, welche den Zugang zum System K schaffen. Die gemeinsame

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Steuerung 24 muß ferner feststellen/ welche Empfangs- und Sendewandlereinheiten in der anderen Richtung belegt sind, d.h. angerufener Kanal zum anrufenden Kanal. In Fig. 3 hat das System K Zugang über den Zweidrahtempfangs-HW 400 zur Empfangswandlereinheit 202 und die Sendewandlereinheit hat Zugang über den Zweidrahtsende-HW 34 zum System A.

Die gemeinsame Steuerung 24 wird über die Pfade 302 die Adresse des anrufenden Kanals im Informationsadressenregister 29 auf der Empfängerseite speichern und 306 auf der Sendeseite speichern und die Adressen des angerufenen Kanals in den Informationsadressenregister 209 auf der Empfangsseite und 36 auf der Sendeseite.

Um eine Zweiwegverbindung aufzubauen, muß die gemeinsame Steuerung 24 zwei gemeinsame Kanäle finden in den parallele! HWs, von deim einer frei ist in den Leseparallel-HW's des anrufenden Kanals,und in einem Einschreibparallel-HW,der zu der gewünschten angerufenen Verblndu-ng führt, und einen anderen, der frei ist in den Leseparallel-HW's der angerufenen Verbindung, und in einem Einsohreibparallel-HW* der zum anrufenden Kanal führt, d.h. in der Verbindung, die aufgebaut wird vom anrufenden Kanal χ des Systems A fcum angerufenen Kanal y des Systems K, muß der erste Kanal frei sei in beiden TDM-Leseparallel-HW's 27 und im TDM-Einschreibparallel-HW 300 und der zweite Kanal muß frei sein in TDM-Leseparallel-HW 207 wie auch in TDM-Einsßhreibparällel-HW

Die gemeinsame Steuerung 24 prüft in Zusammenarbeit mit. der Anrufaufbaueinheit 70 (Fig. 7) für die beiden gemeinsamen Kanäle durch Belegen über die Pfade 302 zu den Kanalzustandsregistern, 201 für den Empfangsdigitspvelcher 26, 308 für den Sendedigitsprojcher 301, 201* für den Empfangsdigitspeicher 206 und für den Sendedigitspeicher 31.

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Die Anrufaufbaueinheit 70 wird nachfolgend noch im einzelnen unter Bezugnahme auf Fig. 7 erläutert.

Nach Auswahl der Kanäle instruiert die gemeinsame Steuerung 24 jedes der XPT-Adressenregister 39 und 309, welche Kreuzpunkte des Raumschalters 105 betätigt werden müssen und in welchem Zeitpunkt, und instruiert ferner die Informationsadressenregister 29, 306 und 209, 36.

Die Information vom anrufenden Kanal wird ausgelesen aus dem Empfangsdigitspeicher 26 parallel auf den TDM-Leseparallel-HW 27. Dies wird als "azyklisches Auslesen" bezeichnet.

Die Information wird durchverbunden infolge der betätigten Kreuzpunkte zum TDM-Einschreibparallel-HW 300 und eingeschrieben in den Sendedigitspeicher 301, wo sie parallelgespeichert wird. Dies wird als "azyklisches Einschreiben" bezeichnet .

Mittels der Sendewaniereinheit 303 wird die Information aus dem Sendedigitspeicher 301 ausgelesen und seriell übertragen auf den Zweidrahtsender-HW 304 zur System Control 20 des Systems K. Dies wird als "zyklisches Lesen" bezeichnet.

Eine ähnliche Abfolge der Ereignisse tritt in der anderen Richtung ein, wenn der Kanal y des Systems K die Information zuerst liefert, wobei die folgenden Komponenten involviert sind: System Control 20 des Systems K, Empfangs-HW 400, Empfangswandlereinheit 202, Empfangsdigitspeicher 206, LeSeparallel-HW 207, Einschreibparallel-HW 30, Sendedigitspeicher 31, Sendewandlereinheit 33 und Zweidrahtsender-HW 34 zu der System Control 20 des Systems A.

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Die Anordnung nach Fig. 2 und 3 soll nun im einzelnen erläutert werden,unter Bezugnahme auf Fig. 4.und 5.

Eine Empfangswandlereinheit, etwa die Einheit 22 aus Fig. 2, umfaßt eine 8 χ 8-Abtastmatrix 40, in der jede Spalte 0-7 eine Zweidraht - 32-Kanal-PCM-Empfangs-HW 21 ist und jede Zeile 0^7 ein Ausgang zu einem unterschiedlichen der Digitspeicher 0-7 des Empfangsdlgitspeichers 26 führt» Die "Entsperr¹¹-Eingänge 42 der Abtastmatrix 40 sind diagonal verbunden mit acht Abtastausgängen eines Äbtastgenerators einschließlich eines Binärdezimalwandlers 43, gesteuert durch einen 3-Bit-Binärzähler 44 und angetrieben mit 2.048 MBd.

Die 4-Draht-PCM-Systeme gelangen in die Hauptschalteinheit in Rahmenausfluchtung und dann werden die 2-Drahtempfangs-HW's 1-7 zeitlich neuausgefluchtet, wobei jede um ein Bit (488 nS) mehr verzögert wird als das vorhergehende System mittels Verzögerungseinheiten 45, bevor sie an die Abtastmatrix 40 angelegt werden. Auf diese Weise kann der Abtastprozeß den seriellen 8-Bit kodierten Inhalt jedes Kanals von jedem der acht Systeme extrahieren auf acht parallele Ausgänge 25 (einen für jedes der Digits 0-7) und sie einschreiben in den Empfangsdigitspeicher 26 an einer Stelle entsprechend dem System und der Kanalnummer des Digits, wobei jeder Digitspeicher eine Kapazität von 256 Bits hat. Der Empfangsdigitspeicher 26 bildet ein Random Access Memory mit einem einzigen Speicherplatz für jedes der 256 Digits der acht PCM-Systeme, womit volle ZugänglLchkeit gewährleistet ist.

Die Zeitlage der seriellen Digits der Eingangssysteme innerhalb der Abtastmatrix 40 ist illustriert in der Karte gemäß Fig. 6, aus der man entnehmen kann, daß in jedem zeitlichen Augenblick die acht parallelen Ausgänge zu einem anderen Digit von jedem PCM-Systeme gehören und daß die Bit-Ausgänge von eini-

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gen Systemen zu einem Kanal gehören, Während die Bit-Ausgänge der anderen Systeme zu einem anderen Kanal gehören, mit Ausnahme jeweils einem in 8-Bit-Zeiten, wenn alle Ausgänge zu dem gleichen Kanal gehören. Wenn man die Karte prüft für das System O nach unten bis zum System 7 für irgendeinen Zeitaugenblick, erkennt man, daß für sieben aus acht Bits ein oder mehr Systeme zum Kanal χ gehören, während die übrigen zum Kanal x-1 gehören.

Der 256-KBd-Ausgang 46 des Binärzählers 44 wird verwendet, um einen Kanalnuramergenerator 52 des Adressengenerators 200 anzusteuern, der Kanalriummergenerator 52 ist ein 5-Bit-Binär* zähler, dessen Ausgänge 53 jeweils zu einer Kanalnummer χ gehören und in einen Gatter G8 des Logikschaltkreises 28 gespeist werden, sowie in ein Paralleleingangsschieberegister 54, dessen Ausgänge 55 eingespeist werden in ein Gatter G7 des Logikschaltkreises 28, und in jedem Falle einer Kanalnummer entsprechen, die um eins niedriger ist als der entsprechende Ausgang des Binärzählers 52, d.h. Kanal x-~l.

Der Binärzähler 52 liefert demgemäß Kanal-x-Ausgänge und das Schieberegister 54 liefert Kanal-x-1-Ausgänge.

Die Auswahl der Kanalnummer χ oder x-1 für einen bestimmten Digitspeicher wird festgelegt durch die Ausgänge eines 7-Bit-Schieberegisters 58, die verbunden sind mit dem zweiten Entsparreingang von Kanalgliedgattern G7 und G8. Das Schieberegister 58 wird auf "alle l's" gesetzt durch einen Synchronisierimpuls vom Ausgang des Binärzählers 44.

Die Systemnummer für jeden Digitspeicher 0-7 des Empfangsdigitspeichers 26 wird erzeugt durch einen 3-Bit-Binärzähler 56 des Adressengenerators und der Zähler 56 ist synchronisiert mit 0 durch den Ausgang 42 des Binärdezimalwandlers 43.

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Jeder der Digitspeicher 0-7 des Empfangsdigitspeichers

26 hat acht Adresseneingänge L bis N und P bis T, von denen die Eingänge L, M und N die Systemnummer und die Eingänge P,Q,R,S und T die Kanalnummer sind.

Man erkennt in Fig. 5, daß nur ein Teil des Logikschal tkreises 28 dargestellt ist, der zugehörig ist nur zum Eingang-L der Systemadresse und zum Eingang-P der Kanaladresse hinsichtlich des Digitspeichers Oi Es versteht sich, daß eine entsprechende ähnliche Anordnung auch für die Eingänge M,N,Q,R,S und T vorgesehen ist und ebenso dasselbe noch für die anderen Digitspeicher 1-7.

Die 8-Bit seriell kodierten 256-Kanäle von acht einlaufenden PCM-Systemen werden parallelgespeichert in den Empfangsdigitspeicher 26, dessen acht Ausgänge den Ausleseparallel-HW

27 bilden.

Unter erneuter Bezugnahme auf Fig. 2 und 3 ist festzustellen, daß die 8-TDM-Pfadausleseparallel-Hiifs27 und 207 kreuzverbunden sind mit 8-TDM-Pfad-Einleseparallel~HW's 30 und 300, jeweils verbunden als Eingänge mit einer Anordnung aus Sendedigitspeicher 31 und 301 und Sendewandlereinheit 33 und 303, welche als Ausgänge die Zweidrahtsende-HW's haben, etwa 34 bzw. 304. Die Anordnung arbeitet in ähnlicher Weise,wie oben unter Bezugnahme auf die Empfangsseite beschrieben, jedoch im umgekehrtaen Modus, derart, daß die Einschreib- und Auslesefunktionen umgekehrt sind, so daß ein 8,-Bit-Parallelcode von dem Einschreibparallel-HW 30 in den Sendedigitspeicher 31 eingeschrieben wird und mittels der Sendewandlereinheit 33 umgeformt wird in 8-Bit seriellen Code für die übertragung auf einen Zweidrahtsende-HW, etwa 34. Nur ein Adressengenerator 37, 307 ist jedem Sendedigifcspeicher 31, 301 zugeordnet, wie oben erwähnt, und äer Grund

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dafür liegt darin, daß jeder der Einschreibparallel-HW's 30, 300 bereits in Rahmenausfluchtung liegt.

Man wird sich erinnern, daß die Zweidrahtempfangs-HW's 21 relativ zueinander verzögert werden, bevor sie an die Abtastmatrix 40 gelangen, und deshalb ist es erforderlich, die Ausfluchtung der Zweidrahtsende-HW's 0-7 (34, 304 etc.) wieder herzustellen, bevor sie zum System Control 20 geführt werden. Die Sende-HW's umfassen demgemäß Verzögerungseinheiten in ähnlicher Form wie die in Fig. 4 für die Empfangs-HW's dargestellten aber in umgekehrter Ordnung, womit also der Sende-HW O um sieben Bits relativ zum Sende-HW 7 verzögert ist bis herunter zum Sende-HW 6, der um ein Bit verzögert ist (siehe auch Fig. 11, die unten erläutert ist) .

Um eine nicht blockierende Durchschaltung zu ermöglichen, werden die Auslese- und Einschreibparallel-HW's mit der doppelten PCM-Bitfolge betätigt wie der Rest des MSU. Demgemäß arbeiten die Parallel-HW's mit 4.096 MBd, also mit 512 Kanälen pro Rahmen.

Eine solche Beschränkung ist jedoch nicht unbedingt erforderlich. Die Parallel-HW's können mit derselben Bitabfolge betätigt werden wie der Rest des MSU (und eine solche Anordnung wird unten erläutert unter Bezugä^ihme auf Fig. 9 und 10) oder mit irgeneiner anderen geeigneten Abfolgerate.

Die Auswahl der zwei freien gemeinsamen Kanäle in den Parallel-HW's, jeweils einer für jede übertragungsrichtung zwischen dem Empfangsdigitspeicher und dem Sendedigitspeicher, soll nun mehr im einzelnen unter Bezugnahme auf Fig. 7 erläutert werden. Aus Gründen der Vereinfachungvird die Erläuterung beschränkt auf die Auswahl von zwei freien gemeinsamen Kanälen

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für nur eine übertragungsrichtung Cz₀B₀ vom Empfangsdigitspeieher 26 zum Sendedigitspeicher 303) und es versteht sieh, daß die Auswahl der zwei freien gemeinsamen Kanäle für die andere Richtung der übertragung in ähnlicher Weise erfolgt»

Die Rufaufbaueinheit 70 steht über Zuordnungsschalter 71 (a) und 71 (b) mit den KanalZustandregistern 20 und 308 in Verbindung sowie mit den Informationsadressenregistern 29 und 306, der Empfangs- und Sendedigitspeicher 26 und 303»

Die Kanalzustandsregister 201, 308 Reichern "0" für einen belebten Kanal und "1" für einen freien Kanal»

Die gemeinsame Steuerung (Fig„ 2) speichert über Leitung 76 die System- und Kanaladresse des anrufenden Kanals (x aus System A) in'einem Meuen-Bit-Schieberegister 77 des Informationsadressenregisters 29 (acht Bits für die System=- und Kanaladresse und ein Bit für den Kanalsustand) sowie über die Leitung 78 die System- und Kanaladresse des angerufenen Kanals (y aus System K) ins 17-Bit-Schieberegister 79 des Informationsadressenregisters 305 (acht Bits für die System- und Kanaladresse, ein Bit für den Kanalzustand und acht Bits für die Kreuspunktadresse).

Die gemeinsame Steuerung instruiert jedes der Kanalzustandsregister 201 und 308,ihren Inhalt zur Anrufaufbaueinheit 70 zu übertragen, wo sie gespeichert werden im 512-Bit-Sehieberegister 700 bzw. 701, deren Ausgänge verglichen werden im Gatter 702. Koinzidente freie Kanäle werden über Gatter 703 mittels eines Koinzidenzkanalpulses vom 9-Bit-Schieberegister 704 zur Leitung 705 begattert und über den Zuordnungsschalter 71 (h) dann übertragen auf Leitung 706 zum 9-Bit-Schieberegister 707, welches

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dem Empfangsdigitspeicher 26 zugeordnet ist,und ferner über Leitung 708 zum 9-Bit-Schieberegister 709, zugeordnet dem Sendedigitspeicher 303. Die koinzidenten freien Kanäle,durchverbunden zum Schieberegister 707, werden verglichen mit dem Ausgang des Zählers 710, der synchron läuft mit den Adressenregistern,und bei Koinzidenz im Gatter 711 wird die im Register 77 gehaltene Information eingeschrieben in das Informationsadressenregister 29 sowie in das Kanalzustandsregister 201. In ähnlicher Weise werden die koizidenten Kanäle über Zuordnungsschalter 71 (b) angelegt an Leitung 708 zum Schieberegister 709, wo sie verglichen werden mit dem Zähler 712, der synchron läuft mit den Adressenregistern, und bei Koinzidenz der im Register 79 gehaltene Information erfolgt die Einschreibung in das Informationsadressenregister 306, in das Kanal zustandaregister 308 und in das XPT-Adressenregister 309 des Sendedigitspeichers 303.

Der Logikschaltkreis eines zyklischen Adressengenerators gemäß Fig. 5 soll nun näher beschrieben werden. Die System- und Kanalnummeradressen für die Empfangsdigitspeicher werden erzeugt mittels dieser zyklischen Adressengeneratoren und der Prozeß wird mit "zyklischem Einschreiben" bezeichnet. Eine ähnliche Anordnung trifft zu für die Sendedigitspeicher mit der Ausnahme, daß der Ablauf umgekehrt erfolgt, d.h. "zyklisches Auslesen".

Dies ist in Fig. 8 dargestellt, wo die Ausleseentsperr-Wellenformen bei (a) dargestellt sind, wie sie an die Empfangsdigitspeicher angelegt werden, und bei (b), wie sie angelegt werden an die Sendedigitspeicher.

Ein Beispiel für den Einschreib- und AuslesebetzLeb soll erläutert werden für den Empfangsdigitspeicher 26 (wobei die Wellenform 8 (a) zutrifft) unter Bezugnahme auf Fig. 5.

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Mit dem Ausgang des Ausleseentsperr-Wellenforngenerators an 0 erfolgt die zyklische Adressierung» Die Systemnummer ist verbunden mit den Systemadresseneingängen L bis N von jedem Digitspeicher 0-7 des Empfangsdigitspeichers 26 und ein Eingang jeweils von den Kanalnummergattern G5, G7 und G8 ist entsperrt. Die Auswahl der Kanalnummer κ oder x-1 für einen bestimmten der Digitspeicher 0-7 wird bestimmt durch die Ausgänge 53 und 55 des Binärzählers 52 und des Schieberegisters 54, die angelegt werden als Eingänge an die Kanalgatter G8 bzw." G7.

Mit dem Ausgang des Ausleseentsperr-Wellenformgenerators an 1 wird die zyklische Adressierung gesperrt und die Ausleseadresse ist verbunden mit allen Digitspeichern»

Eine Abfolge des Betriebs der Logikschaltung soll nun gegeben werden, wobei der Schaltkreis in Form von positiver logischer Nicht-UND-Gatter aufgebaut ist_o Es ist bequem, sich hier auf die mehr positiven Ausgangsspannungen der Gatter als repräsentativ für logisch 1 zu beziehen und die mehr negativen Ausgangsspannungen als logisch 0 anzusehen,,

Die Signalleitungen sollen in Übereinstimmung mit dieser Nomenklatur angezogen werden«, demgemäß„ daß beispielsweise, falls die Bedingung von Daten auf einer Leitung als Ergebnis logisch 1 hat, die Leitung als Data bezeichnet wird, während dann, wenn die Bedingung als Ergebnis von logisch 0 vorliegt, diese Leitung als Data bezeichnet wird.

Für den Zweck dieser Erläuterung sollen die an die . Leitungen gemäß Fig. 5 angelegten Daten wie folgt bezeichnet werden:

τ 18 -.

309822/0887 ·

Leitung L vom Binärzähler 56 als Data 1, Leitung 5 3 vom Binärzähler 5 2 als Data 2, Leitung 55 vom Binärzähler 54 als Data 3, Ausleseadresse (KanalNr.) Eingang an G5 als Data 4, Ausleseadresse (System Nr.)Eingang an G2 als Data 5, Ausgang vom Schieberegister 58 als Selekt.

Einschreiben {zyklisches Adressieren)

Ausleseentsperren (System Nr.) Eingang an G2, G3 und G5 =

Ausgang -von G2 und G3 =1 Zyklische Adresse angelegt an G4, G7 und G8 Eingang an G4 ist Data 1
Eingang an G7 ist Data 3
Eingang an G8 ist Data 2

Ausgang von G4 ist Data 1

Ausgang von G2 ist 1

Ausgang von Gl ist Data 1, Eingang an Digitspeicher Eingänge an G7 sind Data 3, 1 von G3 und Selekt Eingänge an G8 sind Data 2, 1 von G3 und Selekt Eingänge an G5 sind Data 4 und O Ausgang von G5 = 1.

Fall 1

Selekt	von	G7	= 1
Ausgang	von	G8	= Data 3
Ausgang
Fall 2
Selekt	von	G7	= O
Ausgang	von	G8	= 1
Ausgang		= Data 2

Deshalb ist der Ausgang von G6 im Falle 1 Data 3

im Falle 2 Data 2,

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Auslesen

Äusleseentsperrexngang (System Nr) an G2, G3 und G5 -

Ausgang von G2 und G3 =0

Ausleseadressen-Eingang an G2 = Data 5

Ausgang von G2 = Data 5

Eingang an G4 . = Data 1

Ausgang von G4 =0

Ausgang von Gl = Data 5

Ausleseadressen-Eingang (Kanal Nr») an G5 = Data

anderer Eingang an G5 = 1

Ausgang von G5 . = Data

Eingang an G7 =0

Eingang an G8 = O

Ausgang von G7 - 1

Ausgang von G8 =1

Eingang an G6 ■ = Data 4, 1 und

Deshalb ist der Ausgang von G6 = Data

Fig. 9 ist ein schematisches Blockdiagramm einer anderen Ausführungsform der Hauptschalteinheit, die verwendet · werden könnte in Telefonvermittlungssystemen, wie sie diagrammartlg in Fig. 1 dargestellt sind» Viele der Komponenten der Einheit'3 gemäß Fig. 9 entsprechen den Komponenten der Einheit gemäß Fig. 2 und 3 und tragen die gleichen Bezugszeichens Demgemäß kann auf die vorangehende Besehreibung hinsichtlich weiterer Informationen Bezug genommen werden, wenn diese Komponenten in Rede stehen.

Fig. 9 zeigt die Zweidrahtempfangs-HW 21 von einem von acht PCM-Systemen 0-7 im Anschluß über einen entsprechenden iieitungswandler und Taktextraktor 91, einen Bitausfluchter und einen Spaltausfluchter 93 an einem Empfängermodul 95 (i). Es versteht sich, daß die Empfangs-HW's 21.der anderen sieben

309822/0087 . ~ 20 ■=

der PCM-Systeme 0-7 ebenfalls in ähnlicher Weise mit dem Empfangsmodul 95 (i) verbunden sind, wie in Fig. 10 angedeutet, die den Empfangsmodul in größeren Einzelheiten darstellt.

Der Empfangsmodul 95 (i) umfaßt eine Empfangswandlereinheit 22 mit Verzögerungseinheiten 45_ bis 45., und eine Abtastmatrix mit den Seriell-Parallel-Wandlern 94_Q bis 94- sowie Eingangssprechmultiplexern 96 bis 96 _η (Fig. 10). Die Seriell-Paräfclel-Wandler 94 sind Acht-Bit-Schieberegister und die Ausgänge der Register werden gemultiplext zusammen durch die Multiplexer 96, so daß die Abtastrnatrix wie in Fig. 2 und 3 die seriell angeordneten Digits jedes Eingangskanals in Parallelform auf acht Ausgänge 25 überträgt. Wie bereits erwähnt unter Bezugnahme auf Fig. 6, erfolgt an den Abtastmatrix-Ausgangsdrähten 25 die Auslesung eines unterschiedlichen Digits der acht PCM-Systeme. Die Ausgänge 25 der Empfangswandlereinheit 22 sind wie in Fig. 2 und 3 als Eingänge verbunden mit einem Empfangsdigitspeicher 26, der acht parallele Speicher 50 umfaßt, wie in Fig. 5, wobei jeder Speicher eine Kapazität von 256 Bits aufweist. Der Speicher 26 bildet ein Random Access Memory mit einem einzigen Speicherplatz für jedes der 256 Digits der acht PCM-Systeme, womit sich volle Zugänglichkeit ergibt. Der Ausgang des Empfangsdigitspeichers 26 bildet den Ausgang des Empfangsmoduls 95 (i) und umfaßt wie in Fig. 2 und 3 acht parallele Pfade (in Fig. 9 als Ausleseparallel-HW 27 dargestellt) und die Acht-Pfad-Ausleseparallel-HW 27 ist kreuzverbunden in einem Raumschalter oder Koordinatenschalter 105 mit einem ähnlichen Acht-Pfad-Einschreibparallel-HW 30. In Fig. 9 ist jedoch der Ausleseparallel-HW 27, wie angedeutet, gemeinsam (oder in anderen Worten bildet den Ausgang von) einem zweiten Empfangsmodul 95 (i) (nicht dargestellt) , der in jeder Beziehung identisch ist dem Empfangsmodul 95 (i). Zwei Gruppen von acht PCM-Systemen (d.h. 512 Kanälen) werden auf diese Weise zusammengebracht auf dem Ausleseparallel-HW 27, so daß das Umsc^lten zwischen den Parallel-HW's 27 und

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30 nun blockiert. Es ist jedoch ins Auge gefaßt, daß in der Praxis die Blockierung nur gering sein würde.

Der Einschreibparallel-HW 30 ist in ähnlicher Weise gemeinsam zugeordnet zwei identischen Sendemoduls 97 (i) und 97. (ii) , von denen nur einer (97 (i)) in Fig. 9 gezeigt ist. Der Sendemodul 97 umfaßt einen Sendedigitspeicher 31 ähnlich dem Empfangsdigitspeicher 26 mit acht Parallelspeichern 500 (Fig. 11) jeweils mit einer Kapazität von 256 Bits« Der Speicher 31 bildet ein Random Access Memory mit einem einzigen Speicherplatz für jedes der 256 Digits der acht PCM-Systeme, womit sich volle Zugänglichkeit ergibt. Die acht Ausgangspfade des Sendedigitspeichers 31 sind verbunden mit einer, Sendewandlereinheit 33 mit einer Abtastmatrix (acht Ausgangssprech-Demultiplexer 96O_ bis 96O₇ und acht parallel-serielle Wandler 940 bis 940- in Form von 8-Bit-Schieberegistern) und Versögerungseinheiten 5\4O_Q bis 45O~ (Fig.- 11) . Das Auslesen auf die alijct Ausgangspfade des Speichers 31 umfaßt in jedem Augenblick ein unterschiedliches Digit von jedem der acht PCM-Systeme, wie oben unter Bezugnahme auf Fig. 6 bereits erläutert, und die Sendewandlereinheit 33 wandelt einen parallel-gespeichörten Acht-Bit-Code in einen Code serieller Form auf einen Zweidrahtsende-HW von einem der acht PCM-Systeme„

Zugeordnet dem Empfangsdigitspeicher 26 und einen Teil des Empfangsmoduls 95 (i) bildend, sind ein Logikschaltkreis 28 und acht zyklische Adressengeneratoren 200 (siehe Fig. IO und auch Fig. 5), wobei jeder der Generatoren einen Eingang von einem zugeordneten Spaltausfluchter 93 hat.

Zugeordnet dem Sendedigitspeicher 31 in ähnlicher Weise und einen Teil des Sendemoduls 97 (i) bildend sist ein Logikschaltkreis 35 sowie nur ein zyklischer Adressengenerator 37 aus einem noch zu erläuternden Grunde,

30S822/Q8S7 , ^; _

Eine einzige Rufsteuereinheit 90 ist sowohl den Empfangsmoduls 95 (i) und 95 (Li) zugeordnet wie auch den Sendemoduls 97 (i) und 97 (ii). Die RufSteuereinheit 90 umfaßt ein Informationsadressenregister 29 und ein Kanalzustandsregister 201, die zugeordnet sind dem Empfangsdigitspeicher 26, sowie ein zweites Informationsadressenregister 36 und ein zweites Kanalzustandsregister 38, die zugeordnet sind dem Sendedigitspeicher 31.

Die RufSteuereinheit 90 steht in Zweiwegkommunikation mit einer Rufaufbaueinheit 70 und einer gemeinsamen Steuerung

Im aligemeinen ist die Funktion der verschiedenen Komponenten aus Fig. 9 diesselbe, wie jene der entsprechenden Komponenten in Fig. 2 bis 4 und 7 aund braucht deshalb nicht im einzelnen erläutert zu werden. Verschiedene Modifikationen sind natürlich erforderlich im Hinblick auf die Tatsache, daß die Ausleseparallel-HW 27 und die Einschreibparallel-HW 30 gemeinsam sind zwei Gruppen von acht PCM-Systemen und diese Modifikationen ergeben sich aus der folgenden Erläuterung des Betriebs der Schalteinheit nach Fig. 9.

Die Ausleseentsperr-Wellenformen, die anzulegen sind an die Empfangs- und Sendedigitspeicher 26 bzw. 31, sind in Fig. 8 (a) bzw. 8 (b) dargestellt: Das heißt,für den Empfangsdigitspeicher 26 gibt es eine "Einschreib"-Periode und zwei "Auslese"-Perioden für jeden der 256 Zeitspalten in einem Rahmen von 125 Mikrosekunden, während für den Sendedigitspeicher 31 die Wirkungsweise umgekehrt ist.

Wenn man als Beispiel den Empfangsdigitspeicher 26 nimmt, so erfolgt während der Einschreib-Perioden der Betrieb, der oben als "zyklisches Einschreiben" bezeichnet wurde: das

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heißt, der Empfangsdigitspeicher 26 wird versehen mit einer Acht-Bit-Adresse durch den zugeordneten einen der zyklischen Adressengeneratoren 200 über den Logikschaltkreis 28„ Wie oben unter Bezugnahme auf Fig» 5 erläutert, umfaßt der zyklische Adressengenerator einen 5-Bit-Synchronzähler (gezeigt in Fig. 5 bei 52), der getaktet wird mit der PCM-Spaltfolge und rückgestellt wird durch ein Signal vom Spaltausfluchter 93 „ Der 5-ßit-Synchronzähler liefert die Kanalnummer des PCM-Systems,zu welchem er in Beziehung steht,und die verbleibenden drei Bits der Acht-Bits-Adresse (welche die Systemnummer dar= stellen) werden geliefert durch einen 3-Bit-Binärzähler (bei 56 in Fig. 5 gezeigt).

Als weiteres Beispiel für den Betrieb des "zyklischen Einschreibens" sei der Fall des Kanals 5 des PCM-Systeras 7 betrachtet. Einer der zyklischen Adressengeneratoren 200 ist in RahmenausflucHung mit dem spaltausgefluchteten PCM-System 7 und in dem Augenblick (während einer Einschreib-Periode)„ wenn der Kanal 5 dieses Systems voll enthalten ist innerhalb des seriellparallelen Wandlers 94^, wird binär 7 (d.h." 111) angelegt an die EingangssprechmuMplexer 96_Q bis 96-, womit der Kanal 5 des Systems 7 dem Empfangsdigitspeicher 26 präsentiert wird» Gleichzeitig wird auch binär 7 an den Logikschaltkreis 28 angelegt, ■ so daß der Inhalt des entsprechenden zyklischen Adressengenerators 200 (d.h. 7 und 5) angelegt wird an die 'Adresseneingänge (in Fig. 5 als L bis N und P bis T dargestellt) des Empfangsdigitspeichers 26 gelangen, womit der Kanal 5 des Systems 7 in dem Speicherplatz 111 00101 gespeichert ist.

Die in den Empfangsdigitspeicher 26 eingeschriebene Information wird bis zu einem Rahmen gespeichert und kana ausgelesen werden während der asyklischen Perioden dieses Rahmens in irgendeinem der 512 Zeitspalte und übertragen zum Ausleseparallel"=

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HW 27. Während dieser Operation (oben als azyklisches Auslesen bezeichnet) wird eine azyklische Adresse geliefert durch die Rufsteuereinheit 90 und angelegt an alle zugeordneten Digitspeicher. Da die beiden Sendemoduls 97 (i) und 97 (ii) nicht unabhängig arbeiten, während der Ausleseperioden der Fig. 8 (a), umfaßt die azyklische Adresse ein zusätzliches Bit, verglichen mit den Einheiten gemäß Fig. 2 und 3, um festzulegen, welcher der beiden Sendemoduls zu benutzen ist.

Die Auslese- und Einschreiboperationen im Zusammenhang mit dem Sendedigitspeicher 31 sind im allgemeinen ähnlich den oben beschriebenen, erfolgen jedoch in umgekehrter Abfolge. Die Einschreibparallel-HW's 30 sind jedoch in Rahmenausfluchtung, so daß nur ein zyklischer Adressengenerator 37 erforderlich ist, zugeordnet dem Sendedigitspeicher 31,zusammen mit einer vereinfachten Form eines Logikschaltkreises 35.

Während der Einschreibperiode^cier Fig. 8 (b) wird die von der RufSteuereinheit 90 gelieferte azyklische Adresse angelegt an den Logikschaltkreis 35.

Während der Ausleseperioden nach Fig. 3 (b) liefert der zyklische Adressengenerator 37 Adressen, die zur Folge hauen, daß alle Informationen bezüglich eines bestimmten Zeitspalts (dh. Kanals) aus dem Sendedigitspeicher 31 ausgelesen werden in absteigender Ordnung der Systemnummer. Der zyklische Adressengenerator 37 umfaßt einen 8-Bit-Synchronzäliler, der getaktet wird mit der PCIJ-Spaltrate, wobei die drei Bits niedrigster Ordnung die Systemnummer bilden und die fünf Bits höchster Ordnung die Zeitspalts-(Kanal)Nummer.

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Während des Zeitspalts O in abwechselnden Rahmen werden die Ausgänge des Sendedigitspeichers 31 gesperrt und das Rahmensynchronisxerungsmuster wird eingesetzt durch eine Synchronisationseinsetzeinheit 99. Das heißt, die Hauptschalteinheit nach Fig. 9 definiert den Zeitspalt 0 auf ihren Sende-PCM-Systemen.

Der Ausgang des Sendedigitspeichers 31, der in Form eines paralleüai 8-Bit-Worts vorliegt, wird demultiplext und in serielle Form umgewandelt durch die Sendewandlereinheit 33 und die Staffelung der Bits, die erzeugt wurden durch das parallele Multiplexen, wird wieder aufgehoben durch die Verzögerungseinheiten 450 (Fig. 11), die angewandt werden in umgekehrter Abfolge, wie die entsprechenden Empfangsverzogerungseinheiten 45 nach Fig. 10. Die Ausgänge der Verzögerungseinheiten 450 sind dann in Rahmenausfluchtung und werden übertragen zum Leitungswandler 100 (9) und dann·auf die Leitung.

Ein Synchronisationscodeprüfer 101 und zwei Paritätsgeneratorprüfer 102, 103 sind in der Einheit nach Fig. 9 enthalten, um Prüfaufgaben"ζ
wesentlichen Komponenten.

halten, um Prüfaufgaben"zu ermöglichen}¹¹;] edoch keine besonders

Während freier innerer Zeitspalte werden die Plätze entsprechend (in den Empfangsdigitspeichern 26 der beiden Empfangsmoduls 95 (i) und 95 (ii)) den Zeitspalten 0 sukzessiv adressiert und der Synchronisierungscode (Rahmenausfluchtungsmuster), der in aufeinanderfolgend abwechselnden Rahmen auftaucht, wird ausgelesen zum Synchronisxerungscodeprüfer 101. Dies ergibt eine gewisse überprüfung, daß die Empfangsdigitspeicher 26 betriebsfähig sind (wenn auch nicht notwendigerweise auf allen Speicherplätzen) und daß die vorhergehenden Übertragungspfade durchlässig sind.

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Während Information in den Empfangsdigitspeicher 26 eingeschrieben wird, ist der Kruzpunktschalter 105 tatsächlich leerlaufend, da gleichzeitiges Auslesen und Einschreiben nicht möglich ist. Im Ergebnis gibt es 256 Zeitspalte (pro Rahmen) in dem Schalter 105, die verändert werden können für innere Signalisierung und Datenübertragungsaufgaben: Diese Signalisierungsspalte können zum Beispiel verwendet werden, um unter andrem ein Paritätsbit zu übertragen für die vorhergehenden Sprechspalte. In der Einheit gemäß Fig. 9 werden Paritätsbits erzeugt für die ungeradzahligen und geradzahligen Sprachspalte in den ungeradzahligen bzw. geradzahligen Rahmen. Im einzelnen erzeugt während der Signalisierungsflecken im ungeradzahligen Rahmen der Paritätsprüfer 103 auf der Ausgangsseite des Kreuzpunktschalters 105 eine Wiederinbetriebnahme der Raumschalterkreuzpunkte, die in Betrieb waren während des vorhergehenden ungeradzahligen Sprachspalts. Ein Paritätsbit wird erzeugt und verglichen mit dem Paritätsbit, das erzeugt worden ist im nachfolgenden "ungeradzahligen" Signalisierungspalt. Eine ähnlicher Prozeß erfolgt während der geradzahligen Rahmen für die geradzahligen Sprachspalte. Der Paritätsprüfer 102 auf der Eingangsseite des Schalters 105 arbeitet in ähnlicher Weise.

Man erkennt, daß ein Synchronisierungscodeprüfer und Paritätsgeneratorprüfer 102, 103 in ähnlicher Weise verwendet werden könnten in der Einheit gemäß der Fig. 2 und 3.

- Patentansprüche -

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Claims

Patentansprüche

ν I)/ Digitale Schaltungsanordnung, gekennzeichnet durch mindestens einen ersten Speicher mit einer Mehrzahl von Eingängen als Empfangsseite zugeordneter Pulscodemodulations(PCM)-Systeme,• welcher erste Speicher für die Parallelspeicherung der seriellen Digits jedes Kanals der PCM-Systeme ausgebildet ist, durch mindestens einen zweiten Speicher mit einer Mehrzahl von Ausgängen als Sendeseite zugeordneter PCM-Systeme, durch Zeitmultiplex (TDM) Verbindungseinrichtungen für, die Verbindung der Ausgänge des ersten Speichers mit den Eingängen des zweiten Speichers, und durch eine Steuerung, die für den Aufbau einer Verbindung zwischen einem Eingangskanal des ersten Speichers und einem Ausgangskanal des zweiten Speichers ausgebildet ist mittels Parallel-Auslesen, aus dem ersten Speicher, der Digits des betreffenden Eingangskanals in einer von den TDM-Verbindungseinrichtungen zugeteilten Zeitlage, Paralleleinschreiben der ausgelesenen Information in dieser Zeitlage in den zweiten Speicher,, und serielles Auslesen der parallelgespeicherten Digits des betreffenden Eingangskanals aus dem zweiten Speicher in den betreffenden Ausgangskarial.
2) Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch mindestens ein Paar von ersten Speichern, deren Ausgänge gemeinsam sind und mindestens einem Paar von zväten Speichern, deren Eingänge gemeinsam sind.
3) Schaltungsnanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für jeden ersten Speicher ein Adressengenerator vorgesehen ist, der betätigbar ist für die Erzeugung einer zugeordneten Adresse für jeden Eingangskanal des ersten Speichers und für das Anlegen dieser Adresse an den ersten Speicher zum Paralleleinschreiben der seriellen Digits des Kanals.

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4) Schaltungsanordnung nach einem der vorangehenden Ansprüche, gekennzeichnet durch einen jeweils einem zweiten Speicher zugeordneten Adressengenerator, der betätigbar ist für die Erzeugung einer zugeordneten Adresse für jeden Ausgangskanal des zweiten Speichers, und für das Anlegen der Adresse an den zweiten Speicher für das serielle Auslesen der parallel gespeicherten Digits des Kanals.
5) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Steuerung eine gemeinsame Steuereinrichtung umfaßt, angeschlossen für den Empfang von Information von irgendeinem Eingangskanal des ersten Speichers bezüglich einer gewünschten Verbindung, die aufzubauen ist zwischen diesem Eingangskanal und einem Ausgangskanal des zweiten Speichers.
6) Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerung eine Rufaufbaueinheit umfaßt, die betätigbar ist für die Prüfung auf Existenz eines freien Eingangskanals in Verbindung mit der Existenz eines freien Ausgangskanals, erforderlich für den Aufbau der gewünschten Verbindung und für das nachfolgende Anlegen der Adressen an die ersten und zweiten Speicher zum Auslesen aus dem ersten Speicher der Digits des freien Eingangskanals und für das Einschreiben der ausgelesenen Daten in dem zweiten Speicher.
7) Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Steuerung für den ersten und zweiten Speicher mindestens ein zugeordnetes Informationsadressenregister umfaßt in Doppelrichtungskommunikation mit der gemeinsamen Steuereinrichtung für das Speichern der Adresse jedes Betriebsplatzes des Speichers.

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8) Schaltungsanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Steuerung für den ersten Speicher mindestens ein Kanalzustandsregister umfaßt, das in Doppelwegkommunikation mit der gemeinsamen Steuereinrichtung steht für das Speichern des Zustands jedes Eingangskanals des ersten Speichers.
9) Schaltungsanordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Steuerung für den zweiten Speicher mindestens ein Kanalzustandsregister umfaßt in Doppelwegkpmmunikation mit der gemeinsamen Steuereinrichtung für das Speichern des Zustands jedes Ausgangskanals des zweiten Speichers.
10) Schaltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die Steuerung für den zweiten Speicher mindestens ein zweites Adressenregister umfaßt in Doppelwegkommunikation mit der gemeinsamen Steuereinrichtung für den Empfang von Information bezüglich der erforderlichen Zwischenverbindungen zwischen Ausgaben des ersten Speichers und Eingängen des zweiten Speichers zum Aufbau einer gewünschten Verbindung zwischen einem Eingangskanal und einem Ausgangskanal.
11) Sehaltungsanordung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der oder jeder erste Speicher eine Empfangswandlereinheit umfaßt, die betätigbar ist für das Wandeln der seriellen Digits jedes Eingangskanals in Parallelform auf einer Mehrzahl von Ausgängen, von denen jeder verbunden ist als ein Eingang mit einer zugeordneten aus einer Mehrzahl von parallelen Empfangsdigitspeichereinheiten.

On ο 1 1 / f\ Q'
12) Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Empfangswandlereinheit eine Mehrzahl von Empfangsschieberegistern umfaßt, deren Eingang jeweils der Erapfangsteil eines zugeordneten PCM-Systems ist, und daß eine Multiplexereinrichtung vorgesehen ist, an die die Ausgänge der Empfangsschxeberegister angeschlossen sind.
13) Schaltungsanordnung nach Anspruch 12, gekennzeichnet durch eine Verzögerungsschaltung, verbunden mit den Eingängen der Empfangsschieberegister zwecks Verzögerung des nten PCM-Systems um η Bits.
14) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der oder jeder zweite Speicher eine Mehrzahl von parallelen Sendedigits-Speichereinheiten umfaßt, deren Ausgänge als Eingänge verbunden sind mit einer Sendewandlereinheit, die betätigbar ist für das Wandeln parallel gespeicherter Digits von der Sendespeichereinheit in serielle Frorm als die Digits eines Ausgangskanals.
15) Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, daß die Sendewandlereinheit einen Demultiplexer umfaßt sowie eine Mehrzahl von Sendeschieberegistern, an die die Ausgänge der Demultiplexer angeschlossen sind, wobei der Ausgang jedes Sendeschieberegisters der Sendeteil eines zugeordneten PCM-Systems ist.
16) Schaltungsanordnung nach Anspruch 15, gekennzeichnet durch Verzögerungsschaltungen, die angeschlossen sind an die Ausgänge der Sendeschieberegister zwecks Verzögerung des nten PCM-Systems um (m - n) Bits, wobei m die Anzahl der Sendeschieberegister ist.

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• -
17) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Speicher n, Eingänge aufweist und eine Abtastmatrix umfaßt, an die die Empfangsteile von n, PCM-Systemen 0 bis (n,-1) angeschlossen sind über Verzögerungen von 0 bis (n,-1) Bits, daß der Ausgang der Abtastmatrix n. einzelne Drähte umfaßt, auf denen in jedem Augenblick ein unterschiedliches Digit von jedem der n.. Systeme ausgelesen wird, daß der Ausgang der Abtastmatrix eingeschrieben wird in ein Register, das einen einzigen Speicherplatz aufweist für jedes der mp Digits der n.. Systeme - wobei m die Nummer des Kanals in jedem System und ρ die Mummer der Digits pro Kanal bedeutet' - und von wo parallel in jedem Augenblick die ρ Digits eines Kanals von einem der Systeme ausgelesen werden.
18) Schaltungsanordnung nach Anspruch 1 oder 17, dadurch gekennzeichnet, daß der zweite Speicher η Ausgänge aufweist und eine Sendeabtastmatrix umfaßt, verbunden mit den Sendeteilen von n₂ PCM-Systemen O bis (n_? - 1) über Verzögerungen von (n₂ - 1) bis 0 Bits, und daß ein Senderegister vorgeslien ist mit einem einzigen Speicherplatz für jedes von m ρ Digits der η2 Systeme - wobei m die Zahl der Kanäle in jedem System ist und ρ die Nummer der Digits pro Kanal - _? und in welches Senderegister parallel eingeschrieben werden in jedem Augenblick die ρ Digits eines Kanals von einem der Systeme, wobei der Ausgang des Senderegisters angelegt ist an die Sendeab- ' tastmatrix und n„ getrennte Drähte umfaßt, auf denen in jedem Augenblick ein unterschiedliches Digit von jedem der n« Systeme ausgelesen werden ο
19) Schaltungsnanordnung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß sie Teil eines Fernsprechvermittlungssystems bildet.

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