DE20309951U1 - Basisstation, die einen CDMA-Systemübertragungsmatrixkoeffizienten berechnet - Google Patents

Description

[0001] Basisstation, die einen CDMA-Systemübertragungsmatrixkoeffizienten berechnet

[0002] Hintergrund

[0003] Die vorliegende Erfindung bezieht sich auf drahtlose digitale Kommunikationssysteme. Insbesondere bezieht sich die vorliegende Erfindung auf das Erzeugen einer Systemantwortmatrix für solche Systeme.

[0004] In Codemultiplex-Vielfachzugriffs-Kommunikationssystemen (CDMA-Kommunikationssystemen) senden eine Vielzahl von Benutzern viele Kommunikationen gleichzeitig. Die vielen Kommunikationen werden unter der Verwendung unterschiedlicher Kanalcodes übertragen. Die für den Zeitteilungs-Duplexmodus (TDD-Modus) für 3GPP vorgeschlagenen Kanalcodes werden durch die Kombination eines Spreizcodes mit einem Verwürflungscode und das nachfolgende Anwenden eines kanalcodespezifischen Multiplikators abgeleitet. Während der Übertragung erfährt jede Kommunikation eine Kanalantwort. Eine Vorgehensweise zur Wiedergewinnung von Daten aus übertragenen Bursts ist die gemeinsame Detektion (Joint Detection), bei der alle Benutzerdaten gleichzeitig empfangen werden. Ein solches System ist in Fig. 1 gezeigt. Der Gemeinsam-Detektions-Empfänger kann in einem Benutzergerät oder in einer Basisstation eingesetzt werden.

[0005] Die vielen Kommunikationen 20 werden, nachdem sie ihre Kanalantwort erfahren haben, als ein kombiniertes Empfangssignal bei einer Antenne 22 oder einem Antennenfeld empfangen. Das empfangene Signal wird auf das Basisband reduziert, wie zum Beispiel durch einen Demodulator 24, und mit einer Chiprate der Codes oder einer Vielfachen einer Chiprate der Codes abgetastet, zum Beispiel durch einen Analog-Digital-Wandler (ADC) 26 oder viele ADCs zum Erzeugen eines Empfangsvektors r. Eine Kanalschätzvorrichtung 28 verwendet ein Referenzsignal, wie zum Beispiel einen Midamble-Code oder Pilotcode zum Schätzen der Kanalantwort der Kommunikationen 20. Eine Gemeinsam-Detektions-Vorrichtung

verwendet die geschätzten oder bekannte Spreizcodes der Benutzerbursts und die geschätzten oder bekannten Kanalantworten zum Schätzen der ursprünglich übertragenen Daten für alle Benutzer als ein Datenvektor d.

[0006] Das Problem der gemeinsamen Detektion wird durch die Gleichung 1 in typischer Weise modelliert.

Ad + &eegr; = r Gleichung 1

d ist der übertragene Datenvektor; r ist der Empfangsvektor; &eegr; ist das additive weiße Gaußsche Rauschen (AWGN); und A ist die Systemantwortmatrix, die durch eine Faltung der Kanalantworten mit den bekannten Kanalcodes konstruiert ist.

[0007] Es gibt zwei Vorgehensweisen zum Lösen der Gleichung 1: eine mit Nullerzwingung (Zero Forcing / ZF) und eine mit einer Standardabweichung (Minimum Mean Square Error/ MMSE). Eine ZF-Lösung, bei der &eegr; Null angenähert wird, ist nach Gleichung 2:

d = (A^HA)-¹A^Hr Gleichung 2

[0008] Eine MMSE-Lösung ist nach den Gleichungen 3 und 4:

d = R"¹A^Hr Gleichung 3

R = A^HA + &sgr;²&Igr; Gleichung 4

&sgr;² ist die Varianz des Rauschens n, und I ist die Identitätsmatrix.

[0009] Für entweder eine ZF- oder MMSE-Lösung wird die Hermitesche der Systemantwortmatrix A^H abgeleitet. Im vorgeschlagenen TDD-Modus von 3GPP wird die Systemantwortmatrix unter der Verwendung der Spreizcodes, des Verwürflungscodes, kanalcodespezifischer Multiplikator und der bestimmten Kanalantworten abgeleitet. Der reale Spreizcode wird mit einem komplexen Verwürflungscode gemischt. Das gemischte Ergebnis wird mit den kanalcodespezifischen Multiplikatoren (die entweder real oder imaginär sind) multipliziert, und das Ergebnis wird mit den komplexen Kanajantworten gefaltet.

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Nachdem die Systemantwortmatrix abgeleitet wurde, wird die Hermitesche erzeugt, um die A^H-Matrix zu erzeugen. Das Erzeugen der A^H-Matrix ist eine komplizierte Operation, die komplexe Multiplikationen erfordert. Das Implementieren von Multiplikationen in Hardware ist aufgrund der Anzahl von Transistoren, die zum Erzeugen eines Multiplizierers erforderlich sind, unerwünscht.

[0010] Es ist demnach wünschenswert, alternative Vorgehensweisen beim Erzeugen der Hermiteschen der Systemantwortmatrix vorzusehen.

[0011] Zusammenfassung

Eine Basisstation empfängt mehrere Datensignale, die in einem Codemultiplex-Vielfachzugriffs-Format übertragen werden. Die Basisstation umfasst eine Antenne, einen Analog-Digital-Wandler, eine Kanalschätzvorrichtung und eine Gemeinsam-Detektions-Vorrichtung. Die Gemeinsam-Detektions-Vorrichtung hat ein XOR-Gatter zum Erzeugen von Kanalcodes. Das XOR-Gatter hat einen Eingang, der zum Empfangen eines realen Spreizcodes, eines komplexen Verwürflungscodes und eines Vorzeichens eines kanalcodespezifischen Multiplikators konfiguriert ist. Die kanalcodespezifischen Multiplikatoren haben reale und imaginäre Werte. Eine Schaltung, die einen Eingang hat, der zum Empfangen der Kanalcodes und der Kanalschätzungen konfiguriert ist, erzeugt eine Hermitesche einer Systemantwortmatrix.

[0012] Kurze Beschreibung der Zeichnungen

[0013] Fig. 1 ist ein vereinfachtes Blockdiagramm eines Gemeinsam-Detektions-Empfängers.

[0014] Fig. 2A zeigt die Vorrichtung zur Faltung des realen Teils der Kanalantwort.

[0015] Fig. 2B zeigt die Vorrichtung zur Faltung des imaginären Teils der Kanalantwort.

[0016] Fig. 3 zeigt die Vorrichtung zum Summieren der Ausgangssignale der Vorrichtungen in den Fig. 2A und 2B zum Erzeugen eines realen und eines

imaginären Ausgangssignals, das zur Konstruktion der Systemantwortmatrix verwendet wird.

[0017] Fig. 4 zeigt eine bevorzugte Schaltung für Addierungsbaumeingänge von Fig. 2A und Fig. 2B.

[0018] Fig. 5 zeigt ein Fließdiagramm für die Feststellung, ob eine Raumcodeübertragungsdiversität für den Ausstrahlungskanal unterstützt wird.

[0019] Fig. 6A und 6B zeigen bevorzugte Schaltungen zum Kombinieren von Codebeiträgen zur Eingabe in die Hermitesche der Systemantwortmatrix.

[0020] Fig. 7 zeigt eine bevorzugte Schaltung zum Feststellen der Adressen für die Schaltungen der Fig. 6A und 6B.

[0021] Beschreibung der bevorzugten Ausführungsformen

[0022] Auch wenn die bevorzugten Ausführungsformen im Zusammenhang mit der bevorzugten Anwendung der Erfindung zur Verwendung in einem Zeitteilungs-Duplex-Kommunikationssystem unter der Verwendung von Codemultiplex-Vielfachzugriff des Third Generation Partnership Project (3GPP) beschrieben sind, kann die Erfindung auch auf ein beliebiges anderes Codemultiplex-Vielfachzugriffs-Kommunikationssystem angewendet werden. Ein Empfänger, der die folgenden Ausführungsformen verwendet, kann in einem Benutzergerät oder einer Basisstation eingesetzt werden.

[0023] Die bevorzugte Ausführungsform der Erfindung mischt für einen bestimmten empfangenen Burst den Spreizcode, den Verwürflungscode und das Vorzeichen des kanalcodespezifischen Multiplikators vorzugsweise durch ein XOR-Gatter zum Erzeugen eines angenäherten Kanalcodes. Der angenäherte Kanalcode wird mit der Kanalantwort gefaltet, um den Beitrag dieses Bursts zu einer angenäherten B^H-Matrix der A^H-Matrix zu erzeugen. Die reale oder imaginäre Komponente der kanalcodespezifischen Multiplikatoren werden an den realen und imaginären Teil des angenäherten Beitrags zur B^H-Matrix angewendet, um den Beitrag dieses Bursts zur

A^H-Matrix zu erzeugen. Alle Beiträge der empfangenen Bursts werden zum Erzeugen der A^H-Matrix angewendet.

[0024] Gemäß den Fig. 2A und 2B sind die Schaltpläne 100 bzw. 200 gezeigt, welche die Faltung einer Reihe realer und imaginärer Kanalantwortchipwerte mit dem angenäherten Kanalcode durchführen, gezeigt. Die Kanalantwortwerte werden in einen realen Teil CRR und einen imaginären Teil CRI aufgeteilt. Die reale Kanalantwort CRR wird durch die Schaltung 100 verarbeitet, während die imaginäre Kanalantwort CRI im Tandembetrieb durch die Schaltung 200 verarbeitet wird.

[0025] In Fig. 2A ist das Register Rr vorzugsweise ein 16-Ort-Schieberegister, das den realen Teil der Kanalantwort CRR empfängt. Jeder Ort Ci (i = 0 bis 15) des Registers R_R hat F Bits pro Ort, wobei F eine ausgewählte Datenbitgröße ist, vorzugsweise 10. Die Anzahl von Orten entspricht der bevorzugten Kanalcodegröße, die für den TDD-Modus von 3GPP 16 ist und deren Anzahl sonst vorzugsweise eine Zweierpotenz ist. Die Schaltung 100 für die reale Komponente weist mehrere Komponenten A1 - A14 auf, wobei jede Komponente einen Addierer aufweist, der zwei Eingänge und einen einzigen Ausgang hat, der die Summe der beiden Eingänge ist. Addierer/Subtraktor-Komponenten A1 - A8 sind vorzugsweise wie in Fig. 4 gezeigt konfiguriert. Addierkomponenten A9 - A14 sind vorzugsweise einfache Addierer.

[0026] Die Addierer/Subtraktor-Komponenten A1, A2, A3, A4 empfangen ein Eingangssignal von ungeradzahligen Orten des Registers R_R und führen entweder eine Addition oder Subtraktion an ihrem Paar Eingängen aus. In ähnlicher Weise sind die Addierer/Subtraktor- und Addierer-Komponenten A5, A6, A7 und A8 mit dem Register R_R zum Durchführen einer Addition oder Subtraktion an den Kanalantwortwerten verbunden, bearbeiten jedoch nur geradzahlige Orte des Registers R_R. Kollektiv bilden die Addiererkomponenten A1 - A4, A9 - A11 eine Addiererbaumschaltung mit durch die Komponenten A1 - A4 definierten Eingängen und einem durch die Komponente A11 definierten Ausgang. In ähnlicher Weise bilden die Addiererkomponenten A5 - A8, A12 - A14 eine zweite Addiererbaumschaltung. Die Zuordnung der Addiererbaumschaltungen zum Register R_R ist derart, dass reale und imaginäre Teile von Verarbeitungswerten der CRR-Werte, die durch das Register R_R verarbeitet werden, berechnet werden.

[0027] Ein als Steuersignal fungierender Kanalcode CC mit Bits CCO bis CC15 wird in die Addierer/Subtraktor-Komponenten A1 bis A8 eingegeben. Die binären Kanalcodes steuern, ob Addiererkomponenten A1 bis A8 eine Addition oder eine Subtraktion durchführen, je nach dem entsprechenden Steuerbit, vorzugsweise eine Addition, wenn das Bit des Kanalcodes CC = 0 ist, und eine Subtraktion, wenn das Bit des Kanalcodes CC = 1 ist.

[0028] Fig. 4 veranschaulicht eine bevorzugte Konstruktion einer Eingangsaddiererkomponente A1 mit einem Addierer AT und Zweierkomplementvorrichtungen TC1, TC2. Die Eingänge CRR1 und CRR3 empfangen die realen Kanalantwortwerte, die in dem zweiten und vierten Ort C1, C3 des Registers Rr enthalten sind, die durch Zweierkomplementvorrichtungen TC1, TC2 verarbeitet werden. Die Addition oder Subtraktion des CCR-Werts wird durch den Addierer AT bewerkstelligt, der das Ausgangssignal der Zweierkomplementvorrichtungen TC1, TC2 addiert. Die Zweierkomplementvorrichtungen TC1, TC2 bearbeiten die Eingangswerte, indem entweder der Wert oder sein Zweierkomplement durch den Addierer AT geleitet wird. Das zweite Bit CC1 des 16-Bit-Kanal-Code-Steuersignals CC bestimmt die Operation, die durch die Zweierkomplementvorrichtung TC1 durchgeführt wird, während das vierte Bit CC3 des Kanalcodes die Operation bestimmt, die durch die Zweierkomplementvorrichtung TC2 durchgeführt wird.

[0029] Gemäß Fig. 2A führt der Addierer A9 eine Summierung der durch A1 und A2 durchgeführten Summen durch. In gleicherweise summiert der Addierer A10 die Summen von A3 mit der Summe von A4, der Addierer A12 addiert die Summe von A5 und A6, und der Addierer A13 summiert A7 mit A8. Der Addierer A11 erzeugt ein Ausgangssignal AC, den realen Teil der realen Kanalantwortwerte, indem die Summe von A9 mit der Summe von A10 addiert wird. Das Ausgangssignal jAD, der imaginäre Teil der realen Kanalantwortwerte, ist die durch den Addierer A14 erzeugte Summe, welches die Summe der Ausgangssignale der Addierer A12 und A13 ist.

[0030] Die Verarbeitungsschaltung 200, die in Fig. 2B gezeigt ist, ist ähnlich der Schaltung 100, die in Fig. 2A gezeigt ist, konstruiert. Jedoch empfängt das Schieberegister Ri den imaginären Teil der Kanalantwort CRI. Die Komponenten A15

bis A28 entsprechen den Addiererkomponenten A1 bis A14, wodurch das Register Ri mit zwei zugeordneten Addiererbaumschaltungen versehen ist. Die beiden Ausgänge der Baumschaltungen der Schaltung 200, die in Fig. 2B gezeigt ist, sind denen in Fig. 2A für die Schaltung 100 entgegengesetzt, indem ein einem realen Teil entsprechender Wert, der als Ausgangssignal BD gezeigt ist, von den geradzahligen Orten des Registers Ri kommt und ein einem imaginären Ausgangssignal jBC entsprechender Wert die Endsumme der ungeradzahligen Orte des Registers Ri ist. Die Konfigurationen der realen und imaginären Ausgänge im Verhältnis zu geradzahligen und ungeradzahligen Registerorten könnte auch vollständig umgekehrt sein, und es könnten damit identische Ergebnisse erzielt werden. Insbesondere würden, wenn man die beiden Register Rr und Ri in den Fig. 2A und 2B vertauschen würde, das Ausgangssignal AC und jBC von geradzahligen Registerorten und die Ausgangssignale BD und jAD von ungeradzahligen Registerorten abgeleitet.

[0031] Auch wenn die Register der Fig. 2A und 2B mit jeweils 16 Orten dargestellt wurden, könnte eine Faltung von Kanalantwortwerten gemäß der vorliegenden Erfindung allgemein auch unter Verwendung von Registern mit 2^N Registerorten und einer Kombination von mehr oder weniger Addierern erzielt werden, die alle entsprechend zur Erzeugung der Summen auf den geradzahligen und ungeradzahligen Registerorten konfiguriert wären.

[0032] Die vier Ausgangswerte AC, BD, jAD und jBC der Schaltungen 100 und 200 repräsentieren reale und imaginäre Teile einer Multiplikationsoperation, wie sie in Gleichung 1 gezeigt ist:

B^H = (A + jB)*(C + jD) Gleichung 1

wobei A der reale Teil der Kanalantwort, B der imaginäre Teil der Kanalantwort ist und wobei C den Bits C1, C3, C5, Cl, C9, C11, C13, C15 des Kanalcodes CC, D den Bits CO, C2, C4, C6, C8, C10, C12, C14 des Kanalcodes entspricht. Jedes Kanalcodebit repräsentiert einen Wert, der entweder rein real oder rein imaginär ist. Entsprechend können die Baumschaltungen entweder an allen ungeradzahligen oder allen geradzahligen Orten des Registers R_R und Ri hart verdrahtet werden. Die Bäume, die erfindungsgemäß dazu verwendet werden festzustellen, welche

Kanalcodebits real oder imaginär sind, sorgen dafür, dass sich Multiplizierer erübrigen, die Hardwareraum in einem größeren Maß verbrauchen würden.

[0033] Wie in Fig. 3 gezeigt, sind zusätzliche Schaltungen vorgesehen, um die Ausgangssignale der Bäume der Schaltungen 100, 200 zu kombinieren, um Koeffizientenwerte zu erzeugen, die realen und imaginären Ausgangswerten der angenäherten B^H entsprechen, und den kanalcodespezifischen Multiplikator anzuwenden, um A^H zu erzeugen. Ein Subtraktor S1 ist einem Ausgang AC der Schaltung 100 und Ausgang BD der Schaltung 200 zugeordnet, um den realen Teil des verarbeiteten realen Kanalantwortsignals und den realen Teil des imaginären Kanalantwortsignals zu subtrahieren. Ein Addierer A29 ist einem Ausgang jBC der Schaltung 200 und jAD der Schaltung 100 zugeordnet, um den imaginären Teil des verarbeiteten imaginären Kanalantwortsignals und den imaginären Teil des realen Kanalantwortsignals zu addieren. Die durch den Addierer A29 erzeugte Summe wird dann durch die Zweierkomplementvorrichtung TC3 für den imaginären Ausgang geleitet, der die komplexe Konjugierte der B-Matrix erzeugt.

[0034] Nachdem der reale und imaginäre Beitrag des Bursts zur B^H-Matrix bestimmt wurde, wird der Imaginär/Real-Aspekt des kanalcodespezifischen Multiplikators angewendet, um den Beitrag dieses Bursts zur A^H-Matrix zu erzeugen. Gemäß Fig. werden die kanalcodespezifischen Multiplikatoren vorzugsweise in einem Zwei-Bit-Register gespeichert. Bit 1 im Register repräsentiert, ob der kanalcodespezifische Multiplikator positiv ist (Wert 0) oder negativ ist (Wert 1). Das Bit 0 im Register repräsentiert, ob der kanalcodespezifische Multiplikator imaginär ist (Wert 1) oder real ist (Wert 0).

[0035] Gemäß Fig. 3 wird der reale Beitrag in einen Demultiplexer D1 eingegeben. Nach der Anwendung des kanalcodespezifischen Multiplikators kann der Beitrag zu B^H dem realen Beitrag (Real_Real) zu A^H oder dem imaginären Beitrag (lmag_Real) zu A^H entsprechen. Der Demultiplexer D1 trennt den realen Beitrag von B^H in Reaktion auf Bit 0 des kanalcodespezifischen Multiplikators ab. Wenn Bit 0 eine Null ist, geht der Ausgang zu Real_Real, und wenn der kanalcodespezifische Multiplikator eine Eins ist, geht der Ausgang zu lmag_Real, nachdem das Zweierkomplement durch eine Zweierkomplementvorrichtung TC4 erzeugt wurde.

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[0036] Analog hierzu kann der imaginäre Beitrag zu B^H dem imaginären Beitrag (Imagjmag) zu A^H oder dem realen Beitrag (Realjmag) zu A^H entsprechen. Der Demultiplexer D2 trennt den imaginären Beitrag von B^H in Reaktion auf Bit 0 des kanalcodespezifischen Multiplikators ab. Wenn Bit 0 eine Null ist, geht der Ausgang nach Imagjmag, und wenn der kanalcodespezifische Multiplikator eine Eins ist, geht der Ausgang nach Realjmag.

[0037] Nach der Trennung werden zwei Multiplexer M1, M2 zum Erzeugen der realen und imaginären Beiträge des Bursts zur A^H-Matrix verwendet. Ein realer Multiplexer M1 wählt entweder Real_Real oder Realjmag als den realen Beitrag (ah_out_real) aus. Wenn das Bit 0 eine Null ist, wird Real_Real ausgewählt, und wenn Bit 0 eine Eins ist, wird Realjmag ausgewählt. In ähnlicher Weise wählt ein imaginärer Multiplexer M2 entweder Imagjmag oder lmag_Real als den imaginären Beitrag (ah_outjmag) aus. Wenn das Bit 0 eine Null ist, wird Imagjmag ausgewählt, und wenn das Bit 0 eine Eins ist, wird lmag_Real ausgewählt. Dem gemäß wird der Beitrag dieses Bursts zu A^H bestimmt. Nachdem alle Bursts bestimmt wurden, wird die gesamte A^H bestimmt. Wie durch die bevorzugte Ausführungsform veranschaulicht, sind für die Erzeugung der A^H-Matrix keine Multiplizierer erforderlich.

[0038] In 3GPP wird vorgeschlagen, den Ausstrahlungskanal über zwei Antennen unter der Verwendung eines unterschiedlichen Spreizcodes für jede Antenne auszusenden, was hiernach als "Raumcodesendediversität" (Space Code Transmit Diversity / SCTD) bezeichnet wird. Da die gleichen Ausstrahlungsdaten über die zwei Kanäle gesendet werden, kann der Beitrag eines jeden Kanals vor der Datenschätzung kombiniert werden. Außerdem wird vorgeschlagen, dass eine Vielzahl von Ausstrahlungskanälen sowie auch andere Kanäle unter der Verwendung von SCTD übertragen werden können.

[0039] Fig. 5 ist ein bevorzugtes Fließdiagramm zum Bestimmen, ob eine Kombination der zwei Kanalcodes zum Unterstützen von SCTD für einen einzelnen BCH ("Ausstrahlungskanal"), wie derzeit vorgeschlagen, erforderlich ist. Der primäre gemeinsame physikalische Steuerkanal (Primary Common Control Physical Channel / P-CCPCH) wird überwacht, um festzustellen, ob der SCTD-Modus unterstützt wird, SCHRITT 1. Wenn er nicht unterstützt wird (l_pccpch ist gleich Null), wird der SCTD-

Modus nicht unterstützt. Wenn er unterstützt wird, stellt eine Midamble-Detektionsvorrichtung fest, ob die Midamble m2 vorhanden ist, Schritt 2. Wenn M2 vorhanden ist, wird der SCTD-Modus unterstützt. Wenn nicht, wird der SCTD-Modus nicht unterstützt.

[0040] Die Fig. 6A, 6B und 7 veranschaulichen eine bevorzugte Ausführungsform zum selektiven Unterstützen von SCTD. Dieses selektive SCTD wird vorzugsweise bei einem einzigen BCH verwendet, wobei mehrere BCHs und andere übertragene Kanäle selektive SCTD verwenden. Fig. 6A verarbeitet den realen Beitrag der Kanäle. Wenn SCTD unterstützt wird, wird der reale Beitrag des ersten Codes als ah_sctd_out_real und der zweite Code als ah_out_real bezeichnet. Wenn SCTD nicht unterstützt wird, ist ah_sctd_out_real nicht vorhanden.

[0041] ah_sctd_out_real wird in einen Multiplexer M3 eingegeben. Das andere Eingangssignal wird auf Null gehalten (0x0). Wenn SCTD unterstützt wird (sctd_on & second_channel ist Eins), wird ah_sctd_out_real an einen Addierer A100 weitergegeben. Wenn SCTD nicht unterstützt wird, wird an den Addierer A100 Null gesendet. ah_out_real wird auch in den Addierer A100 eingegeben, um entweder den realen kombinierten Beitrag der beiden Kanäle zu erzeugen, wenn SCTD unterstützt wird, oder geht einfach an dem Kanal vorbei (ah_out_real). (Anmerkung: Es gibt keinen ersten oder zweiten Kanal, wenn es sich nicht um einen SCTD-Kanal handelt.) Eine Sättigungslogik SL1 wird verwendet, um zu verhindern, dass die kombinierten Beiträge über die Bitbreite des Speichers hinausfließen. Wie in Fig. 6A gezeigt, werden vorzugsweise zwei Register R1, R2 zum zeitweisen Puffern des Beitrags des zweiten Kanals verwendet (ah_out_real).

[0042] Fig. 6B verarbeitet den imaginären Beitrag der Kanäle. Wenn SCTD unterstützt wird, wird der imaginäre Beitrag des ersten Codes als ah_sctd_out_imag bezeichnet, und der zweite Code als ah_out_imag. Wenn SCTD nicht unterstützt wird, ist ah_sctd_out_jmag nicht vorhanden. ah_sctd_out_imag ist ein Eingangssignal an einen Multiplexer M4. Der andere Eingang wird auf Null gesetzt (0x0). Wenn SCTD unterstützt wird (sctd_on & second_channel ist Eins), wird ah_sctd_out_imag an einen Addierer A101 geleitet. Wenn SCTD nicht unterstützt wird, wird Null an den Addierer A101 gesendet. ah_out_imag wird auch an den Addierer A101 gesendet, um entweder den imaginären kombinierten Beitrag der zwei

Kanäle zu erzeugen, wenn SCTD unterstützt wird, oder geht einfach am Kanal vorbei (ah_out_imag). Eine Sättigungslogik wird dazu verwendet zu verhindern, dass die kombinierten Beiträge die Bitbreite des Speichers überfließen. Wie in Fig. 6B gezeigt, werden vorzugsweise zwei Register R3, R4 zum zeitweisen Puffern der Beiträge des ersten Kanals verwendet (ah_out_imag).

[0043] Diese Vorgehensweise zum Kombinieren der beiden Kanäle verringert den Speicherbedarf und die zum Berechnen des Endergebnisses benötigte Zeit. Während der Beitrag des zweiten Kanals verarbeitet wird, wird er mit dem gespeicherten ersten Kanal kombiniert, und der kombinierte Kanal wird gespeichert.

Demnach wird der zweite Kanal nie gespeichert. Vorzugsweise wird der kombinierte Kanal an die Adressen des ersten Kanals zurückgeschrieben. Wenn der erste Kanal nicht in einem "Lese-Modifizier-Schreib-Speicher" (Read-Modify-Write Memory / RMW-Speicher) gespeichert wird, werden vorzugsweise zwei Register R1, R2, R3, R4, wie in den Fig. 6A und 6B gezeigt, verwendet. Wenn der erste Kanalspeicher ein RMW-Speicher ist, wird bevorzugt nur ein Register R1, R3 verwendet.

[0044] Fig. 7 ist eine bevorzugte Schaltung zur Verwendung im Zusammenhang mit den Fig. 6A und 6B zum Bestimmen der Adresse des zweiten Codes, ob SCTD unterstützt wird oder nicht. Während die A^H-Matrix entwickelt wird, wird jeder produzierte Wert vorzugsweise in einer nachfolgenden Speicheradresse gespeichert.

Wenn die ersten zwei Kanäle für SCTD kombiniert werden, überschreiben vorzugsweise die kombinierten Kanalbeiträge den ersten Kanal zum Verringern des erforderlichen Speichers. So kann zum Beispiel, wenn SCTD nicht unterstützt wird, die sequenzielle Adresse für den ersten Platz des zweiten Kanals die Adresse 516 sein. Wenn SCTD unterstützt wird, wird dieser Wert mit dem ersten Kanal kombiniert und an die erste Adresse des ersten Kanalspeichers, die Adresse 0, zurückgeschrieben.

[0045] Die Adresse, an die der bestimmte Kanalwert geschrieben wird, wenn SCTD nicht unterstützt wird, ist ah_addr_write. Ein Steuersignal, sctd_on & second_channel zeigt an, ob SCTD unterstützt wird. Wenn SCTD unterstützt wird, hat sctd_on & second_channel einen Wert von 0, und wenn es nicht unterstützt wird, hat sctd_on & second_channel einen Wert 1. Die Adresse wird in einen Demultiplexer D3 eingegeben. Wenn SCTD nicht unterstützt wird (sctd_on & second_channel hat

einen Wert 1), wird die Adresse an den Multiplexer M5 weitergegeben. Der Multiplexer M5 leitet die Adresse weiter, wenn SCTD nicht unterstützt wird.

[0046] Wenn SCTD unterstützt wird, wird die Adresse (ah_addr_write) in einen Subtraktor S2 eingegeben. Der Subtraktor subtrahiert von der Adresse die Anzahl von Speicherwerten des ersten Kanals (sctd_fold_dec). Zum Verringern der Leistungsaufnahme, wenn SCTD nicht unterstützt wird, wird ein zweiter Multiplexer M6 verwendet. Der Multiplexer M6 wählt sctd_fold_dec zur Eingabe an den Subtraktor S2 aus, wenn SCTD unterstützt wird (sctd_on ist Eins). Wenn SCTD nicht unterstützt wird (sctd_on ist Null), wird eine Null (0x0) an den Subtraktor S2 eingegeben. Das Ausgangssignal des Multiplexers M6 wird in den Multiplexer M5 eingegeben. Der Multiplexer M5 wählt das subtrahierte Eingangssignal aus, wenn SCTD unterstützt wird.

Claims (1)

1. Basisstation zum Empfangen mehrerer Datensignale, die in einem Codemultiplex-Vielfachzugriffs-Format übertragen werden, wobei die Basisstation aufweist:

   - eine Antenne, die an einen Analog-Digital-Wandler angeschlossen ist, zum Erzeugen eines empfangenen Vektors, der die mehreren übertragenen Datensignale enthält;

   - eine Kanalschätzvorrichtung, bei der ein Eingang zum Empfangen des empfangenen Vektors und zum Schätzen einer Kanalantwort für jedes der Datensignale konfiguriert ist; und

   - eine Gemeinsam-Detektions-Vorrichtung, bei der ein Eingang zum Empfangen des empfangenen Vektors und der geschätzten Kanalantworten und zum Schätzen der Daten unter Verwendung des empfangenen Vektors und einer Hermiteschen einer Systemantwortmatrix konfiguriert ist, umfassend:

   - ein XOR-Gatter zum Erzeugen von Kanalcodes, wobei beim XOR- Gatter ein Eingang zum Empfangen eines realen Spreizcodes, eines komplexen Verwürfelungscodes und eines Vorzeichens eines kanalcodespezifischen Multipliktators konfiguriert ist, wobei der kanalcodespezifische Multiplikator einen realen und einen imaginären Wert aufweist;

   - mehrere Register, Addierer, Addierer/Subtraktoren und eine Zweierkomplementkomponente zum Bestimmen realer und imaginärer Komponenten einer angenäherten hermiteschen Systemantwortmatrix, bei der Eingänge zum Empfangen der erzeugten Kanalcodes und der Kanalantworten konfiguriert sind;

   - einen Demultiplexer und einen Multiplexer zum Auswählen der realen Komponente als eine reale Komponente einer hermiteschen Systemantwortmatrix, wenn der kanalcodespezifische Multiplikator real ist;

   - einen Demultiplexer und einen Multiplexer zum Auswählen der imaginären Komponente als die reale Komponente der hermiteschen Systemantwortmatrix, wenn der kanalcodespezifische Multiplikator imaginär ist;

   - eine Zweierkomplementkomponente zum Erzeugen eines Zweierkomplements der realen Komponente;

   - einen Demultiplexer und einen Multiplexer zum Auswählen eines Ausgangssignals der Zweierkomplementkomponente als imaginäre Komponente einer hermiteschen Systemantwortmatrix, wenn der kanalcodespezifische Multiplikator imaginär ist; und

   - einen Demultiplexer und einen Multiplexer zum Auswählen der imaginären Komponente als die imaginäre Komponente der Systemantwortmatrix, wenn der kanalcodespezifische Multiplikator real ist.