DE2013500A1 - - Google Patents

Description

Patentanwalt

7 Stuttgart-Feuerbach

Postfach 135 (Kurze Str. 8)

B. Cooper - 3

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

System zur Übertragung von Nachrichten über Satelliten

Die Anmeldung betrifft ein Nachrichtenübertragungssystem zur übertragung von Nachrichten über Satelliten, die sowohl Synchronsatelliten als auch Nichtsynchronsatelliten sein können.

In der US-Patentschrift 3 349 398 ist ein System zur Kompensation der Zeitverzögerung beschrieben, das für die sofortige Umschaltung von einem Satelliten auf einen zweiten Satelliten verwendbar ist, wobei die beiden Satelliten von den beiden miteinander verkehrenden Stationen im Sichtbereich sind. Bei der Umschaltung werden weder Zeit noch Informationen verloren. In dieser Patentschrift werden die verschiedenen Übergabetechniken beschrieben, wie z.B. verzögerte Übergabe, schnelle Übergabe und unmittelbare Übergabe. Dabei ist erwähnt, dass die unmittelbare Übergabe die beste Form ist bei Datenübertragungen mit hohen Geschwindigkeiten. Es sind dabei auch die Probleme diskutiert, die gelöst werden mussten, um die augenblickliche Übergabe zu ermöglichen sowie eine Anordnung zur Kompensation der Zeitverzögerung mit der diese Probleme gelöst werden und die eine augenblickliche Übergabe ermöglichen. Die in der genannten US-Patentschrift dargestellte Lösung wird "Entfernungsmessungstechnik" genannt. Dabei wird ein Datenstrom von relativ hoher Bitrate an ein Abtastregister angelegt, bevor die Informationen an die digitalgesteuerte Verzögerungsleitung angelegt werden, deren Ausgang dann zum Satelliten Übertragen wird. Der Satellit sendet diesen Datenstrom über einen Monitorempfänger zur Bodenstelle zurück. Die Ausgangssignale des

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13. März 1970

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Abtastsregisters werden mit den Übertragenen Daten verglichen und wenn die abgetasteten Daten und die Übertragenen Daten gleich sind wird ein Entfemungsmesssystem betätigt. Das Entfernungsmesssystem arbeitet dann weiter bis die gleichen abgetasteten Daten von dem Monitorempfänger wieder aufgenommen werden. Zu dieser Zeit wird das Entfemungsmesssysrem angehalten und der sich ergebende Wert wird durch zwei geteilt und als digitales Steuersignal an die Verzögerungsleitung im Sendeweg und eine digital gesteuerte Verzögerungsleitung im Hauptempfänger der Boden-steile angelegt, so dass man gleiche und konstante Hin- und Rückwege zwischen der Bodenstation und dem Satelliten hat. Eine andere Bodensfelle, die im Sichtbereich des Satelliten liegt, der im Sichtbereich der ersten Bodenstelle liegt, enthält dos gleiche Entfemungsmessunassystem und stellt entsprechend eine identische Verzögerungskompensationseinrichtung ein, so dass die Punkt zu Punkt Verbindung zwischen den beiden Bodenstellen geeignet eingestellt ist, entsprechend der Entferungsinformationzwischen den betreffenden Bodenstellen und dem gegenseitig sichtbaren Satelliten. Das Entfernungsmesssystem wird mit einer gegebenen Wiederholungsfrequenz gesteuert und liefert somit innerhalb der Grenzen dieser Wiederholungsfrequenz eine konstante Aufwärts- und Abwärtsverbindung zwischen den Bodenstellen und dem Satelliten. Eine Verdoppelung des Entfernungsmessungssystems und der digital gesteuerten Ubertragungsleitungen ftlr den Sende- und Empfangsweg in beiden Bodenstellen ermöglicht eine augenblickliche Übergabe zwischen dem ersten gleichzeitig sichtbaren Satelliten und einem zweiten gleichzeitig sichtbaren Satelliten. Diese Verzögerungskompensation mit Hilfe einer Entfernungsmessung macht die Weglänge für die Aufwärts- und Abwärtsverbindungen zwischen jedem der gleichzeitig sichtbaren Satelliten gleich, unabhängig von der Satellitenbewegung oder eines Dopplereffektes. Diese Gleichheit besteht jedoch nur innerhalb der Grenzen, die durch die Wiederholungsfrequenz der Betätigung des Entfemungsmessungssystems gegeben ist. Durch diese Wiederholungsfrequenz für das Entfemungsmessungssystem kann jedoch nicht gesagt werden,

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dass die Weglängen ständig entsprechend der Satellitenbewegung kompensiert werden. Es kann auch nicht gesagt werden, dass die Aufwärts- und Abwärtsverbindungen unabhängig von der Satellitenbewegung, die natürlich auch den Dopplereffekt beinhaltet, ständig gleich sind.

Der Erfindung liegt die Aufgabe zugrunde, ein System zur Übertragung von Nachrichten Über Satelliten zu schaffen, bei dem mit Hilfe von einstellbaren Verzögerungsleitungen'eine konstante Signallaufzeit eingestellt wird. Dabei soll die Nachregelung der Zeitverzögerung und damit die Sign al I auf zeit ständig konstant .g

gehalten werden. Dies wird erfindungsgemäss dadurch erreicht, dass in jeder Bodenstelle die zu Übertragende Information parallel an zwei Verzögerungseinrichtungen angelegt wird, dass die Information vom Ausgang der ersten Verzögerungseinrichtung über eine Sendeeinrichtung zum Satelliten ausgesendet wird, der sie wieder ausstrahlt, dass die Infonnation am Ausgang der zweiten Verzögerungseinrichtung und die vom Satelliten ausgestrahlte und wieder empfangene Infonnation dieser Bodenstelle einer Vergleicheinrichtung zugeführt werden, dass bei einer zeitlichen Verschiebung gegeneinander der auf den beiden Wegen der Vergleichseinrichtung zugefuhften Informationen von der Vergleichseinrichtung Steuersignale abgegeben werden, durch die die Verzögerungszeiten in beiden Verzögerungseinrichtungen um gleiche Werte in entgegengesetzter Richtung nachgeregelt werden, bis die zeitliche Ver- Schiebung ausgeglichen ist, und dass eine dritte Verzögerungseinrichtung vorhanden ist, Über die die Informationen von anderen Bodenstellen laufen und die um gleiche Werte und in gleicher Richtung wie die eiste Verzögerungseinrichtung nachgeregelt wird. Eine Weiterbildung der Erfindung besteht darin, dass die Verzögerungseinrichtungen aus einem Digitalspeicher bestehen aus dem die eingespeicherten Daten nach der vorgebbaren, veränderbaren Verzögerungszeit ausgelesen werden. Eine andere Weiterbildung der Erfindung besteht darin, dass das System je Station mehrfach vorgesehen ist, um die Übergabe Von einem ersten Satelliten auf einen zweiten Satelliten zu ermöglichen.

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Die Erfindung wird nun anhand des in den beiliegenden Zeichnungen dargestellten Ausfuhrungsbeispieles näher erläutert. Es zeigen:

FIg-1 ein Blockschaltbild eines Satellitennachrichtensystems, bei dem die Steuerung der Kompensation der Verzögerungszeiten gemäss der Erfindung durchgeführt wird;

Fig,2 ein Blockschaltbild des Systems zur Steuerung der Verzögerung;

Fig.3 ein Zeitdiagramm, das die Arbeitsweise der Einheiten mit fester Verzögerung, die in Fig.2 verwendet werden, darstellt;

Fig.4 die logischen Bedingungen für eine UND Torschaltung, eine exklusive ODER Torschaltung und eine negative exklusive ODER Torschaltung, die in dem digitalen Multiplizierer in Fig.2 verwendet werden;

Fig.5 ein Diagramm, das die Autokorrelationsfunktionen vergleicht, die man mit einem digitalen Multiplizierer erhält, der aus einer UND Torschaltung besteht und von einem digitalen Multiplizierer, der eine negative exklusive ODER Torschaltung enthält;

Fig. 6 eine Kurve, die die Steuerkenn I in ie des Verzögerungssteueruntersystems nach Fig. 2 darstellt;

Fig.7 ein Blockschaltbild des Generators für den Sychronisationstakt nach Fig. 1;

Fig. 8 ein Blockschaltbild des Pufferspeicheruntersystems nach Fig. 1 gemäss der Erfindung;

Fig.9 eine Erläuterung zu dem Gedächtniskode, der verwendet wird um die Funktionen der logischen Signale in den Fig. 8, 10, 13A - 13J und 14B - 14F zu identifizieren und anzuzeigen;

Fig. 10 ein Bockschaltbild der statischen Steuerquelle nach Fig. 8;

Fig. 11 eine Darstellung der Symbole, die in dem logischen Diagramm nach Fig. 13 verwendet sind;

FIg. 12 eine Darstellung, wie die einzelnen Blätter der Fig. 13 zusammenzufügen sind, um das Pufferspeicheruntersystem nach Fig. 8 darzustellen;

Fig. 13 A bis 13J die in logischem Kreis für das Pufferspeicheruntersystem nach Fig. 8 und

Fig. 14A bis 14F ein logisches Flussdiagramm mit dem die Arbeitsweise des logischen Kreises nach den FIg. 13A bis 13J erläutert wird.

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Die bei der nachfolgenden Beschreibung verwendeten Zahlenwerte für bestimmte Geschwindigkeiten, Zeiten und Verzögerungen stellen nur Beispielswerte dar.

In Fig. 1 ist ein Satellitennachrichtenübertragungssystem gemüss der Erfindung dargestellt. Das System enthält eine Bodenstelle 1, die mit der Bodenstelle 3 über einen Satelliten 2 in Verbindung steht. Der Satellit 2 arbeitet dabei als Relaisstation. Jede der Bodenstellen 1 und 3 enthält die ZeitverzögerungskompensationsanOrdnung gemäss der Erfindung und hält unabhängig von der anderen die Aufwärts- und Abwärtsverbindung zum Satelliten 2 gleich und konstant, un- ΐ

abhängig von der Satellitenbewegung eingeschlossen dem Dopplereffekt. Eine Mehrzahl von Bodenstellen, wie z.B. die Bodenstellen 1, 3 und 5, die jeweils eine Zeitverzogerungskompensationsanordnung gemäss der Erfindung enthalten, steuern die Übertragung und den Empfang von Signalen, so dass die Bodenstationen einen Zeitteilungsmehrfachzugang (TDMA) zum Satelliten 2 haben, wobei die Aufwärts- und Abwärtsverbindungswege zwischen den verschiedenen, Bodenstellen unabhängig voneinander durch die Zeitverzögerungskompensationseinrichtung gesteuert werden, die in diesen Bodenstellen vorhanden sind. Durch Duplizierung der Zeitverzogerungskompensationsanordnung in jeder der Bodenstellen 1, 3 und 5 ist es möglich, eine augenblickliche Nachrichtenumschaltung von einem gemeinsamen sichtbaren Satelliten 2 auf einen anderen gleichzeitig |

sichtbaren Satelliten 4 durchzuführen, wobei die Zeitverzögerungskompensationsanordnung ebenfalls den Aufwärts- und Abwärtsverbindungsweg zum Satelliten 4 zu den verschiedenen Bodenstellen konstant und gleich zu dem Aufwärts- und Abwärtsverbindungsweg dieser Bodenstellen zu dem Satelliten 2 hält, wie dieser kurz vor der Umschaltung ist. Nach der Umschaltung wird damit der Aufwärts- und Abwärtsverbindungsweg zwischen den verschiedenen Bodenstellen und dem Satelliten 4 auf die gleiche Weise konstant und gleich gehalten, unabhängig von der Bewegung des Satelliten 4 und vom Dopplereffekt, der durch diese Bewegung erzeugt wird.

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Sobald die Umschaltung zum Satelliten 4 durchgeführt ist kann der Zeitvielfachbetrieb über den Satelliten 4 durchgefühlt werden.

In der Bodenstelle 1 gibt eine Quelle 6 einen Datenstrom , der Nachrichten enthält, mit 50 kbit /s ab, der über den Schalter 7 in der dargestellten Stellung an das System 8 zur Steuerung der Verzögerung angelegt wird. Das System 8 enthält ein Pufferspeicheruntersystem 9_f das mit der Quelle 6 verbunden ist. Das Ausgangssignal des Untersystems 9 wird an einen Modulator-Sender 10 angelegt, um die Daten über die Antenne limit einer Trägerfrequenz FI zum Satelliten 2 zu übertragen. Das Ausgangssignal von der Quelle 6 wird ebenfalls an das Datenspeichersystem 12 angelegt, das ein Pufferspeicheruntersystem 13 und ein Verzögerungssteueruntersystem 14 enthält. Das vom Sender 10 zum Satelliten 2 ausgesendete Signal wird vom Satelliten mit einer Trägerfrequenz F2 zu dem Überwachungsempfänger, dem Modulator 15, übertragen, dessen Ausgangssignal an das Untersystem 14 angelegt wird. Das Untersystem 14 ist an sich ein Autokorrelator, der ein Verzögerungssteuerungssignal erzeugt, das an die Untersysteme 9 und 13 angelegt wird, um in diesen die Zeitverzögerung in entgegensetzten Richtungen nachzustellen, um die Länge des Aufwärtsweges von der Bodenstelle 1 zum Satelliten 2 konstant zu halten, unabhängig von der Satellitenbewegung und vom Dopplereffekt. Der von der Bodenstelle 3 ausgesendete Verkehr wird vom Satelliten 2 mit der Trägerfrequenz F4 ausgesendet und wird über die Antenne 11 empfangen und von dort an den Verkehrsempfänger, dem Modulator 16, angelegt, dessen Ausgangssignal an ein Pufferspeicheruntersystem 17 angelegt wird. Das vom Untersystem 14 abgegebene Verzögerungssteuersignal für das Untersystem 9 wird auch an das Untersystem 17 angelegt, um die Länge des Abwärtsweges vom Satelliten 2 zur Bodenstelle 1 konstant und gleich dem Aufwärtsweg von der Bodenstelle 1 zum Satelliten 2 zu halten. Es soll an dieser Stelle darauf hingewiesen werden, dass das Untersystem 14 die Untersysteme 9 und 17 in eine Verzögerungsrichtung steuert, die entgegengesetzt ist zur Verzögerung des Untersystems 13, so dass die Aufwärts- und Abwärtsverbindungen zwischen der Bodenstelle und dem Satelliten 2 gleich und konstant sind, unabhängig von der Satellitenbewegung eingeschlossen dem Dopplereffekt. Dos Ausgangssignal vom Untersystem 17 wird über den Schalter 18 in der dargestellten Stellung an den Ausgangskreis 19 angelegt, in dem die von der Bodenstelle 3 ausgesendeten Nachrichten wiederhergestellt und

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Das Herz der Verzögerungskompensotionsonordnung gem'dss der Erfindung ist das Dafenspeicheisystem 12, das dynamisch zwei identische binäre Datensrröme mit 50 kbit/s innerhalb von -5 % der Bitdauer miteinander ausrichtet. Einer dieser Datenströme kommt von der Quelle 6 und der andere vom Empfänger 15. Die von dem Unteisystem 14 des Systems 12 erzeugten Verzögerungssteuersignale von gleichen Werten, aber iauett entgegengesetzten Vorzeichen, steuern die Untersysteme 9 und 14 um gleiche Werte, aber in umgekehrter Richtung zum Untersystem 13, um den Aufwärts- und Abwärtsverbindungsweg von der Bodenstelle 1 zum Satelliten 2 konstant und gleich zu halten.

Nach der Erfindung soll sein

tj + t = konstant = T (1),

dabei ist t. die Verzögerung, die durch das Untersystem 9 oder das Untersystem erzeugt wird und t die Laufzeit zwischen der Bodenstelle 1 und dem Satelliten Diese Bedingung muss gelten, unabhängig vom Wert t. Deshalb gilt

fj + "dt.'■+ t + dt = T (la),

wobei:d eine differentielIe Änderung ist. Daraus ergibt sich, dass

dt₁ = -dt (2),

Durch das Steueruntersystem 14 wird die folgende Beziehung aufrechterhalten:

t + d. = >|'+ dt. + 2t + 2dt (3),

dabei ist t die Verzögerung, die durch das Untersystem 13 erzeugt wird. Jedoch

t = t. + 2t (ursprüngliche Bedingung).

Daraus ergibt sich

dt = dt. + 2dt (4).

ο ι

Durch Einsetzen der Gleichung (2) in die Gleichung (4) erhält man

dt = dt.
ο

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Nach den Gleichungen (1) und (la) erhält man

dt_Q = dt = -dt (5).

Der Wert für T ist gegeben durch

max I min

Den Wert für t erhält man aus

t = T + t M'

ο max max

Daraus ergibt sich, dass die Beziehung der Gleichung (1) durch dieses System für den Aufwärts- und Abwärtsverbindungsweg aufrechterhalten wird, wenn dt = dt = -dt ist. Das heisst, durch Änderung der Verzögerung der Untersysteme 9 und 17 um gleiche Beträge/ jedoch von entgegengesetztem Vorzeichen zu der Verschiebung der Verzögerung in dem Untersystem 13, kann eine feste Signalweglänge aufrechterhalten werden. Die Fähigkeit zur Änderung der Verzögerung der Untersysteme 9, 13 und 17 muss wenigstens so gross sein wie die maximale Änderung von t ist. Weiterhin legt der Wert für T, wie er oben in Gleichung (6) gegeben ist, T z.B. dadurch fest, dass t . = 180 us beim Ausführungsbeispiel ist. Diese Beziehung legt den Minimalwert für eine feste Verzögerung T des Systemes für einen Weg fest.

Als Beispiel sollen nun die Werte gegeben werden für die verschiedenen Speicheruntersysteme 9, 13 und 17 in Verbindung mit einem nahe synchronlaufenden

Satelliten. Für diesen Fall gilt t = 130,0 ms; t . = 113,4 ms und t, .

° max min 1 min

= 0,180 ms. Aus der Gleichung (6) erhält man T = 133,18 ms. Aus der Gleichung (7)

ergibt sich dann t = 133,18 + 133,0 = 266,18 ms und dt = dt = dt,

^β ο max öl

= 39,6 ms maximal.

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Um eine zuverlässige Arbeitsweise sicherzustellen ist es notwendig, dass in jedem Untersystem 9, 13 und 17 zwei Taktsignale anliegen, nämlich ein 2 MHz Bezugstakt und ein 50 kHz Schreibtakt. In jedem der Untersysteme 9, 13 und 17 wird der 50 kHz Takt verwendet, um Daten in das Untersystem einzuschreiben und der 2 MHz Takt wird verwendet, um die 0,5 us Verzögerungsänderungswerte und die absolute Verzögerung für das System 12 zu erzeugen.

Der 2 MHz Takt für die Untersysteme 9, 13 und 17 wird von dem von der Quelle 6 abgegebenen Datenstrom im Generator 20 abgeleitet. Der 50 kHz Schreibtakt für die Puffer 9 und 13 wird ebenfalb von dem von der Quelle 6 abgegebenen Ausgangs- ||

datenstrom im Generator 20 abgeleitet. Der 50 kHz Schreibtakt für das Untersystem wird jedoch von dem vom Empfänger 16 abgegebenen Datenverkehr im Generator 21 erzeugt. Auf diese Weise ist es möglich, dass das Untersystem 17 einschreibt mit einem Takt, der von einer Dopplerverschiebung beeinflusst ist und ausliest mit einem Takt, der/die entsprechenden Änderungen für die Satellitenentfernung und die Änderungsgeschwindigkeiten beeinflusst wird. Die benötigte Verzögerungsgenauigkeit ist Jl 1 μ$. Da eine Bezugsverzögerung von etwa 250 ms erzeugt werden muss und i 1 pe ±1 Teil in 250 χ ΙΟ³ ρ darstellt, ist es wünschenswert/ dass die von der Quelle 6 abgegebenen Daten, die verwendet werden, um den 2 MHz Takt zu erzeugen, eine absolute Genauigkeit von +.5 Teilen in 250 χ ΙΟ⁴ oder ί. 2 in 1O⁶ haben. |

Aus dem 50 kHz Datensignal von der Quelle 6 kann ein synchroner 2 MHz Takt durch Verwendung von RUckkopplungstechnik erzeugt werden, wobei ein 2 MHz spannungsgesteuerter Oszillator rückgekoppelt ist auf die 50 kHz Daten durch eine Steuerung, die von einem 50 kHz Phasenvergleichskreis erzeugt wird, wie es nachher noch anhand der Fig.7 näher erläutert wird.

Die Untersysteme 9, 13 und 17 sind vollkommen gleich und das Blockschaltbild ist in Fig. 8 dargestellt und wird nachher noch ausführlicher beschrieben. Die Bedingungen

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für die Untersysteme sind wie folgt; Im Untersystem 9 und V ist t, = 39,6 +

' 1 max

ο,ΐβ = 39,78 ms und t. . = 0,18 ms, während im Untersystem 13 t

ι min ' ο max

266,18 ms und t . = 226,58 ms ist. Bis auf die nachfolgenden Abweichungen ο mm

sind die Untersysteme 9 und 17 mit dem Untersystem 13 gleich. Im magnetischen Sprecher 22 (Fig. 8) benötigt das Untersystem 13 eine Kapazität von 2048 Worten, während in den Untersystemen 9 und 17 nur 256 Worte gespeichert werden müssen. Die Zahl der Bit je Wort bleibt die gleiche, so dass die Pufferspeicher 23 und 24 und die logischen Steuerkreise 25 notwendigerweise gleich bleiben. Die einzigen Änderungen sind in dem Zähler 26 für die Anfangsverzögerung und in den Adressenregistern 27 und 28 ftjr das Untersystem 13. Um Anfangsverzögerungen zwischen 226 und 267 us zu erhalten, benötigt der Zähler 26 drei zusätzliche Stufen. Dadurch wird die Anfangsverzögerungsänderung von 40 bis 320 ms vergrössert, wobei der gewünschte Bereich gedeckt wird. Die Adressenregister 27 und 28 benötigen drei zusätzliche Stufen, um die Kapazität von 2048 Worten anzupassen. Für die Untersysteme 9 und 17 ist es möglich, dass gemeinsame Verzögerungszähler und Adressenregisterkreise verwendet werden.

Das Steueruntersystem 14 liefert ein Verzögerungssteuerausgangssignal in Form von Steuerbefehlen, um eine Verzögerung in 0,5 us Schritten hinzuzufügen oder abzuziehen. Es wird zur Steuerung von allen drei Untersystemen 9, 13 und 17 verwendet. Nach der Aufgaben-Stellung ist dann, wenn dt positiv ist, dt positiv, d.h. die Verzögerung im Speicheruntersystem 13 wird vergrössert und dt wird negativ, d.h. die Verzögerung in den Untersystemen 9 und 17 wird verringert.

Die Bodenstelle 3 enthält die gleichen Elemente wie sie oben für die Bodenstelle 1 beschrieben wurden. Es wurden in der Zeichnung die gleichen Bezugszeichen gewählt, an die der Buchstabe α angehängt wurde. Die Quelle 6a liefert einen Datenstrom mit 50 kbit/s/der Nachrichten enthält. Diese Daten werden über den Schalter 7a in der dargestellten Stellung an das System 8a angelegt und von dort an den Modulator -

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sender 10α angelegt, der sie mit einer Trägerfrequenz F3 von der Antenne Πα zum Satelliten 2 überträgt. Der Satellit 2 sendet diesen Datenstrom mit der Trägerfrequenz F4 wieder aus und er wird in dem Überwachungsempfangs I5a der Bodenstelle 3 aufgenommen sowie im Empfänger 16 der Bodenstelle 1 und bildet somit einen Weg von der Bodenstelle 3 über den Satelliten 2 zur Bodenstelle 1. Der andere Weg des Nachrichtensystemes wird durch den Verkehrsempfängerdemodulator 16a in der Bodenstelle 3 gebildet, der den Datenstrom vom Sender 10 der Bodenstelle 1 über den Satelliten 2 empfängt, der diese Daten dänn.mit einer Trägerfrequenz von F 2 aussendet und der danach über das System 8a geleitet wird und von dort über den Schalter 18a zum Ausgangskreis 19a. Das System 8a enthält die i gleichen Elemente wie sie für die Bodenstelle 1 dargestellt sind und wie sie oben beschrieben wurden, um die Länge des Aufwärtsweges zwischen der Bodenstelle 3 und dem Satelliten 2 konstant zu halten und gleich der Länge des Abwärtsweges zwischen dem Satelliten 2 und der Bodenstelle 3, unabhänig von einer Satellitenbewegung einschliesslich einem Dopplereffekt. ■

Bisher wurde angenommen, dass der Satellit 2 ständig im Sichtbereich der beiden Bodenstellen 1 und 3 liegt. Bei nicht synchronen Satelliten kann jedoch der Satellit sich aus dem Sichtbereich einer der Bodenstellen 1 oder 3 entfernen und es wird notwendig, die Verbindung über einen anderen Satelliten weiterzuführen, wie z.B. Satellit 4, der im Sichtbereich beider Bodenstellen liegt. Die Umschqltung muss erfolgen, ohne dass die Übertragung unterbrochen wird. Dies kann gemäss der Erfindung I dadurch erreicht werden, dass die oben beschriebenen Anordnungen für die Bodenstellen 1 und 3 dupliziert werden und bestimmte Umschaltungen durchgeführt werden, wie sie nachfolgend beschrieben werden. Die duplizierten Einrichtungen haben an den Bezugszeichen den Zusatz b bzw. c erhalten.

Kurz vor dem Wechsel des verwendeten Satelliten muss das variable Zeitverzögerungssystem 8b (Bodenstelle 1) eingeschaltet werden, um Aufwärts- und Abwärtsverbindungswege zwischen der Bodenstelle 1 und dem Satelliten 4 zu schaffen, der im gleichzeitigen Sichtbereich beider Bodenstellen 1 und 3 liegt. Dieser Weg muss konstant und elektrisch gleich der Länge des Aufwärts- und Abwärtsverbindungsweges zwischen der Bodenstelle und dem Satelitten 2 gehalten werden. Dies kann dadurch erreicht werden, dass der

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Schalter 29 nach unten umgelegt wird, so dass die Ausgangssignale von der Quelle 6 an das System 8b angelegt werden, um das System 12 und die Steueruntersysteme 9, und 17 zu betätigen, so dass die Länge des Aufwärts- und Abwärtsverbindungsweges zwischen der Bodenstelle 1 und dem Satelliten 4 konstant ist und gleich der Länge, die die Aufwärts- und Abwärtsverbindung zwischen der Bodenstelle 1 und dem Satelliten hat. Sobald dies erreicht und durch ein entsprechendes Instrument angezeigt ist oder durch einen entsprechenden Vergleichskreis , der nicht dargestellt ist, wird der Schalter 7 dann nach oben umgeschaltet und der Schalter 29 in die Mittel lage gebracht, so dass der Datenstrom von der Quelle 6 jetzt über den Ober den Satelliten 4 verlaufenden Übertragungsweg ausgesendet wird. Der Satellit 2 gehört dem Verbindungsweg nicht mehr an.

Es kann gewünscht werden, dass ein anderer Satellit die Stelle des Satelliten 4 im Übertragungsweg zwischen den Bodenstellen 1 und 3 übernimmt. Vor der augenblicklichen Umschaltung ist es notwendig, dass wieder ein konstanter und gleicher Aufwärts- und Abwärtsverbindungsweg zu diesem neuen Satelliten hergestellt wird und dass sichergestellt wird, dass diese Weglänge konstant und gleich der bisherigen Weglänge Ist, Da der Schalter 7 noch in der oberen Stellung ist, wird der Schalter 29 jetzt auch gegen den oberen Kontakt geschaltet, so dass das System 8 von der Quelle 6 betätigt wird, um die Zeitverzögerung in den verschiedenen Untersystemen 9, 13 und 17 auf die gewünschte Weglänge einzustellen, die der bisherigen Weglänge entspricht.

Gleichzeitig mit der Umschaltung des Schalten 7 ist auch der Schalter 18 umzuschalten, so dass der Ausgangskreis 19 dann mit dem System 8b verkünden ist.

Die Bodenstelle 3 enthält ähnliche Anordnungen wie sie schon für die Bodenstelle 1 beschrieben wurden, um eine augenblickliche Umschaltung zwischen dem Satelliten 2, der den augenblicklichen Sichtbereich verlässt und einem neuen Satelliten 4, der in den Sichtbereich fliegt, durchzufuhren. Nach Betätigung des Schalters 29a aktiviert

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der Datenstrom von Quelle 6a das System 8c, um die gewünschte Länge für den Aufwärts- und Abwärtsweg zwischen der Bodenstelle 3 und dem Satelliten 4 kurz vor der Umschaltung einzustellen« Sobald die Wege zwischen der Bodenstelle 3 und dem Satelliten 4 konstant und gleich der Länge der Wege zwischen der Bodenstelle und dem Satelliten 2 sind, werden die Schalter 7a und 18a umgeschaltet. Die Daten von der Quelle 6a werden jetzt Über das System 8c und dem Sender lOc Übertragen, während die empfangenen Daten über den Empfänger 15c empfangen werden. In gleicherweise wird jetzt die Zeitverzögerung geregelt. Die Daten vom Sender lOc werden dann vom Satelliten 4 auch zum Empfänger 16b der Bodenstelle 1 übertragen und können dann im Ausgangskreis 19 ausgewertet werden. Die Informationen vom Sender lOb der Bodenstelle 1 werden über den Satelliten 4 ausgesendet | und im Empfänger 16c aufgenommen und von dort über das System 8c an den Ausgangskreis 19a angelegt.

Um die Verbindung wieder über das variable Zeitverzögerungssystem 8a mit den zugehörigen Sendern und Empfängern aufzubauen und über einen neuen Satelliten, der in den gegenseitigen Sichtbereich kommt, ist es notwendig, zuerst die Länge des Aufwärts- und Abwärtsweges zwischen der Bodenstelle 3 und dem neuen Satelliten vor der Umschaltung festzulegen. Da der Schalter 7a noch nach unten umgelegt ist, wird der Schalter 29a yCfen oberen Kontakt gelegt, so dass sich im System 8a die gewünschte Verzögerungszeit einstellen kann. Sobald die Ubertragungswege gleich lang sind wird durch eine Umschaltung die Datenquelle über den Schalter 7a wieder an das |

System 8a angelegt und der Ausgangskreis 19a über den Schalter 18a ebenfalls wieder an das System 8a angeschaltet.

Die Bodenstation 5 enthält identische Anordnungen wie bereits oben für die Boden-. Stationen 1 und 3 beschrieben wurden, um sowohl eine augenblickliche Umschaltung zwischen zwei Satelliten zu ermöglichen, als auch um die Länge des Aufwärts- und Abwärtsverbindungsweges konstant und gleich zu halten. Zusätzlich werden die Zeiten so gewählt, dass sie einen Vielfachzugriff zusammen mit den Bodenstationen 1 und 3 zu dem jeweiligen aktiven Satelliten in dem Nachrichtenübertragungssystem hat.

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Die einzelnen Bestandteile des Verzögerungssteueruntersystems 14 in Fig. 1 sind in Fig.2 als Blockschaltbild dargestellt. Das Untersystem 14 verwendet einen quasi digitalen oder kombinierten digital analogen Autokorrelator, um ein Fehlersteuersignal für die RUckkOpplungssteuerung zu erzeugen. Das Steuersignal wird erzeugt durch die Messung der Autokorrelation zwischen zwei normalerweise identischen Datenströmen, einem vom Untersystem 13 und dem anderen vom Empfänger 15. Der Ausdruck "quasi digital" wird hier unter Bezug auf die Methode der digitalen Multiplikation verwendet und danach wird eine analoge integration gebraucht, um die Verzögerungsfehler oder Steuersignale zu erzeugen. Das Untersystem 14 vergleicht den Datenstrom, der vom Pufferspeicheruntersystem 13 abgegeben wird, mit einem zeitverschobenen gleichen Datenstrom, der vom Überwachungsempfänger 15 abgegeben wird. Es stellt die Grosse und das Vorzeichen der Verzögerungsdifferenz zwischen diesen zwei Datenströmen fest und erzeugt Fehlersignale für die Speicheruntersysteme 9, 13 und Nach Empfang dieser Steuersignale ändern die Pufferspeicheruntersysteme ihre Zeitverzögerung, so dass die Zeitdifferenz zwischen den zwei Datenströmen, die an das Untersystem 14 angelegt werden, gegen Null geht.

Das Untersystem 14 ist in zwei Abschnitte aufgeteilt; eine Feststelleinrichtung 35, welche die Verzögerungsdifferenz feststellt und eine Auswerteschaltung 36, die die entsprechenden Korrektursignale erzeugt.

Die Festste!!einheit 35 enthält ein Paar von Autokorrelatoren 37 und 38, eine Verzögerungseinheit 39 mit einer festen Zeitverzögerung entsprechend t., eine Verzögerungseinheit 40 mit einer festen Zeitverzögerung entsprechend 2t. und einen Differenzverstärker 41. Das Ausgangssignal des Detektors 35 ist eine Analogspannung, deren Polarität die Richtung der Verzögerungsdifferenz angibt und deren Amplitude die Grosse der Verzögerung anzeigt.

Die Auswerteschaltung 36 ist eine Schwellwert anordnung mit zwei Eingangsschwellwerten, zwei Ausgangsleitungen zum Untersystem 13 und zwei Ausgangsleitungen zu den Untersystemen 9 und 17. Ein Schwellwert Ut positiv und der andere SchwelIwert ist negativ. Wenn das an die Auswerteschaltung 36 angelegte Eingangssignal zwischen

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den beiden Schwellwerten liegt werden keine Körrekturimpulse erzeugt. Wenn jedoch einer der Schwellwerte Überschritten wird, werden Impulse zu dem Untersystem Ober die Ausgangsleitung ausgesendet, die zu diesem Schwellwert gehört. Die gleiche Ausgangsleitung ist über eine NICHT-Schaltung 42 oder 43 zu den Untersystemen und V geführt, so dass dieUhtersysteme 9 und 17 in entgegengesetzter Richtung zum Untersystem 13 gesteuert werden.

Die Untersysteme 9, 13 und 17 sind so aufgebaut, dass Korrekfurimpulse auf einer Leitung von der Auswerteschaltung 36 eine Vergrößerung der Verzögerung verursachen und Korrekturimpulse auf der anderen Leitung eine Verringerung der Verzögerung. Die Polarität des Ausgangssignals der Auswerteschaltung wird verwendet, * um die Richtung der notwendigen Verzögerungskorrektur festzustellen.

Die Autokorrelatoren 37 und 38 enthalten jeweils digitale Multiplizierstufen 44 und damit verbundene Filter 45. Die analogen Ausgangssignale der Integratoren oder Filter 45 werden an einen Differenzverstärker 41 angelegt, der die Ausgangssignale von den Autokorrelatoren 37 und 38 voneinander abzieht, um das Fehlersignal zu bilden. Die Verzögerungseinrichtungen 39 und 40 werden verwendet, um die Richtung des Fehlersignals festzulegen.

Die digitalen Multiplizierstufen 44 können eine echte digitale Multiplizierstufe in der Form einer Umschaltung enthalten, wobei die Schalter 46 nach oben zu legen sind. ■

Eine Tabelle für die Signalwerte der Umschaltung ist in Fig.4 dargestellt. Man erhält -

jedoch eine wirksamere Logik, wenn als digitale Multiplizienstufe eine negative exklusive ODER-Schaltung 47 verwendet wird, die z.B. aus der Zusammenschaltung einer exklusiven ODER-Schaltung 48 und einer NICHT-Schaltung 49 bestehen kann. Die verschiedenen Funktionen sind ebenfalls in der Fig. 4 dargestellt. Mit den Schaltern 46 in der gezeichneten Lage wird die negative klusive ODER-Schaltung eingesetzt. Obwohl die UND-Schaltung 50 eine sehr gute digitale Multiplizierstufe ist, vergrössert die negative exklusive ODER-Schaltung 47 die Empfin-dlichkeit des Systems und verringert den Einfluss von Geräuschen. Diese Verbesserung ist in

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Fig.5 dargestellt, in der die gestrichelte Linie die Autokorrelationsfunktion einer digitalen Multiplizierstufe mit einer UND-Bedingung darstellt und die ausgezogene Linie die Autokorrelationsfunktion einer digitalen Multiplizierstufe mit einer negativen exklusiven ODER-Schaltung. Wie sich aus der Fig. 5 entnehmen lässt, hat die durch die negative exklusive ODER-Schaltung 47 erzeugte Autokorrelations-

gegen—

funktion zwei deutliche Vorteile/Ober der normalen Autokorrelationsfunktion der UND-Schaltung 50, nämlich erstens die ausgezogene Autokorrelationsfunktion ist immer grosser oder mindestens gleich der normalen Autokorrelationsfunktion in gestrichelter Darstellung. Dies ergibt sich, da sie alle Beiträge bei der Koinzidenz von zweimal "1" sowie die Beiträge aus der Koinzidenz von zweimal ^MO" enthält und zweitens gibt es keine Änderungen (Geräusch) im Ausgangssignal des Autokorrelat ors , das durch die ausgezogene Linie dargestellt ist zur Zeit t_o = 0, da die

Torschaltung 47 nicht zwischen der Koinzidenz von zweimal "1" und zweimal ¹¹O" unterscheiden kann. Diese Tatsache kann dem Ausgangssignal eines Autokorrelators mit einer UND-Schaltung 50 gegenübergestellt werden, bei dem der Wert zur Zeit tg = 0 die mittlere Signal leistung darstellt und deshalb durch die Zahl "1" im Signal festgelegt ist. Man erhält also durch die Verwendung der Torschaltung 47 anstelle der Torschaltung 50 als digitale Multiplizieren fe einen empfindlicheren Fehlerdetektor.

Die Statistik der Signale ist so, dass für sehr grosse Verzögerungszeitdifferenzen die Ausgangssignale des Autokorrelatore sehr schmal sind und eine Kontrolle nicht möglich ist. Wenn die Verzögerungszeitdifferenz einen kritischen Wert überschreitet, ist das System nicht fähig, sich wieder zu fangen und auf eine gleiche Verzögerungszeit einzustellen. Es wird angenommen, dass die ursprüngliche Verzögerungszeiteinstellung, die vom Generator 51 in den Untersystemen 9, 13 und 17 (Fig.8) erzeugt wird, ausreicht, um das Untersystem 14 in den Steuerbereich zu bringen. Wenn dieses jedoch nicht möglich ist, kann ein nicht dargestellter automatischer Abtast- und RUckkOpplungskreis verwendet werden. Dieser Kreis kann die Eingänge für den Differenzverstärker 41 überwachen. Auf diese Weise kann man zwischen einem echten NuI Iwert am Ausgang des

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Verstärkers 41 und einem vollständigen Verlust des Steuersignal es unterscheiden. Wenn die Steuerung verlorengegangen ist, startet die automatische Abtasteinrichtung eine symmetrische Zeitabtastung um den Punkt, bei dem die Steuerung verlorengegangen ist. Wenn die Steuerung wieder einsetzt, wird die automatische Abtasteinrichtung wieder freigegeben.

Die Daten, die von dem Untersystem 14 verarbeitet werden, kommen mit 50 kbit/s in einem nicht auf Null zurückkehrenden Code (NRZ). Die kürzeste Zeit, in der ein Signal einen Pegel einnimmt, ist deshalb 20 us. Man kann deshalb ein Verzögerungselement aufbauen, das die Übergänge zwischen den Spannungspegeln feststellt und "2 verzögert. Danach können die verzögerten Übergänge wieder kombiniert werden, um eine verzögerte Darstellung der ursprünglichen Wellenform zu erzeugen. Die festen Verzögerungseinrichtungen des Detektors 35 sind auf diesem Prinzip aufgebaut. Die Verzögerungseinheit 39 enthält zwei monostabile Kippschaltungen (single shot) 52 und 53, um die Übergänge zu verzögern und eine Flip Flop-Schaltung 54,um die ursprüngliche Wellenform wiederherzustellen. Der Inverter 55 ist notwendig/ da die monostabile Kippstufe 52 auf negative Übergänge ansprechen muss, -während die monostabile Kippstufe 53 auf positive Übergänge ansprechen soll. Die, Verzögerungseinheit 40 enthält den Inverter 55a und die Kippstufen 52a und 53a, die mit denen in der Verzögerungseinheit 39 identisch sind. Da die maximale Verzögerungszeit, die man mit diesen zwei monostabilen Kippstufen erreichen kann, gleich der Mindestzeit g zwischen zwei Übergängen in der gleichen Richtung ist, nämlich in diesem Beispiel gleich 40 p, wird ein zusätzliches Paar von monostabilen Kippschaltungen 56 und verwendet, um eine zusätzliche Verzögerung um 40 m zu erreichen, die in der Verzögerungseinheit 40 erwünscht ist.

Das Bezugseingangssignal vom Untersystem 13 wird durch die Einheit 39 verzögert und an die digitale Multiplizierstufen 44 und 44a angelegt. Man erhält dadurch eine Bezugszeit oder einen Bezugsimpuls wie er in der Fig.3 durch den Impuls REF dargestellt ist. Dot Ausgangwignal vom Empfänger 15 wird direkt an die digitale MuItI-

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plizierstufe 44 angelegt, so dass man den in Fig. 3 mit 59 bezeichneten Datenimpuls erhält und liber eine Verzögerungseinrichtung 40, um das Datensignal 60 in Fig.3 zu erhalten. Das Ausgangssignal der Verzögerungseinheit 40 ist an die digitale Multiplizierstufe 44a angelegt. Wie sich aus der Fig.3 entnehmen lässt, multipliziert die digitale Multiplizierstufe 44a das Bezugssignal REF mit dem Datensignal 60, während die Mulfiplizierstufe 44 das Bezugssignal REF mit dem Datensignal 59 multipliziert. Die beiden multiplizierten Resultate werden in dem Verstärker 41 subtrahiert und eine Spannungsdifferenz ergibt ein Fehlersignal, das verwendet wird, um die Untersysteme 9, 13 und 17 zu steuern, dass die Differenz W zwischen diesen zwei Autokorrelationsausgangssignalen zu Null wird. Die Zeitdifferenzen zwischen dem Signal REF und dem Datensignal 59 bzw. 6o müssen gleich sein, wenn cbs Fehlersignal den Wert Null hat.

Die Tiefpassfilter 45 und 45a sind einfache RC Filter. Das Zeitverhalten dieser Filter ist kritisch für die Arbeitsweise des Systems. Es ist notwendig, dass die

Zeitkonstante des Filters gross genug ist, so dass das Autokorrelationsausgangs-

Bits signal einen Durchschnittswert Über eine ausreichend grosse Zahl von darstellt.

Wenn die Zahl der Bits, aus denen der Durchschnittswert festgestellt wird, zu klein ist, dann hat das Ausgangssignal ein grosses Selbstgeräusch, das eine Verringerung der Genauigkeit der RUckkopplungssteuerung verursacht.

Andererseits ist es notwendig, dass die Filterzeitkonstante klein genug ist, so dass die Filter 45 und 45a auf die Wirkung eines Korrekturimpulses schnell genug ansprechen, so dass eine Überkorrektur verhindert wird.

Das System ist so entworfen, dass es zwei Datenströme innerhalb einer us voneinander abstimmt; daraus ergibt sich, dass Korrekturen in 0,5 Mlkrosekunden-Schritten ausreichend sind. Nachdem die Grosse des Korrekturschrittes festgelegt ist, wird der Veränderungstakt gross genug gemacht, so da» das Produkt aus Takt und Veränderungsgrösse ausreichend ist, um die maximale Doppferunderung zu erfassen, die erwartet wird.

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Der Totbereich ist 2 us breit, so dass eine Korrektur stets dann gemacht wird, wenn die Verzögerungsdifferenz ί_ 1 yus überschreitet. Die Filteransprechzeit muss kurz genug sein, um die maximal erwartete Dopplerverschiebung mit einem Sicherheitsfaktor zu erfassen, um auch solche Fälle zu erfassen, wenn ein Abtast- und Fangvorgang läuft. Die empfangene Dopplerverschiebung kann durch diesen Vorgang im System vergrößert werden, durch die verzögerte Abtastung.

Die maximal zu erwartende Dopplerverschiebung für einen Satelliten auf einer kreisförmigen Bahn im Abstand von 9.260 km beträgt etwa 15 us je Sekunde. Um den Abtastvorgang zu berücksichtigen wird dieser Wert auf 45 us je Sekunde vergrössert. Dies wird getan, um sicherzustellen, dass auch unter den ungünstigsten Bedingungen die Abtastung das Signal erfassen kann. Die Korrekturgeschwindigkeit, die notwendig ist, um der ungünstigsten Dopplerverschiebung plus einer Abtastung zu folgen, ist 90 Impulse je Sekunde. Da durch jeden Korrektur!mpuls die Verzögerung um 0,5 us geändert wird und da die Korrekturschwelle ί. 1 us beträgt, veranlassen vier Korrekturimpulse, dass die Verzögerung die ganze SchwelIwertzone überschreitet. Bei 90 Impulsen je Sekunde dauert dieser Vorgang 44 ms. Während dieser Periode ist die Gleichspannung eine ansteigende Spannung.

Um ein Überschwingen zu verhindernysollte die Filterzeitkonstante in der G rossen-Ordnung von 25% von 44 ms, d.h. von etwa TO ms liegen. Dieses entspricht einer Grenzfrequenz von 16 Hz. Da das Spektrum eines 50 kbit/s NRZ Poles eine vernachlässigbare Energie bei 16 Hz hat, beeinflussen die Zeitforderungen für das Filter f in keiner Weise die Wirkung als Integrator.

Der Differenzverstärker 41 ist ein Arbeitsverstärker mit starker Rückkopplung, der die benötigte Verstärkung und Gleichstromstabilität für die vorliegende Anwendung hat.

Die Auswerteschaltung 36 enthält einen Taktgeber 61, der fortlaufend eine Impulsfolge, die dazu verwendet werden kann, den Pufferspeicheruntersystemen 9, 13 und 17 , eine Änderung der Verzögerung mitzuteilen, erzeugt. Der Schmitt Trigger 62 hat eine negative Schwelle, die über den invertierenden Operationsverstärker 64 betätigt wird und der Schmitt Trigger 63 eine positive Schwelle, die direkt am Verstärker 41 angeschlossen ist. Die Pegel ftjr die Schwellwerte sind nach den oben diskutierten Bedingungen für die Filter 45 angesetzt.

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Die Schmitt Trigger 62 und 63 werden dazu verwendet, den Impulszug von der monostabilen Kippschaltung 65 Über die UND-Schaltungen 66 und 67 an die entsprechenden Ausgangsleitungen zu den Untersystemen 9, 13 und 17 anzulegen. Die Polarität des Ausgangssignales vom Detektor 35 (das Ausgangssignal des Differenzverstärker: 41) legt fest, auf welche Leitung die Impulse vom Multivibrator 65 durch die Trigger-Schaltungen 62 und 63 durchgeschaltet werden. Wenn das Ausgangssignal vom Verstärker 41 unterhalb der Schwellwerte der Trigger 62 und 63 liegt, werden keine Korrekturimpulse gesendet. Die Impulsfrequenz des Taktgebers 6] wird in Verbindung mit den Zeitkonstanten des Tiefpassfilters 45 ausgewählt. Das Ausgangssignal vom Verstärker 41 ist eine sich ändernde Gleichspannung, die in den Autokorrelatoren 37 und 38 erzeugt wurde. Die Trigger 62 und 63 stellen das Auftreten von Spannungen oberhalb oder unterhalb ihrer entsprechenden Schwellwerte fest. Wenn dieses geschieht, wird eine der UND-Schaltungen 66 oder 67 freigegeben und die Impulse vom Multivibrator 65 treten auf der entsprechenden Verzögerungssteuerleitung zum Untersystem 13 auf. Die NICHT-Schaltungen 42 und 43 geben das entsprechende Ausgangssignal an die Untersysteme 9 und 17 weiter.

In Fig. 6 ist als Kennlinie die Fehlerspannung Ve Über der Zeit aufgetragen, wobei t = 18 us für das Untersystem 14 ist. Im flachen Teil der Kurve wurden die grossen Signale durch zwei gegeneinander geschaltete Zener Dioden begrenzt, die im Ausgang des Differenzverstärkers 41 liegen, um die Auswerfeschaltung 36 von grossen Eingangsspannungen freizuhalten. Wie schon oben erwähnt, erzeugt der Generator für die Einstellung einer Beginnverzögerungszeit im Verzögerungszähler (Flg. 8) 26 solche Verzögerungszeiten, dass die Verzögerung damit im Bereich der Steuerung des Untersystems 14 liegt.

Die Synchronisationstaktgeneratoren 20 und 21 werden durch die empfangenen Datenbit von der Quelle 6 bzw. vom Er/gänger 16 gesteuert. Diese Anordnungen sind notwendig, da bei der Datenübertragung normalerweise der Takt nicht mitgesendet wird und deshalb aus der Übertragenen Information selbst abgeleitet werden muss. In der Fig. 7 ist als

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Blockschaltbild der Synchronisationstaktgenerator 20 dargestellt. Der örtliche Taktgenerator 68 wird auf eine Wiederholungsfrequenz eingestellt, die achtmal so gross ist wie die normale Bitfrequenz mit 50 kbit/s. Diese hohe Wiederholungsfrequenz wird durch eine Teilerstufe 69 um den Faktor 8 heruntergesetzt. Die Teilerstufe 69 besteht aus einem Binärzähler mit drei Flip Flop-Schaltungen. Sie erzeugt Taktimpulse mit der richtigen Wiederholungsfrequenz von 50 kHz, die von der Leitung A abgenommen werden können. An die Quelle 6 (Fig. 1) ist ein Detektor70 angeschlossen, der Nulldurchgänge feststellt und bei jedem dieser Nulldurchgänge in den empfangenen Informationen einen Impuls weitergibt. Diese Nulldurchgangsimpulse werden Über UND-Schaltungen 71 und 72 in die Verzögerung^- und Beschleunigungs- j|

Zählleitungen der Ausgänge A und A der Teilerstufe 69 angelegt. Die Wirkung der Ausgangssignale der UND-Schaltungen 71 und 72 besteht darin, dass die Phase der Teilerstufe 69 um 1/8 der Bitdauer vorwärts oder rückwärts verschoben wird. Daraus ergibt sich, dass der abgeleitete Takt in eine richtige Frequenz- und Phasenbeziehung mit den Daten gebracht wird und in dieser Beziehung mit einer Genauigkeit von — 1/8 gehalten wird. Wenn keine Nulldurchgangsimpulse auftreten, behält das Ausgangssignal der Teilerstufe 69 seine Phasenbeziehung mit der Stabilität des Taktgebers 68 bei. Aus diesem Grund ist es notwendig, dass man einen örtlichen Taktgeber mit sehr hoher Stabilität hat, dessen Wiederholungsfrequenz sehr dicht bei der vorgegebenen Wiederholungsfrequenz liegt. Wenn alle möglichen NuI!übergänge auftreten, kann diese Einheit einer Dopplerverschiebungsgeschwindigkeit von 1/8 Bit j| je Bit oder 125 ms/s folgen. In der praktischen Anwendung ist diese Folgemöglichkeit jedoch in direkter Proportion zu dem Verhältnis der Nulldurchgänge zur maximalen ■ Zahl der möglichen Nulldurchgänge verringert und auch durch einen Faktor, der von der Taktstabilität des örtlichen Taktgebers, der Dopplergeschwindigkeit und der maximalen Zahl von erwarteten, aufeinanderfolgenden Bits ohne NuI!übergang abhängt.

Die oben beschriebene Einheit, die als Synchrondatentaktgeber 73 bezeichnet ist, entspricht auch dem Synchronisationttaktgeber 21.

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Da der Synchrontaktgenerator 20 auch einen 2 MHz Takt abgeben muss, wird das Ausgangssignal A der Teilerstufe 69 Über ein Tiefpassfilter 74 an einen Phasendetektor 75 angelegt. Das zweite Eingangssignal für den Phasendetektor 75 wird von einem spannungsgesteuerten Oszillator 76 erzeugt, der eine Normal frequenz von 2 MHz hat und dessen Ausgangssignal an einen Pulsformer 77 angelegt wird, von dem der Synchrontakt mit einer Frequenz von 2 MHz abgenommen werden kann. Die Frequenzsteuerung des Oszillator 76 erhält man dadurch, dass man in einer Teilerstufe 78 die angelegte Frequenz in ^inem Binärzähler um den Faktor 40 teilt, so dass man einen 50 kHz Takt erhält, der Über ein Tiefpassfilter 79 an den anderen Eingang des Phasendetektors 75 angelegt wird. Dieser Phasendetektor vergleicht die zwei 50 kHz Taktsignale, die an ihn angelegt werden und erzeugt ein Spannungssteuersignal für den Oszillator 76, um diesen Oszillator in der richtigen Phasenbeziehung mit dem 50 kHz Takt festzuhalten und damit den notwendigen 2 MHz Synchrontakt zu erzeugen .

In der nun folgenden Beschreibung werden bestimmte Signale und ihre Funktionen durch einen Gedächtniscode bezeichnet. Dieser Code ist zweckmässig, um die Signale zu identifizieren und gleichzeitig die Funktion enzugeben. In der Fig. 9 ist der Aufbau dieses Gedächtniscodes erläutert. In der nachfolgenden Tabelle wird die Basis des Gedächtniscodes und die Funktion festgelegt.

TABELLE Code Funktion ADA Positive Verzögerungsnachstellung

(Add Delay Adjustment)

ADAF (N) Positive Verzögerungsnachstellung Flip-Flop (N)

(Add Delay Adjustment Flip Flop (N))

CLK System Takt

(System Clock Input)

DC (N) Verzögerungszählungen (n)

(Delay Counts (N))

DC VerzögerungizähUr

(Delay Counter)

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Code DCAF(N)

DCDB(N)

DCDC(N)

DCFF(N)

DCP

DCR

DDA

DDAF(N)

DSFF

GRD

ICF(N)

INZ

LDV

LSV

LSVF(N)

MAD(N)

MBSY Funktion

Flip-Flop Verzögerungszählung angekommen (N) (Delay Count Arrived Flip Flop (N))

Anfangskompensationsverzögerung Einstellungsbit (N) (Initial Compensation Delay Tag Bit (N) )

Verzögerungszählungsabschnitt (N) (Delay Count Decrement Cany (N))

Verzögerungszählungs - Flip-Flop (N) (Delay Counter Flip Flop (N))

Anfangskompensationsverzögerung eingestel It (Initial Compensation Delay Tag Present)

Verzögerungszahlerlauf Flip-Flop (Delay Counter Run Flip Flop)

Negative Verzögerungsnachstellung (Decrease Delay Adjustment)

Negative Verzögerungsnachstellung Flip Flop (N) (Decrease Delay Adjustment Flip Flop (N))

Datensender Flip-Flop
(Data Send Flip Flop)

System Erde
(System Ground)

Intervall-Zähler Flip-Flop (N) (Interval Counter Flip Flop (N))

System-Einschaltung
(System Initialize)

Eingangsdätenl eitung
(Input 50 KB/S Data Line)

Eingangsdaten-Synchrontakt

(Input 50 KHZ Synchronous Data Clock)

Leitungs-Synchronwert Flip-Flop (N) (Line Synchronous Value Flip Flop (N) )

Speicher Adressen Bit (N) (Memory Address Bit (N))

Speicher besetzt
(Memory Busy)

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B. Cooper - 3	Funktion
Code	Speichereingangs-Datenbit (N) (Memory Input Data Bit (N))
MIDB(N)	Speicherausgangs-Datenbit (N) (Memory Output Data Bit (N))
MODB(N)	Speicher-Start (Memory Start)
MST	Speicher-Schreibzyklus (Memory Write Cycle)
MWC	Paritätsfehler (Parity Error)
PARE	Paritätsfehler-RUckstel lung (Parity Error Reset)
PARR	Adressen-Lesezähler Flip-Flop (N) (Read Address Counter Flip Flop (N))
RAC(N)	Lesezyklus-Freigabe Flip-Flop (Read Cycle Enable Flip Flop)
RCE	Lesezyklus-Anforderungs-Flip-Flop (Read Cycle Request Flip Flop)
RCR	Lese-Datenspeicher (Read Data Buffer)
RDB	Lese-Datenspeicher Flip-Flop (N) (Read Data Buffer Flip Flop (N) )
RDB(N)	Lese-Datenspeicher leer (Read Data Buffer Empty)
RDBE	Lese-Datenspeicher Signal Flip-Flop (Read Data Buffer Flag Flip Flop)
RDBF	Lese-Datenspeicher Parltäts-Flip-Flop (Read Data Buffer Parity Flip Flop)
RDBP	Lese-Datenspeicher Paritätsfehler Flip-Flop (Read Data Buffer Parity Error Flip Flop)
RDBPE	Synchronzähler (Synchronous Counter)
SC	Synchronzähler-Freigabe (Synchronous Counter Enable)
SCE

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Code SCR SCF(N) SLDV SSFF T(N)

TCFF(N) WAC(N) WCE WCR WDB(N) WDBP

Funktion

Synchronzähler-Lauf Flip-Flop (Synchronous Counter Run Flip Flop)

Synchronzähler Flip-Flop (N) (Synchronous Counter Flip Flop (N) )

Sende! eitungs-D atenwert (Send Line Data Value)

Synchron-Sender Flip-Flop (Synchronous Send Flip Flop) Zeitzählung (N) (Time Count (N))

Zeitzähler Flip-Flop (N) (Time Counter Flip Flop (N))

Schreibadressenzähler Flip-Flop (N) (Write Address Counter Flip Flop (N))

Schreibzyklus-Freigabe Flip-Flop (Write Cycle Enable Flip Flop)

Schreibzyklus-Anforderungs-Flip-Flop (Write Cycle Request Flip Flop)

Schreibdatenspeicher Flip-Flop (N) (Write Data Buffer Flip Flop (N) )

Schreibdatenspeicher- Paritäts-Flip-Flop (Write Data Buffer Parity Flip Flop)

In Fig. 8 ist als Blockschaltbild das Pufferspeicheruntersystem dargestefr, das in den Untersystemen 9, 13 und U verwendet werden kann. Diese Pufferspeicheruntersysteme verwenden Magnetkernspeicher 22 mit den zugehörigen Lesekreisen, Schreibkreisen und der Adressen logik. Die Register können 2.000 Bit speichern. Diese Untersysteme sind so ausgelegt, dass unabhängige Schreib- und Lesetakte mit normalerweise 50 kbit/s möglich sind* Unterschiedliche Frequenzen können durch kleinere Änderungen in den zugehörigen Taktkreisen erreicht werden. Die Anfangsleseadresse kann vorangestellt werden, um eine Anfangsverzögerung vorzusehen, wenn es notwendig ist. Die Ablesefrequenz kann dann konstant gehalten werden oder in einem Rückkopplung*-

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kreis gesteuert werden, um eine Synchronisation mit den Daten oder dem Takt zu ermöglichen. Die Pufferspeicheruntersysteme nehmen die ankommenden Daten auf und speichern sie für eine vorgegebene Periode, danach werden sie wieder abgegeben, wenn der notwendige Zeitwert für die Verzögerung abgelaufen ist.

Die Speicheruntersysteme werden durch einen Impuls 1 INZ von der statischen Steuerquelle 80 in den Zustand Null gebracht. Danach wird die Anfangsverzögerungsinformation vom Generator 5] in den Verzögerungszähler 26 Übertragen. Die binäre Verzögerungsinformation, die aus 15 Bit vom Generator 51 besteht, stellt den Betrag ^ der ursprünglichen Verzögerung dar, die an den Eingangsdatenstrom angelegt werden

muss und liegt im Bereich zwischen zwei Mikrosekunden und 40 ms. Der genaue Betrag der Anfangsverzögerung, die eingestellt werden muss, hängt von der Umlaufsinformation des Satelliten ab und wird so gewählt, dass das Steuerunteisystem 14 im Fangbereich ist. Die bestimmte Anfangsverzögerung, die dem Zähler 26 Übertragen wird, ist durch den binären Zustand der 15 Bit von dem Generator 51 festgelegt und kann von einer Bedienungsperson von Hand eingestellt werden, die die vorgegebenen Umlaufinformationen des Satelliten kennt oder sie kann auch automatisch von einem Computer erzeugt werden, der so programmiert ist, dass er den Entfemungs- und Umlaufsinformationen des Satelliten folgt, der gerade sendet oder auf den umgeschaltet werden soll.

Die Eingangsdaten für die Speicheruntersysteme, die entweder von der Quelle 6 oder ™ vom Empfänger 16 kommen, sind normalerweise ein binärer Datenstrom mit 50 kbit/s

(1 LDV) und ein 50 kHz Synchrontakt (1 LSV) vom Generator 20, Das Signal 1 LDV wird an den Leitungsdatenwert kreis 81 angelegt. Da das erste Eingangsdatenblt festgestellt wird durch die Anstiegsflanke des Synchrontaktes, wird der Verzögerungszähler alle 2 us um ein Bit verringert. Während sich der Verzögerungszähler 26 dem Wert Null nähert,fasst der Schreibdatenspeicher 23 die ankommende Information in Worte zusammen ,bevor sie in den Speicher 22 zur Speicherung übertragen werden. Das Schreibadressenregister 27, dos durch dat Signa! OiNZ vom Kreis 96 auf Null zurückgestellt war, legt durch die Spelcheradressenslgr J· 1 MAD 1 bis 1 MAD 128 fest, wo die Daten im Speicher einzuspeichern sind. Diese Signale werden von zusammen-

0 0 9 8 A 1 / 1 2 2 1

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arbeitenden NlCHJ-UND-Schaltungen abgeleitet, die eine logische ODER-Funktion erzeugen. Die Signale 1 MAD 1 bis 1 MAD 128 stellen somit entweder die Schreibadressensignale oder die Leseadressensignale dar. Da jedes der aufeinanderfolgenden Worte in den Speicher 22 Übertragen wird, wird das Schreibadressenregister 27 um einen Schritt fortgeschaltet. Die vom Kreis 81 ankommenden Daten werden deshalb in aufsteigender Reihenfolge in dem Speicher 22 eingespeichert, beginnend mit der Wortposition Null. .

Wenn sich der Verzögerungszähler 26 dem Wert Null nähert, ist die Anfangsverzögerung nahezu abgelaufen und die Wiederherstellung der ursprünglichen Eingangs- ä daten beginnt. Die Daten in der Wortstelle Null, wie es sich durch die AnfangsrUckstellung des Leseadressenregisters 28 auf Null ergibt, werden vom Speicher abgelesen und in den Lesedatenpufferspeicher 24 übertragen. Zehn Mikrosekunden bevor die Anfangsverzögerung im Zähler 26 abgelaufen ist, wird das erste Datenbit vom Lesedatenpufferspeicher 24 zum Datensende-Flip-Flop 83 übertragen und von dort zur Ausgangsleitung, deren Signal mit 1 SLDV bezeichnet ist. Dieses Signal wird beim Untersystem 9 an den Sender 10 angelegt, beim Untersystem 13 an das Untersystem 14 und beim Untersystem 17 an den Ausgangskreis 19. Dadurch ist sichergestellt, dass die Mitte des ersten Ausgangsdatenbits auftritt, wenn der Verzögerungszähler die Nullstellung erreicht. Die übrigen Bit des Ausgangsdatenwortes, die im Speicher sind, werden dann in einen Serienbitstrom aufgelöst und mit 50 kbit/s an dieAusgangs- m leitung abgegeben. Das Register 28 legt dann das nächste Ausgangsdatenwort im Speicher durch die Speicheradressensignale 1 MAD 1 bis 1 MAD 128 fest. Während jedes aufeinanderfolgende Datenwort vom Speicher 22 ausgelesen wird, wird das Register 28 um eine Stelle weitergeschaltet.

Die Verzögerungssteuerkreise 25 regulieren den Datenfluss durch Sicherstellung der vorschriftsmässigen Zusammenarbeit aller Teile des Pufferspeicheruntersystems. Sie enthalten die Taktquellen für diese Untersysteme, steuern die Zusammenstellung und Auflösung der Daten, regulieren den Zugang zum Speicher 22 und überwachen das Verzögerungsnetzwerk.

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Der Decoder 84 ist an den Verzögerungszähler 26 angelegt, um Informationen für den Steuerkreis 25 abzunehmen, insbesondere dann, wenn sich der Zähler 26 dem Wert Null nähert.

Die Mindestgrösse des Kernspeichers 22 wird festgelegt durch den maximalen Betrag der Daten, die gespeichert werden mUssen. Bei einer Dateneingangsfrequenz von 50 kbit/s und einer maximalen Verzögerung von 40 ms, wird eine Speicherkapazität von 2.000 Bit benötigt. FUr diesen Fall ist ein Speicher mit 256 Worten mit je 8 Bit der kleinste Speicher, der verwendet werden kann. Der Speicher kann 2048 Bit _Ä speichern, so dass man eine maximale Verzögerungszeit von 40,96 ms erhält.

Die maximale Zykluszeit des Kernspeichers 22 ist festgelegt durch die Zahl der Speicherzyklen, die während eines Einheitszeitintervalles durchgeführt werden mUssen, Da der Kernspeicher 22 acht Bit je Wort enthält muss dann, wenn 8 Datenbit im Schreibpufferspeicher 23 zusammengefasst sind, Zugang zum Speicher 22 geschaffen werden, um die gespeicherten Daten zu Übertragen, bevor ein neues Datenbit angenommen werden kann. Da ein Speicherlesezyklus zur gleichen Zeit notwendig sein kann, um ein Datenwort in den Lesepufferspeicher 24 für die Trennung zu Übertragen,

Bit— können zwei Speicherzyklen während einer einzigen/Periode notwendig sein. Bei einem Eingangsdatenstrom mit 50 kbit/s ist deshalb die maximale Speicherzykluszeit auf 10 us begrenzt.

Die maximale Untersystemverzögerung, der die Eingangsdaten unterworfen werden können, ist durch die Speicherkapazität festgelegt. Bei einem 2048 Bit-Speicher ist die Verzögerung auf 40,96 ms begrenzt. FUr die Mindestverzögerung müssen andere Faktoren betrachtet werden. Eine Analyse des Systems nach Fig. 8 zeigt, dan drei Operationen durchgeführt werden mUssen, bevor das erste Ausgangsdatenbit zur Ausgangsleitung Übertragen werden kann; 1. Acht Eingangsdatenbit mUssen im Schreibspeicher 23 zusammengefasst werden; 2. die Daten mUssen in den Kernspeicher übertragen werden und 3. die Daten mUssen vom Speicher 22 in den Lesepufferspeicher Übertragen werden. Bei Daten mit 50 kbit/s mit einer Bitpertode von 20yu» und einer

0 0 9 8 4 1/12 21 ^-29"

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Speicherzykluszeit von 8 us ergibt sich eine Mindestverzögerungszeit von 176yus. Mit der Addition des Mindestverzögerungsfaktors ergibt sich, dass der Verzögerungsbereich des Systems zwischen 176yus und 40,9 ms liegt.

Die Pufferspeicheruntersysteme enthalten auch Mittel zur Einstellung der Systemverzögerung. In der Fig.8 ist erkennbar, dass zwei Steuerleitungen vom System 14 an die Steuerkreise 25 angelegt werden, um diese Verzögerungseinstellung zu ermöglichen . Mit der System-Grundtaktfrequenz von 2 MHz wird durch Ansteuerung der positiven Verzögerungnachstellungsleitung (1 ADA) die gesamte Systemverzögerung um 0,5 us vergrößert und umgekehrt,bei einer Ansteuerung der Leitung fur negative Verzögerungsnachstellung (1 DDA) verringert die Systemverzögerung um 0,5yus. Die (f

Vergrößerung oder Verringerung der Systemverzögerung besteht darin, daß ein einzelnes Datenbit um 0,5 us im Datensende-Flip-Flop 83 verlängert oder verkürzt wird. Dadurch ist es möglich, eine Bit-Auflösung von - 0,5 us aufrechtzuerhalten. Mit Ausnahme von der geringen Änderung in der Datenwiederholungsfrequenz durch die kleine Verzögerungsänderung bleibt die Ausgangsdatenfrequenz vom Flip-Flop konstant.

Um eine richtige Arbeitsweise des Kernspeicherverzögerung»ystem sicherzustellen, werden ParitätsprUfungen während des Datenflusses durch das Speicheruntersystem durchgeführt. Eine Systemfehlfunktion kann festgestellt und abgeschaltet werden. Da jedes ankommende Datenbit im Schreibpufferspeicher 23 gesammelt wird, wird für g

den Pufferspeicher ein ungerades Paritätsbit erzeugt. Bei jedem Bit mit dem Wert "I¹V das in den Speicher eingeleseri wird, wird der Schreibdatenpufferspeicher-Paritäts-Flip-Flop, der im Kreis 81 liegt, im Zustand umgeschaltet. Zu Beginn war dieser Flip-Flop im Zustand "1". Wenn 8 Eingangsdatenbit im Schreibpufferspeicher 23 zusammengefasst sind, enthält der Paritäts-Flip-Flop das richtige ungerade Paritätsbit. Das Paritätsbit wird dann mit den zugehörigen Daten in der nächsten Speicherstelle im Speicher 22 gespeichert. Nachdem jedes Datenwort nacheinander vom Speicher 22 ausgelesen Ist/ wird es auf korrekte Parität geprüft, während es aufgelöst und zur Ausgangsleitung Übertragen wird. Wenn ein Datenparitätsfehler festgestellt wird,

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wird das Systemfehlersignal freigegeben. Aus der Quelle 80 kann das Paritätsfehlersignal zurückgestellt werden. Dieses Signal ist mit 1 PARR bezeichnet.

In Fig. 10 sind die Bauelemente der statischen Steuerquelle 80 (Fig. 8) dargestellt. Die Quelle 80 erzeugt die statischen Steuersignale 1 DCP, T INZ und 1 PARR. Jedes dieser Signale wird erzeugt durch Betätigung des entsprechenden Druckknopfes 85, 86 und 87. Wenn der Druckknopf 85 betätigt wird, wird der Schmidt Trigger 88 eingeschaltet und erzeugt ein Ausgangssignal, das an eine monostabile Kippschaltung angelegt wird, die ein negatives Ausgangssignal vorgegebener Dauer erzeugt. Das Ausgangssignal der Kippschaltung 90 wird Über eine NICHT-Schaltung 91 geführt, ^ so dass sich das Signal 1 DCP ergibt, das an den Zähler 26 (Fig.8) angelegt wird,

um die Anfangskompensationsverzugerungsstellung im Zähler 26 einzustellen. Bei der Betätigung des Druckknopfes 86 wird der Schmidt Trigger 93 eingeschaltet, der ein negatives Ausgangssignal abgibt, das Über die NICHT-Schaltung 94 gefuhrt wird und dann das Signal 1 INZ darstellt. Dieses Signal wird an den Systemeinschaltkreis 96 (Fig.8) angelegt, durch dessen Ausgangssignal die verschiedenen Elemente der Speicheruntersysteme auf Null zurückgestellt werden. Das Paritätsfehler-RUckstel!signal 1 PARR wird durch Betätigung des Druckknopfes 87 erzeugt, der den Schmidt Trigger 97 einschaltet. Dessen negatives Ausgangssignal wird dann in der NICHT-Schaltung 98 umgekehrt und das Signal 1 PARR wird an die Kreise 25 angelegt.

W In der Fig. 11 sind die Symbole der logischen Schaltungen dargestellt, die in den

logischen Kreisen nach Fig. 13A bis 13J verwendet sind. Diese Figuren sind gemäss Fig. 12 zusammenzustellen.

In den zusammengestellten Fig. 13Abis 13J sind die verschiedenen logischen Komponenten dargestellt, die in den verschiedenen Kreisen des Speicheruntersystems verwendet werden, das in Fig. 8 dargestellt wurde. Nicht dargestellt ist jedoch der Magnetkernspeicher und die statische Steuerquelle 80, die bereits in der Fig. 10 dargestellt wurde. Die Arbeitsweise der Anordnung nach den Fig. 13A bis 13J ist für den Fachmann leicht verständlich und ist in den Flussdiagrammen noch nä-her erläutert, die in den Fig. 14A-14F

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dargestellt sind. Anhand der logischen Diagramme der Fig. 13A-J und des logischen Flussdiagrammes nach Fig. 14A-F ist es für den Fachmann-möglich, ein Pufferspeicheruntersystem zu bauen, das in dem System nach Fig. 1 arbeitet.

Die logsichen Kreide für die Verzögerungssteuerkreise 25 sind in den Fig. 13D, 13E, 13F und 13G dargestellt und enthalten den Leitungssynchronisationswertkreis 108, die Speicheradressentorschaltung 100, den Schreibsteuerkreis 101, den Schreib-Lesekreis 102, den Lesesteuerkreis 103, den Zeitzähler 104, den Zeitzähler-Decoder 105, den Verzögerungseinstell-Flip-Flop 106 und den Synchronzähler 107, Besonders muss die SpeicheradressentoRchaltung 100 (Fig. 13D) beachtet werden, welche durch die Verwendung der dargestellten NICHT-UND-Kreise eine QDER-Funktion für die Schreibsignale 1 WAC 1 bis 1 WAC 128 und die Lesesteuersignale 1 RAC 1 bis 1 RAC durchführt. Die Speicheradressensignale 1 MAD 1 bis 1 MAD 128 enthalten die Lese- öder Schreibadressensignale RAC oder WAC, abhängig von der Zeit der Durchschaltung über die NICHT-UND-Schaltungen, gesteuert durch das Schreibsteuersignal 1 WCE und das Lesesteuersignal IRCE.

Die Arbeitsweise der in den Fig. 13A-J dargestellten logischen Kreise des Speicheruntersystems sind in den logischen Flussdiagrarnnten der Fig. 14A-F und der nachfolgenden kurzen Beschreibung erläutert. In Fig. 14A ist in Blockform die logische Funktion beschrieben, die durch das System nach Fig. 13A-J durchgeführt wird und wie sie miteinander zusammenhängen. In den Fig. 14B-F sind in näheren Einzelheiten die logischen Funktionen erläutert, die schon in Fig. 14A angedeutet sind.

Fig. 14B beschreibt die Anfangsverzögerungsmessung des Systems. Nachdem die Spannung eingeschaltet ist, wird das System durch das Signal OINZ auf Null zurückgestellt und bleibt in diesem Zustand bis die Anfangsverzögerungsinformation vom Generator 51 empfangen wird. Die Feststellung eines Impulses 1 DCP von der Quelle (Fig. lo), der angibt, dass die Verzögerungszählung vorliegt, veranlasst die Annahme der Verzögerungsinformation. Nach Empfang des Impulses 1 DCP wird die Verzögerungsinformation vom Generator 51 zum Verzögerungszähler 26 (Fig. 13A-C) übertragen und

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die Hinterflanke des Impulses wird dazu verwendet, den Flip-Flop 109 (Fig. 13C) einzustellen, der anzeigt, dass die Verzögerungszählung angekommen ist.

Nach Empfang der Anfangsverzögerungsinformation wird die Logik zur Zusammenfassung der Bits freigegeben und das System erwartet das Eintreffen des ersten Datenbits von der Quelle 6 oder dem Empfänger 16. Wenn das erste Datenbit festgestellt und eingespeichert ist, wird der Flip-Flop 110 (Fig. 13C), der angibt, dass die Verzögerungszeltzählung läuft, eingestellt und der Verzögerungszähler 26 wird alle 2 us um eine Stellung verringert, bis die vorgegebene Verzögerungszeit abgelaufen ist. Wie aus dem Flussdiagramm zu entnehmen ist,werden von dem Decoder (Fig. 13D) zwei decodierte Werte des Verzögerungszählers 26 festgestellt, während der Zähler 26 herunterschaltet. Der erste Wert, der 20yus vor dem Ende der eingestellten Verzögerung auftritt, wird dazu verwendet, den eisten Speicherlösezyklus anzufordern, um die Bits danach wieder trennen zu können. Der zweite decodierte Wert des Decoders 84 tritt 10 us vor dem Ablauf der Verzögerungszeit auf, und wird dazu verwendet, dass das erste Bit lOyus vor der vorgegebenen Verzögerungszeit des Zählers 26 an die Leitung angelegt wird, so dass die Mitte des Ausgangsimpulses zu dem Zeitpunkt auftritt, zu dem der Zähler 26 auf die Stellung Null zurückkehrt und damit angibt, dass die vorgegebene Verzögerungszeit abgelaufen ist.

Mit dem Einschreiben des ersten Datenbits in den Schreibpufferspeicher 23 (Fig. 13H) ist der Flip-Flop 110 (Fig. 13C), der angibt, dass der Verzögerungszähler läuft, eingestellt und die Intervalfzähler-Flip-Flops 113 und 114 sind freigegeben. Der Intervallzähler, der ein zweistufiger Binurzähler ist, teilt den 2 MHz Systemgrundtakt auf 50 kHz und steuert das Herunterschalte des Zählere 26 in 2fj% Intervallen durch ID/DC.

In Fig. 14C ist die B it Zusammenfassung beschrieben. Wie schon oben erwähnt, wird die Bitzusammenfassungslogik freigegeben, sobald das Untersystem die Anfangsverzögerungsinformation erhalten hat, und die Zusammenfassung der Daten Ist eingeleitet.

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Der Eingangsdofensynchrontakt wird fortlaufend durch den 2 MHz Grundtakt des Systems abgetastet. Wenn ein Wechsel im Wert des Eingangsdatentaktes festgestellt wird, so wird der neue Wert in dem Speicher-Flip-Flop 1-14 (Fig. 13D) eingespeichert. Wenn der neue Wert des Datenfaktes eine logische "1" ist, so wird die Information auf der Eingangsdatenlinie des Untersystems durch den Kreis 81 abgetastet und in den Schreibspeicher 23 geschoben. Die Zusammenfassung der zusätzlichen Datenbits geschieht in identischer Weise, bis δ Datenbits zusammengefasst sind und der Schreibdatenpufferspeicher 23 gefüllt ist. Gleichzeitig mit dem Einschieben jedes festgestellten Datenbits in den Pufferspeicher 23 wird der Schreibdatenpufferspeicher-Paritäts-Flip-Flop 116 (Fig. 13H) bei jeder logischen "1" in den ankommenden Daten umgeschaltet. Da der Paritäts-Flip-Flop im Anfang in den Zustand "1" ge- ™

schaltet wurde, enthält er den richtigen Parifätswert für den Schreibpufferspeicher 23, nachdem 8 Datenbits zusammengefasst sind.

Zu Beginn ist der Schreibpufferspeicher 23 auf die logische Bedingung ¹¹O" zurückgestellt mit Ausnahme der Bitposition 07, die das Makierbit enthält, das verwendet wird, um die Bedingung anzuzeigen, dass der Datenschreibpufferspeicher gefüllt ist. Da jedes Eingangsdatenbit festgestellt wird und in den Schreibpufferspeicher 23 eingeschoben wird, wird auch die Stellung 07, das Makierbit, weitergeschoben. Nach der Zusammenfassung von 8 Datenbit betätigt das Makierbif vom Schreibpufferspeicher die Bitposition 00 und der Schreibzyklusanforderungs-Flip-Flop 118 (Fig. 13E) wird eingestellt. Ein Speicherlösezyklus wird durchgeführt, sobald der Speicher frei ist. %

Die Zeitbedingungen des Systems sind so gewählt, dass ein Speicherschreibzyklus auftritt, bevor ein neues Eingangsdatenbif festgestellt wird.

In Fig. 14D ist der Speicherschreibzyklus beschrieben. Wie schon bei der Fig. 14C erwähnt wurde, ist dann,wenn ein vollständiges Datenwort im Schreibpufferspeicher eingespeichert ist, ein Speicherzyklus angefordert durch das Stellen des Schreibzyklusanforderungs-Filp-Fiop 118. Wenn der logische Steuerkreis des Speichers nicht be- !@§r Isf una .einen Lesezyklus durchführt, wird die Anforderung eines Schreibzyklus sofort erfulüf. Wenn der Speichersteuerkrelg jedoch einen Lesezyklus durchfuhrt, muss der beginnende Schreibzyklus solange zurückgestellt werden, bis der Speicher wieder

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frei ist. Wenn der Speicher wieder frei ist, wird der Schreibzyklus-Flip-Flop 119 (Fig. 13E) eingestellt und der Schreibzyklus beginnt. Mit dem Beginn des Speicherschreibzyklus wird wieder das Speicher-Besetzt-Signal angelegt. Der Zeitzähler (Fig. 13F) wird dann angelegt, um Zeitimpulse für den Speicherzyklus zu liefern und die Speicheradresse, die in dem Schreibadressenregister 27 (Fig. 131) enthalten ist, wird über die Speicheradressentorschaltung 100 (Fig. 13D) an den Speicher 22 angelegt. Im Speicherschreibzyklus wird während der Zeitlage 01 das Speicherschreibsignal IWCE freigegeben und der Schreibzyklusanforderungs-Flip-Flop 118 zurückgestellt. Während der Zeitlage 05 wird der Schreibpufferspeicher 23 zurückgestellt und die Bitposition 07 (Markierungsbit) des Pufferspeichers 23 wird in den Zustand "1" gebracht, als Vorbereitung für die Zusammenfassung des nächsten Datenwortes. Das Markierungsbit zeigt an, wenn der Schreibpufferspeicher 23 voll ist. Mit der Rückflanke des Zeitlagenimpulses 05 wird das Schreibregister 27 um eine Stelle weitergeschaltet. Damit ist die Adresse für den nächsten Schreibzyklus vorgegeben und der Schreibzyklus-Flip-Flop 119 wird dann zurückgestellt. Mit der Rückstellung des Schreibzyklus-Flip-Flop wird das Speicherbeleg-Signal abgeschaltet und der Zeitzähler 104 freigegeben. Der Speichersteuerkreis ist dann wieder frei, um den nächsten angeforderten Zyklus zu bedienen.

In Fig. 14E ist die Vereinzelung der Bits und die Einstellung der Verzögerung beschrieben . Wie schon oben erwähnt wurde, wird das zweite decodierte Ausgangssignal des Decoders 84, das lOyus vor Ablauf der vorgegebenen Verzögerungszeit im Zähler 26 auftritt, dazu verwendet, das erste Datenbit an die Ausgangsleitung anzulegen und mit der Bit-Vereinzelung zu beginnen. Beim Empfang dieses decodierten Ausgangsimpulses vom Decoder 84 wird der Synchronzählerlauf-Flip-Flop 121 (Fig. 13G) eingestellt, um den Bit-Vereinzelungsvorgang anzuzeigen, der Synchronzähler (Fig. 13G) angelassen, der Lesepufferspeicher 24 um eine Stelle weitergeschaltet und das erste Ausgangsdatenbit in den Ausgangsdaten-Flip-Flop 83 (Flip-Flop 122, Fig. 13J) übertragen. Wenn der Synchronzähler l0/us abgezählt hat, ist die Hälfte des Ausgangsdatenimpulses für 50 kblt/s erzeugt und der Ausgangsdatensynchrontakt-FlIp-Flop 123 (Fig. 13J) ist eingestellt. Der Synchronzähler 107 wird dann freigegeben

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und wieder angelassen, um die zweite Hälfte des Ausgangsimpulses abzuzählen. Eine eventuell notwendige Nachstellung der SystemverzUgerung findet während dieser zweiten Hälfte der Ausgangsdatenbitperiode statt. Wenn die Verzögerung des Untersystems vergrößert werden muss, wird das Ausgangsdatenbit um eine Systemtaktperiode ^0,5 us) verlängert. In entsprechender Weise wird bei einer Verringerung der Untersystemverzögerung die Ausgangsdatenbitperiode um eine Systemtaktperiode von 0,5 us verkürzt. Wenn keine Untersystemverzögerungsnachstellung notwendig ist, dauert die zweite Hälfte der Ausgangsbitperiode 10 jus an, die durch den Synchronzähler 107 festgelegt werden. Wenn die Ausgangsbitperiode vollständig ist, wird der Ausgangsdatensynchrontakt-Flip-Flop 123 zurückgestellt und der Synchronzähler 107 freigegeben. Nach der vollständigen Aussendung des ersten Datenbits wird der Synchronzähler 107 wieder angelassen und das zweite Bit in den Flip-Flop 122 eingespeichert. Die Vereinzelung der zusätzlichen Datenbits geschieht in identischer Weise, bis 8 Datenbits vereinzelt sind und der Lesepufferspeicher 24 leer ist. Nachdem alle 8 Datenbits zum Flip-Flop 123 Übertragen sind, wird der Lesezyklusanforderungs-Flip-FIop 128 (Fig. 13E) eingestellt und es wird ein Speicheiiesezyklus durchgeführt, sobald der Speicher frei ist. Die Zeitbedingungen des Systems sind so gewählt, dass ein Speicherlesezyklus auftritt, bevor ein weiteres Datenbit für die Vereinzelung benötigt wird. Parallel zur Verschiebung der Datenbits in den Ausgangs-Flip-Flop 122 wird der Lesedatenpufferspeicher-Paritäts-Flip-Flop 124 (Fig. 13E) bei jeder logischen *\% in den vereinzelten Daten umgeschaltet. Da der Paritäts-Flip-Flop 124 zu Beginn die ungerade Paritätsablesung vom Speicher 22 erhalten hat, sollte er In der eingestellten Bedingung sein, wenn alle 8 Datenbit vom Lesepuffer 24 vereinzelt sind. Wenn jedoch der Paritäts-Flip-Flop 124 in der zurückgestellten Bedingung bleibt, nachdem der Lesepufferspeicher 24 ausgelesen ist, dann 1st ein Paritätsfehler aufgetreten und der Untereystemparitätsfehler-Flip-Flop 129 (Fig. 13E) wird eingeschaltet.

In Fig. 14F wird der Speicherlesezyklus beschrieben. Wie schon oben erwähnt, kann der Speicheiiesezyklus auf zwei verschiedenen Wegen angefordert werden. Der erste Speicheiiesezyklus wird vom Decoder 84 20/us vor Ablauf der vorgegebenen Verzögerungs-

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zeit im Zähler 26 eingeleitet. Dieser Lesezyklus wird durchgeführt, um sicherzustellen/ dass Daten im Lesepufferspeicher 24 zur Vereinzelung des ersten Bits vorhanden sind. Nach dem ersten Zyklus wird jeder folgende Speicherlesezyklus von der Bitvereinzelungslogik angefordert, wenn der Lesepufferspeicher 24 leer ist. In beiden Fällen wird, wenn der Speicher nicht belegt ist, der Lesezyklus-Flip-Flop 130 (Fig. 13E) eingestellt und der Lesezyklus beginnt. Zu Beginn des Lesezyklus wird das Speicher-Besetzt-Signal abgegeben, der Zeitzähler 104 (Fig. 13F) angelassen und die Speicheradresse, die im Leseregister 28 eingeschrieben ist, Über die Speicheradressentorschaltung 100 (Fig. 13D) zum Speicher 22 durchgeschaltet. Während der Zeitlage 01 wird das Speicherlesesignal freigegeben, der Lesepufferspeicher 24 zurückgestellt und der Lesezyklusanforderungs-Flip-Flop 128 (Fig. 13E) zurückgestellt. Während der Zeitlage 05 werden die Speicherdaten zum Lesepufferspeicher 24 Übertragen und das Makierungsbit wird eingestellt. Mit der Rückflanke des Zeitlagen impulses 05 wird das Leseadressenregister 28 um eine Stelle weitergeschaltet und gibt somit die Adresse für den nächsten Lesezyklus an. Der Lesezyklus-Flip-Flop 130 wird zurückgestellt und damit wird das Speicher-Beleg-Signal abgeschaltet, der Zeitzähler 104 wird freigegeben und die Speicherkontrolle ist wieder frei, um einen angeforderten neuen Zyklus durchzufuhren*

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Claims (8)

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   Patentansprüche

   λ. J System zur Übertragung von Nachrichten über Satelliten, bei dem mit Hilfe von einstellbaren Verzögerungsleitungen eine konstante Signal lauf zeit eingestellt wird, dadurch gekennzeichnet, dass in jeder Bodenstelle die zu übertragende Information parallel an zwei Verzögerungseinrichtungen (9, 13) angelegt wird, dass die Information vom Ausgang der ersten Verzögerungseinrichtung (9) über eine Sendeeinrichtung (10, 11) zum Satelliten (2) ausgesendet wird, der sie wieder ausstrahlt, dass die Information am Ausgang der zweiten Verzögerungseinrichtung (13) und die vom Satelliten (2) ausgestrahlte und wieder empfangene Information (11, 15) ^

   dieser Bodenstelle einer Vergleichseinrichtung (14) zugeführt werden, dass bei einer zeitlichen Verschiebung gegeneinander der auf den beiden Wegen der Vergleichseinrichtung zugeführten Informationen von der Vergleichseinrichtung Steuersignale abgegeben werden, durch die die Verzögerungszeiten in beiden Verzögerungseinrichtungen (9, 13) um gleiche Werte in entgegengesetzter Richtung nachgeregelt werden, bis die zeitliche Verschiebung ausgeglichen ist und dass eine drille Verzögerungseinrichtung (17) vorhanden ist, über die die Informationen von anderen Bodensteilen laufen und die um gleiche Werte und in gleicher Richtung wie die erste Verzögerungseinrichtung (9) nachgeregelt wird.
2. 2. System nach Anspruch 1, dadurch gekennzeichnet, dass jede der Verzögerungseinrichtungen (9, 13, 17) einen Digitalspeicher (22) enthält, aus dem die eingespeicherten " Paten nach einer vorgebbaren, veränderbaren Verzögerungszeit wieder ausgelesen werden.
3. 3. System nach Anspruch 2, dadurch gekennzeichnet, dass als Digitalspeicher ein Magnetkernspeicher verwendet wird.
4. 4. System nach Anspruch 2, dadurch gekennzeichnet, dass bei der Einschaltung des Systems ein rUckwährtszählender Zähler auf den vorgegebenen Wert eingestellt wird und nach Einspeicherung des ersten Bits im Takt zurückgeschaltet wird, dass beim

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   Erreichen der Nullstellung das erste Bit wieder ausgelesen wird, dass die weiteren Bit im Takt ausgelesen werden und dass zur Änderung der Verzögerungszeit die Dauer eines Bits um einen vorgegebenen Bruchteil vergrössert oder verringert wird.
5. 5. System nach Anspruch 1, dadurch gekennzeichnet, dass in der Vergleichseinrichtung (14) das eine Signal um eine vorgegebene Zeit (t2) verzögert wird und dann in einer digitalen Multiplizierstufe (44) mit dem unverzögerten zweiten Signal und in einer zweiten digitalen Multiplizierstufe (44a) mit dem um die doppelte vorgegebene Zeit (2t2) verzögerten zweiten Signal multipliziert wird und dass die Ausgangssignale nach Integration (45, 45a) an einen Differenzverstärker (41) angelegt werden, von dessen Ausgangssignal Signale (1 ADA, 1 DDA) zur Nachregelung der Verzögerungszeit abgeleitet werden.
6. 6. System nach Anspruch 5, dadurch gekennzeichnet, dass die digitale Multiplizierstufe (44) eine negative exklusive ODER-Schaltung (47) enthält.
7. 7. System nach Anspruch 1, dadurch gekennzeichnet, dass die Systemelemente in jeder Bodenstation doppelt vorhanden sind, um eine ungestörte Umschaltung von einem Satelliten (2) auf einen anderen Satelliten (4) zu ermöglichen.
8. 8. System nach Anspruch 7, dadurch gekennzeichnet, dass zur Umschaltung das zweite System dem ersten System parailelgeschaltet wird und dass nach Einregelung der Verzögerungszeit im zweiten System das erste System abgeschaltet wird.

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   Le ers ei te