DE2001471B2 - Bitorientierte speicheranordnung und verfahren zur vermeidung des einschreibens von informationen in nur ueber eine zeilenleitung angesteuerte speicherzellen einer bitorientierten speicheranordnung - Google Patents
Bitorientierte speicheranordnung und verfahren zur vermeidung des einschreibens von informationen in nur ueber eine zeilenleitung angesteuerte speicherzellen einer bitorientierten speicheranordnungInfo
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Description
3 ' 4
Knotenpunkt einer bistabilen Schaltung mit Feld- Vermeidung des Einschreibens von Informationen in
effekt-Transistor eine geeignete Spannung aufrecht- nur über eine Zeilenleitung angesteuerte Speichererhalten
wird, welche anderenfalls infolge Streuung zellen einer bitorientierten Speicheranordnung, in
verschwinden würde. Die Aufrechterhaltung einer welche jede Speicherzelle eine Information derart
Spannung an einem Speicherzellenknotenpunkt löst 5 speichert, daß ein Torelektroden-Kondtnsator eines
aber nicht das Problem des falschen Einschreibens der Feldeffekt-Transistoren der bistabilen Schaltung
in nicnt angesteuerte Speicherzellen bei bitorientier- über eine Zeilen- und eine Spalten-Leitung auf eine
ten Speicheranordnungen. Das Problem des falschen vorgegebene Versorgungsspannung aufgeladen wird,
Einschreibens in nicht angesteuerte Speicherzellen welches dadurch gekennzeichnet ist, daß ein Potenbei
bitorientierten Speicheranordnungen beeinträch- 10 tial von etwa dem höchsten, während des Einschreitigt
deren Wert erheblich. bens auftretenden Spannungswert an die den nicht
Durch die Erfindung soH die Aufgabe gelöst wer- angesteuerten Speicherzellen zugeordneten Spaltenden,
die Betriebssicherheit derartiger Speicheranord- Leitungen angelegt wird, so daß der Spalten-Leinungen
so zu verbessern, daß sie mit wortorientierten tungs-Kondesator auf die höchste, während des Eüv
Speicheranordnungen gleichen allgemeinen Aufbaus 15 Schreibens auftretende Spannung aufgeladen wird,
konkurrieren Vcörmen. Mitteis des erfindungsgemäßen Verfahrens bzw.
konkurrieren Vcörmen. Mitteis des erfindungsgemäßen Verfahrens bzw.
Im Sinne der Lösung dieser Aufgabe beinhaltet die mittels der erfindunt>v<>emaoen Einrichtung für das
Erfindung eine bitorientierte Speicheranordnung, Anlegen einer Vorspannung an die Spulten-Leitunderen
Speicherzellen aus bistabiien Feldeffekt-Tran- gen wird die Möglichkeil eines fehlerhaften bzw. unsistorschaltungen
gebildet sind, welche eine Infor- 20 erwünschten Einschreibens in eine bitorientierte
mation über Zeilen- und Spalten-Leitungen speichern Feldeffekt-Transistor-Anordnung ausgeschlossen bzw.
und welche gemäß der Erfindung dadurch gekenn auf einfache und billige Weise vermieden, und außerzeichnet
ist. daß zur Vermeidung des Einschreibens dem wird die Betriebssicherheit von bitorientierten
einer Information in nur über eine Zeilenleitung an- Speicheranordnungen wesentlich erhöht,
gesteuerte Speicherzellen zwischen jeweils zwei Spal- 25 Mehrere Ausführungsbeispiele der Erfindung sind ten-Leitungen jeder Speicherzelle eine Spalten-Lei- in der Zeichnung dargestellt und werden im folgentungs-Vorspannungseinrichtung geschaltet ist, welche den näher beschrieben. Die Zeichnung zeigt eine die Spannung an den Spalten-Leitungs-K ondensato- bitorientierte Speicheranordnung bzw. deren Speiren und damit auf diesen Spalten-Leitungen oberhalb cherzellen für jede Bit-Position und außerdem zwei etwa des höchsten Wertes halten, auf den die Spei- 30 bevorzugte Ausführungsformen einer Einrichtung cherzelle während des Einschreibens aufgeladen nach der Erfindung, welche ein Entladen der Bitwird. Leitungen gegen Erde und damit das Auftreten d r
gesteuerte Speicherzellen zwischen jeweils zwei Spal- 25 Mehrere Ausführungsbeispiele der Erfindung sind ten-Leitungen jeder Speicherzelle eine Spalten-Lei- in der Zeichnung dargestellt und werden im folgentungs-Vorspannungseinrichtung geschaltet ist, welche den näher beschrieben. Die Zeichnung zeigt eine die Spannung an den Spalten-Leitungs-K ondensato- bitorientierte Speicheranordnung bzw. deren Speiren und damit auf diesen Spalten-Leitungen oberhalb cherzellen für jede Bit-Position und außerdem zwei etwa des höchsten Wertes halten, auf den die Spei- 30 bevorzugte Ausführungsformen einer Einrichtung cherzelle während des Einschreibens aufgeladen nach der Erfindung, welche ein Entladen der Bitwird. Leitungen gegen Erde und damit das Auftreten d r
Durch das Anler-n einer geeigneten Vorspannung Voraussetzungen für falsches oder unerwünschtes
an die Spalten-Leitungen, entweder kontinuierlich Einschreiben in eine nicht angesteuerte Zelle ver-
oder intermittierend, wird die Möglichkeit des fal- 35 hindern.
scnen Einschreibens in nicht angesteuerte Speicher- Im Rahmen der Erfindung soll unter »bitorientierzellen
ausgeschaltet, wei' derartige Speicherzellen ter« Speicheranordnung verstanden werden, daß zu
Potentiale »sehen«, welche nui dann eine Einschreib- einem bestimmten Zeitpunkt nur eine einzelne Speibedingung
erzeugen, wenn deren zugeordnete Zeilen- cherzelle einer Anordnung zum Einschreiben oder
Leitungen erregt sind. 40 Lesen herangezogen wird.
Die Einrichtung nadi der Erfindung findet vor- Vier Speicherzellen IuO sind in der Zeichnung darzugswe^e
bei Anordnungen aus Feldeffekt-Transi- gestellt, eine davon schematisch mit ihren Einzelstor-Speicherzellen
Anwendung, welche zusammen elementen. Die mit ihren Einzelbestandteilen gemit
zugeordneten Zeilen- und Spalten-Leitungen zeichnete Zelle 100 besteht aus den FET'en 117 bzw.
und Zeilen- und Spalten-Dekodierern auf einer Halb- 45 118. deren Torelektroden 119 bzw. 120 über Kreuz
leiter-Trägerschicht gebildet sind und welche zusam- mit den Knotenpunkten N 2 bzw. ZVl verbunden
men mit geeigneten Zeilen- und Spalten-Treiber- sind. Die Quellen 121 der FET'en 117 bzw. 118 Hestufen
ein bitorientiertes Speichersystem bilden. Diese gen an Erde, während ihre Ableitungen 122 jeweils
Anordnung stellt in Verbindung mit den Spähen- über Arbeitswiderstände 123 an eine Spannungs-Leitungs-Vorspannungseinrichtungen
eine Speicher- 5° quelle -■*- -V angeschlossen sind, wenn es sich beianordnung
dar, in der Fehle' infolge des Einschrei- spielsweise bei den FETVn um npn-Bauelemente
bens in nur über einen Zeilenleiter angesteuerte Spei- handelt. Die Eingabe/Ausgabe-FET'en 124 bzw 125
cherzellen vermieden sind. Bei einer Ausführungs- liegen zwischen Spalten-Leitungen 115 und den Knoform
enthält die Spalten-Leitungs-Vorspannungsein- ten>,unkten N1 bzw. Nl. Eine Zeilen-Leitung 105
richtung insbesondere eine Spannungsquelle, deren 55 führt gewöhnlich an die Tore 126 jedes Eingabe/
Potential über einen Widerstand zu jeder Zeit jeder Ausgabe-FET's 124 bzw. 125 aller Speicherzellen
Spalten-Leitung zugeführt werden kann. Bei einer 100 in der gleichen Zeile.
anderen Ausführungsform ist eine Spannungsquelle Für die Erläuterung wird im folgenden angenom-
und ein schaltbares Element, etwa ein Feldeffekt- men, daß die Knotenpunkte Nl bzw. N 2 sich auf
Transistor, vorgesehen, welcher bei Erregung nur 60 Erdpotential bzw. auf dem Potential + V befinden,
dann eine Spannung an die Spalten-Leitungen an- indem ein Potential über die Zeilenleitung 105 auf
legt, wenn keine der Zeilen-Leitungen erregt ist. Die die Torelektroden 126 der Eingabe/Ausgabe-FET'en
Spannung hält ein Potential aufrecht, das ungefähr 124 und 125 gegeben wird, welche jeweils die Kno-
gleich dem höchsten Potential ist, auf welches wäh- tenpunkteWl und N 2 mit den Spalten-Leitungen
rend des Einschreibens die inneren Knotenpunkte 65 115 verbinden. Als Teil dieses Vorganges werden auf
der Feldeffekt-Transistorspeicherzelle aufgeladen Grund eines Signals aus einem nicht dargestellten
werden. Spalten-Dekodierer auf der Ausgangsleitung 108
Die Erfindung betrifft außerdem ein Verfahren zur opalten-Leitungsschalter 110 geschlossen. Damit legt
die Spalten-Treiberstufe 127 über die Leitung 112, und eine Spannungsquelle + V mit Anschluß 130 bedie
Spalten-Leitung 115 und den Eingabe/Ausgabe- finden sich zwischen jeweils zwei Spalten-Leitungen
FET 124 den Knotenpunkt Nl auf Erdpotential. der gesamten Einrichtung. Alle Schaltelemente 131
Gleichzeitig liegt die Spannung + V über die Leitung sind gemeinsam jeweils mit ihren Torelektroden 132
113, den Spalten-Leitungsschalter 110, die Spalten- 5 an den Leiter 133 geführt. Eine Spannungsquelle in
Leitung 115 und den Eingabe/Ausgabe-FET 125 an Form eines Inverters 134 ist beispielsweise zwischen
dem Knotenpunkt N 2 an. Am Ende des Zeilen- und die Zeilentreiberleitung 106 und den Leiter 133 ge-Spalten-Treiber-Impulses
werden die Spalten-Lei- schaltet, so daß bei Beendigung des Zeilentreibertungsschalter
110 und die Eingabe/Ausgabe-FET'en Taktimpulses ein Potential an den Torelektroden 132
124, 125 geöffnet, und die Information ist in die io der FET'en 131 anliegt. Werden die Schaltelemente
Speicherzelle 100 eingeschrieben. Für eine eingehen- 131 auf EIN geschaltet, so weru ;n die den einzeldere
Darstellung der Arbeitsweise der beschriebenen nen Spalten-Leitungen 115 jeweils zugeordneten
Speicherzelle sei auf die Arbeit von P. P1 e s h k ο Kondensatoren 128 bzw. 129 auf das Potential + V
und L. T e r m a η. »An Investigation of The Poten- gebracht. Die Spannungen an den Knotenpunkten
tial of MOS Transistor Memories« (IEEE Trans- 15 Nl und N 2 der Speicherzellen 100 werden natürlich
actions on Electronic Computers, EC 15, Nr. 4, nicht beeinflußt, denn im einen Fall hat der Knoten-August
1966) verwiesen. punkt das Potential + V und im anderen Fall Erd-Es wird nun angenommen, daß in die unmittelbar potential, ζ. B. wegen des auf EIN geschalteten FHT
rechts von der eben besprochenen Speicherzelle an- 117 der Speicherzelle 100.
geordnete Speicherzelle 100 in der gleichen Weise 20 Da das Problem des fehlerhaften Einschreibens
eingeschrieben werden soll. Die Eingabe/Ausgabe- nur dann auftritt, wenn die Spalten-Leitungsschalter
FET'en 124, 125 der zuvor eingeschriebenen Spei- ilO offen sind, folgt, daß das Potential der Spancherzelle
sind wegen des darauffolgenden Einschrei- nvigsquelle ~ V über den Anschluß 130 den Spaltenbens
in die benachbarte Speicherzelle geschlossen. Leitungen 115 nur zugeführt werden muß, wenn die
Da die zugeordneten Spalten-Leitungsschalter 110 25 Schalter 110 geöffnet sind. Zum Schließen des Spaloffen
sind, versuchen die Knotenpunkte N1 und N 2 ten-Leitungsschalters 110 wird bei einer gegenüber
die Spalten-Leitungskondensatoren 128. 129 der der vorbeschriebenen Schaltung abgeänderten Schalihnen
zugeordneten" Spalten-Leitungen 115 auf das tungsausführung durch Anlegen des Potentials an die
Knotenpunkt-Potential zu bringen. Dementsprechend Dekodierer-Ausgangsleitung 108 der Spalten-Leierhält
der Spalten-Leitungskondensator 128 Erd- 30 tungsschalter 110 geschlossen. Wenn das erregende
potential und der Spalten-Leitungskondensator 129 Potential von der Leitung 108 entfernt wird, werden
das Potential YV. durch Anlegen des gleichen Potentials auf der Lei-Ferner
sei angenommen, daß die in der Zeich- tung 108 an einen Inverter 135 die FET'en 131 in
nung oben rechts angegebene Speicherzelle 100 zum den EIN-Zustand versetzt. Die angegebene Schaltung
Lesen oder Schreiben angesteuert ist. Dabei wird die 35 ist unter der rechten Speicherzelle 100 zu erkennen,
zugeordnete Zeilenleitung 105 erregt, und es werden Bei dieser Ausführungsform ist für jedes Spalteninfolgedessen
die Eingabe/Ausgabe-FET'en der Leitungspaar 115 jeweils ein Inverter 135 erforder-Speicherzelle
100 (oben links in der Zeichnung) ge- Hch, weshalb diese Bauweise weniger empfehlenswert
schlossen, wodurch die Spalten-Leitungen 115 an die ist gegenüber derjenigen mit dem Inverter 134, wel-Spalten-Leitungskondensatoren
128, 129 geschaltet 40 eher alle FET'en 110 in Parallelschaltung betreibt,
werden. Da sich der Kondensator 128 praktisch auf Als Alternative zu der oben beschriebenen inter-Eidpotential befindet, »sieht« der Knotenpunkt N1 mutierenden Ladung kann das Laden des Spaltender Speicherzelle 100 oben links in der Zeichnung Leitungskondensators auch kontinuierlich erfolgen, Erdpotential und der Knotenpunkt N 2 dieser Zelle indem man einfach Widerstände 136 (die gestrichelt positives Potential, wodurch eine Information in diese 45 angedeutet sind) an Stelle der schaltbaren Elemente Zelle eingeschrieben wird, obwohl es nicht beabsich- 131 vorsieht. Diese Lösung für das Ausschließen des tigt ist In der Praxis tritt dieser Fall dann ein, wenn fehlerhaften Einschreibens ist jedoch weniger empdie Kapazität des Spalten-Leitungskondensators grö- fehlenswert als die Lösung mit intermittierender Aufßer ist als die Kapazität des Knotenpunkts Nl gegen ladung, weil während des Lesens der Abtaststrom Erde. 5° durch die Widerstände 136 fließt wodurch der Aus-Zur Verhinderung dieses unerwünschten bzw. gangswert des Abtaststroms auf der angesteuerten fehlerhaften Einschreibens, das zu beliebiger Zeit Spalten-Leitung herabgesetzt wird,
vorkommen kann, werden die Spalten-Leitungskon- In der vorstehenden Beschreibung sind die FET-densatoren nicht angesteuerter Spalten-Leitungen auf Bauelemente als npn-Bauelemente aufgefaßt worden, den höchsten Potential? ert gebracht, welcher an den 55 Diese Angaben geschahen nur beispielshalber, denn Knotenpunkten irgendeiner der Speicherzellen auf- es könnten an ihrer Stelle ebensogut pnp-Baueletreten kann. Im vorliegenden Fall werden die Kno- mente verwendet werden, für die nur die an den tenpunkteWl und N 2 auf das Potential -YV ge- npn-Bauelementen anliegenden Potentiale umzukehbracht Das Aufladen der Spalten-Leitungskonden- ren wären.
werden. Da sich der Kondensator 128 praktisch auf Als Alternative zu der oben beschriebenen inter-Eidpotential befindet, »sieht« der Knotenpunkt N1 mutierenden Ladung kann das Laden des Spaltender Speicherzelle 100 oben links in der Zeichnung Leitungskondensators auch kontinuierlich erfolgen, Erdpotential und der Knotenpunkt N 2 dieser Zelle indem man einfach Widerstände 136 (die gestrichelt positives Potential, wodurch eine Information in diese 45 angedeutet sind) an Stelle der schaltbaren Elemente Zelle eingeschrieben wird, obwohl es nicht beabsich- 131 vorsieht. Diese Lösung für das Ausschließen des tigt ist In der Praxis tritt dieser Fall dann ein, wenn fehlerhaften Einschreibens ist jedoch weniger empdie Kapazität des Spalten-Leitungskondensators grö- fehlenswert als die Lösung mit intermittierender Aufßer ist als die Kapazität des Knotenpunkts Nl gegen ladung, weil während des Lesens der Abtaststrom Erde. 5° durch die Widerstände 136 fließt wodurch der Aus-Zur Verhinderung dieses unerwünschten bzw. gangswert des Abtaststroms auf der angesteuerten fehlerhaften Einschreibens, das zu beliebiger Zeit Spalten-Leitung herabgesetzt wird,
vorkommen kann, werden die Spalten-Leitungskon- In der vorstehenden Beschreibung sind die FET-densatoren nicht angesteuerter Spalten-Leitungen auf Bauelemente als npn-Bauelemente aufgefaßt worden, den höchsten Potential? ert gebracht, welcher an den 55 Diese Angaben geschahen nur beispielshalber, denn Knotenpunkten irgendeiner der Speicherzellen auf- es könnten an ihrer Stelle ebensogut pnp-Baueletreten kann. Im vorliegenden Fall werden die Kno- mente verwendet werden, für die nur die an den tenpunkteWl und N 2 auf das Potential -YV ge- npn-Bauelementen anliegenden Potentiale umzukehbracht Das Aufladen der Spalten-Leitungskonden- ren wären.
satoren wird vorzugsweise intermittierend vorgenom- 6° Die Herstellung der erfindungsgemäßen üinrich-
men. Das läßt sich dadurch bewerkstelligen, daß eine tung bildet keinen Teil der beschriebenen neuartigen
Spannungsquelle + V, der?.n Anschluß in der Zeich- Lehren, es ist aber zu beachten, daß die Einrichtung
nung mit 130 bezeichnet ist vorgesehen wird. Diese in Haibleiter-Trägermaterial auf bekannte Weise,
Spannungsquelle liegt über Schaltelemente 131 an etwa durch Diffusion, mit metallurgischen oder
den Spalten-Leitungen 115. Die Schaltelemente 131 65 photolithographischen Verfahren ausgeführt werden
sind hier als FET'en dargestellt deren Torelektroden kann. Die einzelnen Elemente, wie FET'en und Wi-
132 jeweils über einer Later 133 an eine Fpannungs- derstände, lassen sich unter Zuhilfenahme bekannter
tjuelle geführt sind. Zwei gleiche Schaltelemente 131 Diffusionstechniken mit geätzten Masken aus SiIi-
ziumdioxyd oder Siliziumnitrid und Ziehen geeigneter
Tor-Üxide herstellen. Kontakte, Metallisierung und Zwischenverbindungen können d'.irch Abscheidung,
Maskieren und Ätzen, wie aus der Technik der Herstellung integrierter Schaltungen an sich bekannt,
gebildet werden.
Die Anwendung der Erfindung setzt, nicht das Vorliegen
bestimmter Spannungs-, Strom- oder Leistungsverhältnisse voraus. Die beschriebene Einrichtung
läßt sich vielmehr unter einer großen Vielfalt äußerer Umstände und bei zahlreichen unterschiedlichen
Aufgaben einsetzen.
Hierzu 1 Blatt Zeichnungen
209585/46-
Claims (9)
1. Bitorientierte Speicheranordnung, deren intermittierend erfolgt
Speicherzellen aus bistabilen Feldeffekt-Transistorschaltungen gebildet sind, welche eine Iiifor- 5
mation über Zeilen- und Spalten-Leitungen spei-
ehern, dadurch gekennzeichnet, daß
zur Vermeidung des Einschreibens einer Information in nur über eine Zeilenleitung (105) an
gesteuerte Speicherzellen (100) zwischen jeweils io Die Erfindung betrifft eine bitorientierte Speicher
zwei Spalten-Leitungen (115) jeder Speicherzelle anordnung, deren Speicherzellen aus bistabilen FeId-(100)
eine Spalten-Leitungs-Vorspannungsein- effekt-Transistorschaltungen gebildet sind, welche
richtung (130, 131 bzw. 136) geschaltet isv, eine Information über Zeilen- und Spaltenleitungen
welche die Spannung an den Spalten-Leitungs- speichern.
kondensatoren (128, 129) und damit auf diesen 15 Die meisten bekannten Speicheranordnungen mit
Spalten-Leitungen (115) oberhalb etwa des Feldeffekt-Transistoren sind wortorientiert, d. h., daß
höchst >. Wertes halten, auf den die Speicherzelle m ejne bestimmte Anzahl von Speicherzellen b/w.
(100) während des Einschreibens (an Nl, N2) aus einer bestimmten Anzahl von Speicherzellen,
aufgeladen wird. welche einer Zeilenleitung zugeordnet sind und
2. Anordnung nach Anspruch 1, dadurch ge- ao welche jeweils Informalionsbits speichern und ein
kennzeichnet, daß die Spalten-Leituugs-Vorspan- Binärwort bilden, gleichzeitig parallel eingeschrieben
nungseinrichtung (130, 131) eine Spannungs- bzw ausgelesen wird. Wenn daher eine Zeilenleitung
quelle ( -■ V) sowie zwischen diese Spannungs- erregt wird, bildet sich ein Schaltkreis für alle Speiquelle
und die Spalten-Leitungen (115) geschal- cherzellen tkrart. daß ein Strom durch den EIN-tete
Spaltmittel (131) aufweist. 25 Schaltkreis einer bistabilen Schaltung fließt. Der ent-
3. Anordnung nach Anspruch 2, gekennzeich- stehende Stromfluß wird in Leseverstärkern abgenet
durch mit den Schaltmitteln (131) gekoppelte tastet, welrhe jeweils e>ner Spalten-Leitung zugeord
Hilfsein..chtungen (134, 135). mittels welchen net sind. Wird die Zeilen-Leitung stromlos gemacht,
die Schaltmittel derart rregt werden, daß peri- So trennen die Eingabe Ausgabe-Schaltkreise jeder
odisch eine Spannung von der Spannungsquelle 30 Speicherzelle diese von den Spalten-Leitern.
(·* V) an den Spalten-Li'ungen (115) anliegt. ßei bitorientier*en Speicheranordnungen tritt die
4. Anordnung nach Anspruch 2 oder 3, da- beschriebene Wirkung nur bezüglich einer einzelnen
durch gekennzeichnet, daß die Schaltmittel (131) angesteuerten Speicherzelle ein. Die Eingabe Ausals
Transistoren ausgeführt sind. gabe-Schaltkreise aller anderen, jeweils der gleichen
5. Anordnung nach Anspruch 4, dadurch ge- 35 Zeilenleitung zugeordneten Speicherzellen sind in
kennzeichnet, daß die Transistoren (131) Feld- gleicher Weise wie in bezug auf die angesteuerte
effekt-Transistoren sind. Speicherzelle EIN- bzw. durchgeschaltet. Die Spal-
6. Anordnung nach Anspruch 1, dadurch ge- ten-Leitungen der nicht angesteuerten Zellen «-ind
kennzeichnet, daß die Spalten-Leitungs-Vorspan- jedoch jeweils von der Spalten-Treiberstufe und dem
nungseinrichtung eine Spannungsquelle (+F) 4° Leseverstärker deshalb getrennt, weil in Serie ange-
und eine zwischen die Spannungsquelie und die ordnete Spalten-Leitungsschalter, welche auf von
Spalten-Leitungen (115) geschaltete Anordnung einem Dekodierer ausgehende Signale ansprechen,
(136) mit hoher Impedanz aufweist. geöffnet sind. Die einer nicht angesteuerten Speicher-
7. Anordnung nach Anspruch 6, dadurch ge- zelle zugeordneten Spalten-Leitungen »sehen ■<
jeweils kennzeichnet, daß die Anordnung (136) mit 45 mittels der geschlossenen Eingabe Ausgabe-Schalthoher
Impedanz als ohmscher Widerstand aus- kreise eine hohe Spannung und eine niedrige Spangeführt
ist. nung an den Knotenpunkten der Speicherzelle. Wäh-
8. Verfahren zur Vermeidung des Einschrei- rend der Zeit, in der die Eingabe Ausgabe-Schaltbens
von Informationen in nur über eine Zeilen- kreise einer nicht angesteuerten Zelle geschlossen
leitung angesteuerte Speicherzellen einer bit- 50 sind, lädt sich die Leitungskapazität jeder Spaltenorientierten
Speicheranordnung nach einem der Leitung auf das Potential des zugeordneten Knoten-Ansprüche
1 bis 7, in welche jede Speicherzelle punktes auf. Beim öffnen der Eingabe Ausgabe eine
Information derart speichert, daß ein Tor- Schaltkreise, wenn der Zeilen-Ansteuerungsimpuls
elektroden-Kondensator eines der Feldeffekt- beendet ist, bleibt die einem Knotenpunkt niedriger
Transistoren der bistabilen Schaltung über eine 55 Spannung zugeordnete Spalten-Leitung auf einem
Zeilen- und eine Spalten-Leitung auf eine vor- niedrigeren Potential als vorher. Nach einer Anzahl
gegebene Versorgungsspannung aufgeladen wird, von Lese- bzw. Schreibzyklen (z. B. der gleichen
dadurch gekennzeichnet, daß ein Potential von Speicherzelle) ist das Potential auf einer Spaltenetwa
dem höchsten während des Einschreibens Leitung praktisch auf Erdpotential gesunken. Unter
auftretenden Spannungsv.-ert an die den nicht an- 60 solchen Umständen besteht die Möglichkeit, daß
gesteuerten Speicherzellen zugeordneten Spalten- eine weitere nicht angesteuerte Speicherzelle bei ErLeitungen
angelegt wird, so daß der Spalten- regung ihrer Zeilen-Leitung eine niedrige Spannung
Leitungskondensator auf die höchste während auf einer ihrer Spalten-Leitungen antrifft und dades
Einschreibens auftretende Spannung aufge- durch das Einschreiben einer fehlerhaften Informaladen
wird. 65 tion in diese Speicherzelle verursacht.
9. Verfahren nach Anspruch 8, dadurch ge- Die einzige bisher angewandte Technik besteht
kennzeichnet, daß das Anlegen des Potentials darin, über einen Arbeitswiderstand eine derartige
kontinuierlich erfolgt. Spannung anzulegen, daß an einem bestimmten
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| US3789243A (en) * | 1972-07-05 | 1974-01-29 | Ibm | Monolithic memory sense amplifier/bit driver having active bit/sense line pull-up |
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| US3986054A (en) * | 1973-10-11 | 1976-10-12 | International Business Machines Corporation | High voltage integrated driver circuit |
| US4110840A (en) * | 1976-12-22 | 1978-08-29 | Motorola Inc. | Sense line charging system for random access memory |
| US4156291A (en) * | 1977-07-08 | 1979-05-22 | Xerox Corporation | Circuitry for eliminating double ram row addressing |
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|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
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