DE2052112A1

DE2052112A1 - Circuit for generating a carrier

Info

Publication number: DE2052112A1
Application number: DE19702052112
Authority: DE
Inventors: Werner Dipl.-Ing. 3000 Hannover. H03c 1-54 Scholz
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1970-10-23
Filing date: 1970-10-23
Publication date: 1972-04-27
Also published as: AU3437071A; AU452890B2

Description

Schaltung zur Erzeugung eines Trägers In der Rundfunk- und Fernsehtechnik werden oft Träger benötigt, deren Frequenz f0 ein bestimmtes Vielfaches einer vorgegebenen Frequenz fl ist. Dies ist z.B. der Fall bei dem nur auf bestimmten Frequenzen schwingenden Überlagerungsoszillator in einem Eipseitenband-Rundfunkempfänger und in der Farbfernsehtechnik zur Erzeugung eines Farbträgers, dessen Frequenz mit der Zeilenfrequenz verkoppelt ist. Circuit for generating a carrier in radio and television technology carriers are often required whose frequency f0 is a certain multiple of a predetermined one Frequency is fl. This is the case, for example, with the vibrating only at certain frequencies Local oscillator in an egg sideband radio receiver and in color television technology to generate a color carrier whose frequency is coupled to the line frequency is.

Es ist bekannt, zur Erzeugung des Trägers einen Oszillator vorzusehen, der auf die gewünschte Frequenz fO = n . fl abgestimmt ist, die erzeugte Schwingung und einen Vergleichsimpuls mit der Frequenz fl einer Phasenvergleichsstufe zuzuführen, die eine den Oszillator steuernde Regelspannung erzeugt. Je größer hierbei n ist, desto größer muß auch die Frequenzkonstanz des Oszillators sein, damit die Oszillatorschwingung sich stets auf das gewünschte Vielfache von fl einstellt. Durch Amplitudenbegrenzung der Regelspannung kann z.B. dafür gesorgt werden, daß der.Oszillator nicht auf der unerwünschten Frequenz (n + 1) . fl oder (n - 1) . fl einrastet.It is known to provide an oscillator for generating the carrier, which oscillator is set to the desired frequency fO = n. fl is matched to feed the generated oscillation and a comparison pulse with the frequency fl to a phase comparison stage, which generates a control voltage that controls the oscillator. The greater n is here, the greater the frequency constancy of the oscillator must be so that the oscillator oscillation is always to the desired multiple of fl adjusts. By limiting the amplitude of the control voltage, it can be ensured, for example, that the oscillator does not operate at the undesired frequency (n + 1). fl or (n - 1). fl locks into place.

Will man Frequenzabweichungen ausregeln, die ein Mehrfaches von sind, was z.B. dann der Fall ist, wenn n eine große Zahl ist oder die Frequenzkonstanz des Oszillators schlecht ist, so braucht man eine entsprechend große Amplitude für die Regelspannung. Die oben erwähnte Begrenzung der Regelspannung kann dann nicht angewendet werden.If you want to correct frequency deviations that are a multiple of, which is the case, for example, if n is a large number or the frequency constancy of the oscillator is bad, you need a correspondingly large amplitude for the control voltage. The above-mentioned limitation of the control voltage cannot then be applied.

Zur Vermeidung der genannten Unsicherheit ist es bekannt (DT-OS 1 537 491), die Frequenz des im Oszillator erzeugten Trägers so mit einem Frequenzteiler herabzusetzen, z.B. auf die Frequenz fl, und den Phasenvergleich bei dieser Frequenz zwischen zwei Impulsfölgen gleicher Frequenz vorzunehmen. Der Frequenzteiler kann bis auf fl oder bis auf ein niedrigzahliges Vielfaches von fl, z.B. 2 . fl herunterteilen.To avoid the uncertainty mentioned, it is known (DT-OS 1 537 491), the frequency of the carrier generated in the oscillator with a frequency divider reduce, e.g. to the frequency fl, and the phase comparison at this frequency between two pulse trains of the same frequency. The frequency divider can up to fl or up to a low multiple of fl, e.g. 2. divide fl down.

Im synchronen Zustand arbeitet der Frequenzteiler wie ein Zähler, indem er zwischen zwei f-Impulsen stets die gleiche Schwingungszahl von f zählt. Vor dem Einrasten kann jedoch der Teiler nicht 0 als Zähler arbeiten, da der Zustand seiner Stufen z.Zt. des Vergleichsimpulses, d.h. die Ausgangsposition des Zählers, undefiniert ist. Die Schaltung kann deshalb nur dann von selbst einrasten, wenn die Frequenz des Oszillators im nichtgeregelten Zustand dicht bei der gewünschten Frequenz n . fl liegt.In the synchronous state the frequency divider works like a counter, by always counting the same number of f vibrations between two f-pulses. Before it snaps into place, however, the divider cannot work 0 as a counter because the state its levels currently of the comparison pulse, i.e. the starting position of the counter, is undefined. The circuit can therefore only click into place when the frequency of the oscillator in the non-regulated state close to the desired one Frequency n. fl lies.

Der Erfindung liegt die Aufgabe zugrunde, bei einer solchen bekannten Schaltung mit einem Frequenzteiler das Fangverhalten, d.h. das Einrasten des Oszillators in den synchronisierten Zustand, zu verbessern.The invention is based on the object of such a known Circuit with a frequency divider the catch behavior, i.e. the locking of the oscillator in the synchronized state, to improve.

Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.This object is achieved by the invention specified in claim 1. Further developments of the invention are given in the subclaims.

Durch die Erfindung wird erreicht, daß der Frequenzteiler bereits vor dem Einrasten der Regelschaltung einwandfrei als Zähler arbeitet. Erfindungsgemäß wird der Zustand des Frequenzteilers nach jeden Vergleichsimputs in eine definierte Ausgangslage gebracht.The invention ensures that the frequency divider is already works properly as a counter before the control circuit engages. According to the invention the state of the frequency divider becomes a defined after each comparison input Initial situation brought.

Von diesem Zeitpunkt an zählt also der Frequenzteiler exakt die Perioden des Trägers am Ausgang des Oszillators.From this point on, the frequency divider counts the periods exactly of the carrier at the output of the oscillator.

Die Erfindung wird im folgenden anhand der Zeichnung erläutert.The invention is explained below with reference to the drawing.

Darin zeigen Fig. 1 ein Prinzipschaltbild der Erfindung, Fig. 2 ein praktisch erprobtes Ausführungsbeispiel, Fig. 3 ein einzelnes Flip-Flop des Zählers gemäß Fig. 2, Fig. 4 die Zusammenschaltung der Flip-Flop gemäß Fig. 3 zu dem Zähler und Fig. 5 das Impulsschema zu Fig. 4 In Fig. 1 schwingt ein Oszillator 1 auf der Frequenz fO = n . f1.Show in it Fig. 1 is a basic circuit diagram of the invention, FIG. 2 shows an exemplary embodiment that has been tried and tested in practice, FIG. 3 shows a single flip-flop of the counter according to FIG. 2, FIG. 4 shows the interconnection of the flip-flop according to FIG. 3 for the counter and FIG. 5 the pulse scheme for FIG. 4 In FIG. 1, an oscillator oscillates 1 on the frequency fO = n. f1.

Der Oszillator 1 wird über eine Leitung 2 von einer Regelspannung UR gesteuert, die in einer Phasenvergleichsstufe 3 erzeugt wird.The oscillator 1 is supplied with a control voltage via a line 2 UR controlled, which is generated in a phase comparison stage 3.

Diese wird einerseits mit einem Vergleichsimpuls 4 mit der Frequenz f1 und andererseits mit dem an einer Klemme 5 stehenden Träger über einen als Frequenzteiler dienenden Zähler 6 gespeist.This is on the one hand with a comparison pulse 4 with the frequency f1 and on the other hand to the carrier at a terminal 5 via a frequency divider serving counter 6 fed.

Der Zähler 6 ist ein Frequenzteiler mit dem Teilerverhältnis n:p und erzeugt jeweils nach n/p Schwingungen des Trägers eine Impulsflanke bestimmter Richtung. Bei p = 1 werden in der Phasenvergleichsstufe 3 Impulse gleicher Frequenz verglichen und zu einer Regelspannung UR verarbeitet. Die Regelspannung UR regelt die Frequenz und Phase des im Oszillator 1 erzeugten Trägers so, daß der Träger an der Klemme 5 die gewünschte Frequenz f0 = n . f1 hat. Die soweit beschriebene Schaltung ist bekannt.The counter 6 is a frequency divider with the division ratio n: p and generates a pulse edge in a specific direction after n / p oscillations of the carrier. If p = 1, 3 pulses of the same frequency are compared in the phase comparison stage and processed to a control voltage UR. The control voltage UR regulates the frequency and phase of the carrier generated in the oscillator 1 so that the carrier is at the terminal 5 the desired frequency f0 = n. f1 has. The circuit described so far is known.

Erfindungsgemäß wird der Zähler 6 über eine Leitung 7 kurz nach jedem Vergleichsimpuls 4 in seine Nullstellung zurückgestellt.According to the invention, the counter 6 is via a line 7 shortly after each Comparison pulse 4 reset to its zero position.

Dadurch wird stets ein definierter Zeitpunkt für den Zählbeginn der Perioden des Trägers an der Klemme 5 geschaffen, so daß auch im nichteingerasteten, d.h. nicht synchronisierten Zustand des Oszillators 1 der Frequenz teiler als echter Zähler arbeitet und stets eine im richtigen Sinne wirkende Regelspannung UR erzeugt.This means that there is always a defined point in time for the start of counting Periods of the carrier created at the terminal 5, so that even in the non-engaged, i.e. not synchronized state of the oscillator 1 of the frequency divider than real The counter works and always generates a control voltage UR that works in the right direction.

Damit wird der Übergang der Regelschaltung vom nichtsynchronen in den synchronen Zustand nicht nur beschleunigt, sondern bei großen Frequenzabweichungen überhaupt erst ermöglicht.The transition of the control circuit from non-synchronous to not only accelerates the synchronous state, but also with large frequency deviations made possible in the first place.

Fig. 2 zeigt-ein praktisch erprobtes Auführungsbeispiel, bei dem aus einer Folge von Zeilensynchronimpulsen S mit der Frequenz H ein Träger mit der Frequenz 32 fH = 500 kHz an der Klemme 5 erzeugt wird. Die Vorderflanke des negativ gerichteten Impulses S öffnet kurz den Transistor T1. Dabei entsteht an der Gegentaktspule Spl ein Vergleichs-Nadelimpuls 4 im Gegentakt für die Phasenvergleichsstufe 3, der, wie in Fig. 1, die Ausgangsspannung des Zählers 6 über eine Leitung 8 zugeführt wird. Der Phasenvergleich erfolgt zwischen den Frequenzen fH und 2 fH, wobei der Zähler 6 ein Teilerverhältnis von 32 : 2 hat. Zwecks Vermeidung eines Nachschwingens nach der Sperrung des Transistors T1 ist die Spule Spl durch eine Diode 9 überbrückt. Als Oszillator 1 dient ein Multivibrator mit den Transistoren T3 und T4, der über die Leitung 2 an den Basen der Transistoren mit der Regelspannung UR gesteuert wird. Im eingerasteten Zustand, d.h. bei synchronisiertem Oszillator 1, wird jede zweite ansteigende Rechteckflanke an der Leitung 8 durch die Phasenvergleichsstufe 3 auf die am Widerstand R1 eingestellte Spannung geklemmt. In welchem Punkt der Rechteckflanke die Klemmung erfolgt, hängt von der jeweils erforderlichen Regelspannung UR ab. Während des Teilbildsynchronsignals fällt jede ansteigende Rechteckflanke, die den Zähler 6 verläßt, mit einem Impuls 4 zusammen. Dadurch wird die Störung der Regelspannungserzeugung durch die verdoppelte Impulsfrequenz weitgehend ausgeschaltet. Ein Transistor T2 dient als Impedanzwandler für die am Ausgang der Phasenvergleichsstufe 3 erzeugte Regelspannung UR. Der Transistor 6 erzeugt aus der Rückflanke des in der Phasenvergleichsstufe 3 zur Klemmung dienenden Nadelimpulses 4 einen Impuls 11 mit steil abfallender Flanke, der erfindungsgemäß zur Rückstellung des Zählers 6 an einer Rückstellklemme R dient. Durch diesen Impuls 11 werden z.B. vier Flip-Flops des Zählers 6 in eine definierte Ausgangsstellung gebracht.Fig. 2 shows a tried and tested embodiment in which from a sequence of line sync pulses S with the frequency H a carrier with the frequency 32 fH = 500 kHz generated at terminal 5 will. The leading flank of the negative-going pulse S briefly opens transistor T1. This creates at the push-pull coil Spl a comparison needle pulse 4 in push-pull for the phase comparison stage 3, which, as in FIG. 1, is supplied with the output voltage of the counter 6 via a line 8 will. The phase comparison takes place between the frequencies fH and 2 fH, where the Counter 6 has a division ratio of 32: 2. To avoid ringing after the transistor T1 has been blocked, the coil Spl is bridged by a diode 9. A multivibrator with transistors T3 and T4 is used as the oscillator 1 via the line 2 at the bases of the transistors is controlled with the control voltage UR. In the locked state, i.e. when oscillator 1 is synchronized, every second rising rectangular edge on line 8 through phase comparison stage 3 the voltage set at resistor R1 clamped. At which point the rectangular flank clamping takes place, depends on the required control voltage UR. During the field sync signal, every rising edge of the rectangle that causes the Counter 6 leaves together with a pulse 4. This causes the disturbance of the control voltage generation largely switched off by the doubled pulse frequency. A transistor T2 serves as an impedance converter for the output of the phase comparison stage 3 generated Control voltage UR. The transistor 6 generates from the trailing edge in the phase comparison stage 3 needle pulse used for clamping 4 a pulse 11 with a steeply falling edge, which according to the invention is used to reset the counter 6 at a reset terminal R. This pulse 11 turns, for example, four flip-flops of the counter 6 into a defined Brought to the starting position.

Fig. 3 zeigt ein einzelnes Flip-Flop des Zählers 6. Es hat einen Eingang E, dem die zu zählende Impulsfolge von der Klemme 5 zugeführt wird, und einen Eingang R, dem der Rückstellimpuls 11 zugeführt wird, sowie zwei Ausgänge A1 und A2. Das Flip-Flop wird jeweils durch abfallende Spannungen an den Klemmen E und R weitergeschaltet.Fig. 3 shows a single flip-flop of the counter 6. It has one input E, to which the pulse train to be counted is fed from terminal 5, and an input R, to which the reset pulse 11 is fed, and two outputs A1 and A2. That Flip-flop is switched on by falling voltages at terminals E and R.

Fig. 4 zeigt die Zusammenschaltung der vier Flip-Flops gemäß Fig, 3 zu einem Zähler 6 gemäß Fig. 2. Der Transistor T7 dient als Trennstufe. Der an der Klemme R zugeführte Rückstellimpuls löst bei jedem Flip-Flop eine Weiterschalt-Impulsflanke aus. Die ser Rückstellimpuls wird daher am zweiten, dritten und vierten Flip-Flop so zugeführt, daß der fast gleichzeitig an der Klemme E erscheinde Weiterschaltimpuls sich nicht auswirken kann. Am 1. Flip-Flop wird der Rückstellimpuls mit kleiner .Zeitkonstante zugeführt, damit das Flip-Flop nach möglichst kurzer Zeit wieder über den Eingang E weitergeschaltet werden kann.FIG. 4 shows the interconnection of the four flip-flops according to FIG. 3 to a counter 6 according to FIG. 2. The transistor T7 serves as an isolating stage. The on The reset pulse supplied to terminal R triggers a switching pulse edge for each flip-flop the end. The water reset pulse is therefore on the second, third and fourth flip-flop fed in such a way that the switching pulse appears almost simultaneously at terminal E. can not affect. On the 1st flip-flop, the reset pulse becomes smaller .Time constant supplied so that the flip-flop again after the shortest possible time can be switched on via input E.

Fig. 5 zeigt das Impulsschema für den Zähler gemäß Fig. 4. Die Symbole A,E,R zeigen, an welchen Punkten in Fig. 4 die Impulse gem. Fig. 5 stehen. Daraus geht hervor, daß bei eingerasteter Regelung die Zuführung des Rückstellimpulses keine Auswirkung.hat, da dann bereits alle Flip-Flops in der Stellung sind, in die sie durch den Rückstellimpuls gebracht werden sollen. Wird die Oszillatorfrequenz von zu hoher Frequenz auf den gewünschten Wert n . fl geregelt, so ist gemäß Fig. 5 der Rückstellimpuls bereits kurz vor Erreichen der richtigen Frequenz nicht mehr wirksam. Deshalb fängt die Regelung besonders sicher, wenn die Eigenfrequenz des-ungeregelten Multivibrators 1 oberhalb der Sollfrequenz n . f1 liegt. Die beschriebene Schaltung gemäß Fig. 2,4 hat einen Fangbereich zwischen 500 und 580 kHz sowie eine hohe Regelgeschwindigkeit mit großem Haltebereich. Die kann daher gut als Trägerregenerator bei der Wiedergabe eines auf einem Aufzeichnungsgerät aufgezeichneten PAL-Farbfernsehsignals dienen.FIG. 5 shows the pulse scheme for the counter according to FIG. 4. The symbols A, E, R show at which points in Fig. 4 the pulses according to Fig. 5 are located. From it it can be seen that when the control is locked, the reset pulse is supplied has no effect, since then all flip-flops are already in the position in which they are to be brought by the reset pulse. Becomes the oscillator frequency from too high a frequency to the desired value n. fl is regulated, according to Fig. 5 the reset pulse stopped shortly before reaching the correct frequency effective. Therefore, the regulation starts particularly safely when the natural frequency of the unregulated Multivibrators 1 above the setpoint frequency n. f1 lies. The circuit described according to Fig. 2.4 has a capture range between 500 and 580 kHz and a high control speed with a large holding area. It can therefore be used as a carrier regenerator for playback of a PAL color television signal recorded on a recorder.

Claims

Patent claims

1. Circuit for generating a carrier whose frequency is equal to fO a multiple n of a frequency f1, with an oscillator whose frequency is regulated by a control voltage from a phase comparison stage, the one hand a comparison pulse train with the frequency fl and on the other hand that in the oscillator generated carrier is fed via a frequency divider, characterized in that that the frequency divider (6) a reset pulse shortly after the comparison pulse (4) (11) is supplied.

2. Circuit according to claim 1, characterized in that the reset pulse (4.11) is obtained from the comparison pulse (4).

3. A circuit according to claim 2, characterized in that the comparison pulse (4) is a needle pulse and the reset pulse (11) is from the trailing edge of the needle pulse is obtained (Fig. 2).

4. A circuit according to claim 1, characterized in that the frequency divider (6) divided down to an integer multiple p of the frequency fl (Fig. 2).

5. A circuit according to claim 4, characterized in that at one comparison pulse derived from the line sync pulse (S) of a television signal (4) the factor p is an even number.

6. A circuit according to claim 1, characterized in that the fundamental frequency of the free-running oscillator (1) is larger than the target frequency fo lee r? e i te