DE19958143A1 - Programmierbare Zwischenverbindung zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis - Google Patents

Abstract

Es werden eine FPGA-Zelle und eine FPGA-Anordnungsstruktur offenbart, die zum Programmieren und Löschen das FN-Tunneln verwenden. Jede Zelle umfaßt einen Schalt-Feldeffekttransistor (10) mit schwimmendem Gate (26) und einen Lese-Feldeffekttransistor (12) mit schwimmendem Gate (26), wobei sowohl die schwimmenden Gate (26) eine gemeinsame Leitung besitzen als auch die Steuer-Gates (30) eine gemeinsame Leitung besitzen. Das Programmieren einer Zelle wird durch eine Vorspannung der gemeinsamen Steuer-Gate-Leitung (30) und der Sources und Drains des Lesetransistors (12) bewirkt. Die Sources und Drains des Lese-Feldeffekttransistors (12) sind aus vergrabenen dotierten Schichten (z.B. N+ in einem P-dotierten Substrat) ausgebildet, die vor dem Ausbilden des schwimmenden Polysilicium-Gates (26) und des Polysilicium-Steuer-Gates (30) ausgebildet wurden. Die seitliche Diffusion des Dotierungsmittels von den vergrabenen Sources und Drains in den Kanal unter dem schwimmenden Gate (26) erleichtert das Elektronentunneln während der Lösch- und Programmieroperationen, während die abgestuften Übergänge der vergrabenen Sources und Drains den Zwischenband-Tunnel-Leckverlust verringern.

Description

Die Erfindung betrifft eine programmierbare Zwischenverbindung zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis gemäß dem Oberbegriff des Anspruchs 1.

Eine feldprogrammierbare Gate-Anordnung (FPGA) umfaßt eine Anord­ nung von Logikelementen und von Verdrahtungsverbindungen mit Tausenden oder Zehntausenden von programmierbaren Zwischenverbindungen, so daß die FPGA durch den Anwender zu einem integrierten Schaltkreis mit definierten Funktionen konfiguriert werden kann. Jede programmierbare Zwischenverbindung bzw. jeder programmierbare Schalter kann zwei Schaltkreisknoten in dem inte­ grierten Schaltkreis verbinden, um eine Verdrahtungsverbindung herzustellen (oder zu unterbrechen) oder um die Funktion oder die Funktionen eines Logikele­ ments einzustellen.

FPGAs verwenden für die programmierbare Zwischenverbindung entwe­ der Speicherzellen oder Antisicherungen. Speicherzellen sind neuprogrammier­ bar, während Antisicherungen lediglich einmal programmierbar sind. Eine neue programmierbare Zwischenverbindung vom Typ des nichtflüchtigen Speichers ist in US 5 764 096 beschrieben. In dieser FPGA wird eine nichtflüchtige neupro­ grammierbare Transistorspeicherzelle (NVM-Zelle) verwendet, um ein Universal­ schaltelement zum zufälligen Verbinden von FPGA-Verdrahtungs- und Schalt­ kreiselementen zu schaffen. Grundsätzlich besitzt eine NVM-Zelle einen MOS- Transistor mit einem schwimmenden Gate, das geladen und/oder entladen werden kann. Das Laden und/oder Entladen des schwimmenden Gates schafft das Merkmal der nichtflüchtigen Programmierbarkeit der NVM-Technologien.

In einer FPGA und tatsächlich in jedem integrierten Schaltkreis ist es wichtig, daß die Elemente der FPGA für einen effizienten Entwurf des Schaltkrei­ ses so kompakt wie möglich sind und so leicht wie möglich hergestellt werden. US 5 633 518 ist auf hochkompakte Zellen einer der in US 5 764 096 beschriebe­ nen programmierbaren Zwischenverbindungen gerichtet. Es wird eine effiziente Anordnung solcher Zwischenverbindungen, von denen jede wahlweise program­ mierbar ist, erzielt. Jede programmierbare Zwischenverbindungszelle besitzt einen ersten MOS-Transistor mit Sources und Drains, die an erste bzw. zweite Schalt­ kreisknoten angeschlossenen sind, sowie ein schwimmendes Gate, das den ersten MOS-Transistor in Abhängigkeit von der Ladungsmenge auf dem Gate aus- und einschaltet. Außerdem besitzt die Zelle eine Tunnelvorrichtung, die mit einem Anschlußpunkt an das schwimmende Gate des ersten MOS-Transistors angeschlossen und über eine Tunneloxidschicht mit einer Programmier/Lösch-Lei­ tung verbunden ist, ein mit dem schwimmenden Gate kapazitiv verbundenes Steuer-Gate sowie wenigstens eine Tunnelsteuerleitung zum steuerbaren Sperren des Tunnels durch die Oxidschicht. Die Tunnelsteuerleitung und die Program­ mier/Löschleitung bilden einen PN-Übergang, der in der Nähe des Gebiets unter der Tunneloxidschicht, jedoch seitlich versetzt von ihr liegt. Zum Sperren des Tunnelns erstreckt sich die Ladung des Verarmungsgebiets des Übergangs unter einer Sperr-Vorspannung über das Gebiet unter dem Tunneloxid. Dies ermöglicht, daß jede programmierbare Zwischenverbindung wahlweise programmiert werden kann.

US 5 838 040 beschreibt eine FPGA-Zellen- und -Anordnungs-Struktur mit einer höheren Herstellungsausbeute, mit einer höheren Zuverlässigkeit, mit einer höheren Programmiergeschwindigkeit, mit verbesserten Grenzwerten und mit verringerten Kosten. Die Zelle enthält einen Gate-Schalttransistor und einen Gate-Lesetransistor mit gemeinsamen schwimmenden Gates, wobei der Lese­ transistor durch das Fowler-Nordheim-Elektronentunneln (FN-Elektronentunneln) zu und von dem Transistor-Drain und zu und von dem schwimmenden Gate außerdem das Programmieren und Löschen des Schalttransistors liefert. Zur Verwendung beim Abtasten der Schwellwertspannung des Lesetransistors und des Schalttransistors und somit zum Messen des programmierten oder gelöschten Zustands des Schalttransistors sind in einer Anordnung von Zellen oder in einer FPGA-Kachel in jeder Spalte jeweils an die Source- und Drain-Gebiete der Lesetransistoren zwei Spaltenleitungen angeschlossen.

Die Verwendung des Lesetransistors zum Programmieren und Löschen des Schalttransistors kann sich auf die Lesefunktion des Transistors auswirken. Für ein genaues Abtasten, für eine enge Verteilung, für eine einfache Schaltungs­ anordnung und für einfache Herstellungsschritte sollten die Lese- und Schalttran­ sistoren völlig gleiche Vorrichtungen sein. Für das Elektronentunneln zwischen dem schwimmenden Gate und denn Drain erforderte die Programmier- und Lösch­ funktion jedoch bisher einen nichtsymmetrischen Drain-Übergang in dem Lesetransistor. Diese Asymmetrie ist schwer herunterzuskalieren und kann zu ei­ ner ungleichförmigen FN-Programmierung (zu einem ungleichförmigen Elektro­ nentunneln) und zu einer örtlich begrenzten Belastung auf das Tunneloxid führen. Ferner benötigt der Drain eine längere Kanallänge, um einen Durchgriff, der zu einer größeren Zellenhöhe führt, zu verhindern. Die Struktur gemäß US 5 838 040 besitzt eine symmetrische Source/Drain-Struktur mit Elektronentunneln von bei­ den Source/Drain-Gebieten zu dlem schwimmenden Gate. Die Sources und Drains sind jedoch durch ein selbstjustierendes Gate-Implantat ausgebildet, das das Elektronentunneln vom Rand der Source bzw. des Drains und des schwimmenden Gates erfordert.

Die Herstellung der Programmier-Drain/Polysilicium-Gate-Struktur erzeugt weitere Beschränkungen. Um das Elektronentunneln zwischen dem Drain 114 und dem schwimmenden Gate 112 zu erleichtern, müssen sich das Steuer-Gate 110 und das schwimmende Gate 112 eines Lese/Programmier-Transistors in dem Siliciumsubstrat 113, wie in der Querschnittsansicht in Fig. 2 gezeigt ist, mit dem Drain 114 stärker als mit der Source überlappen. Da sich das Ionenimplantat 118 durch die Ionenwanderung während des Temperns, wie bei 120 gezeigt ist, unter die Gate-Strukturen erstreckt, ist die Drain-Dotierung infolge der Überlappung nicht gleichförmig. Ferner beeinflußt die ungleichförmige Polysilicium-Gate- Struktur, die an den Gate-Kanten gekrümmte ("curved or smiling") untere Oberflächen besitzt, die Drain-Übergangs-Flanken-Programmiergeschwindigkeit und erfordert eine höhere Bitleitungsspannung, was zu einer erhöhten Bitleitungs­ störung und zu einem erhöhten Bitleitungs-Leckverlust führt.

Aufgabe der Erfindung ist es, eine Zwischenverbindung nach dem Ober­ begriff des Anspruchs 1 zu schaffen, die eine verbesserte Transistorstruktur und damit eine verbesserte Funktionalität aufweist.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des An­ spruchs 1 gelöst.

Eine solche nichtflüchtige neuprogrammierbare Zwischenverbindungszelle enthält einen Schalttransistor und einen Lesetransistor, wobei die Programmie­ rung der Zelle durch das Elektronentunneln von den Sources und Drains des Le­ setransistors zu dem schwimmenden Gate der Zelle erzeugt wird. Für die Source/Drain-Gebiete des Lesetransistors werden vergrabene dotierte (N⁺- oder P⁺-) Gebiete in einem Halbleitersubstrat erzeugt. Die vergrabenen Gebiete wer­ den vor dem Ausbilden des floatenden Polysilicium-Gates und der Steuer-Gate- Strukturen ausgebildet, wobei das Dotierungsmittel von dem Source/Drain- Implantat während der Gate-Herstellung seitlich in den Kanal unter dem schwimmenden Gate diffundiert, was das spätere Elektronentunneln erleichtert. Ferner schafft der abgestufte Übergang des vergrabenen Bitleitungs- Source/Drain-Gebiets einen niedrigen Zwischenband-Tunnel-Leckverlust von dem schwimmenden Gate.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschrei­ bung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand eines in den beigefügten Abbil­ dungen dargestellten Ausführungsbeispiels näher erläutert.

Fig. 1A-1C sind eine Draufsicht einer Zelle, eine Draufsicht einer Anord­ nung von Zellen und ein Stromlaufplan einer FPGA-Struktur.

Fig. 2 ist eine Schnittansicht einer bekannten Struktur eines Lese/Programmier-Transistors.

Fig. 3 ist ein Stromlaufplan einer FPGA-Zelle gemäß US 5 838 040.

Fig. 4 ist eine Schnittansicht des Lesetransistors nach Fig. 2.

Fig. 5 ist eine Draufsicht des Entwurfs der FPGA-Zelle nach Fig. 2.

Fig. 3, die einen ein Stromlaufplan einer FPGA-Zelle der US 5 838 040 darstellt, zeigt einen Schalttransistor 10, eine Fowler-Nordheim-Tunnelvorrichtung und einen Lesetransistor 12. Die Kontakte 14 und 16 des Schalttransistors sind an die Drain- bzw. Source-Gebiete dieses Transistors angeschlossenen, während die Kontakte 18 und 20 des Lesetransistors 12 an die Drain- bzw. Source-Gebiete jenes Transistors angeschlossenen sind. Außerdem ist der Drain des Lesetransi­ stors an eine Drain-Spaltenleitung (Metalleitung) 22 angeschlossen, während die Source an eine Source-Spaltenleitung (Metalleitung) 24 angeschlossen ist. Die Spaltenleitungen 22, 24 sind an sämtliche Source- und Drain-Gebiete des Lese­ transistors in einer Spalte angeschlossen. Der Schalttransistor 10 und der Lese­ transistor 12 nutzen ein gemeinsames floatendes Gate 26, das zwischen dem Steuer-Gate 28 des Schalttransistors 10 und dem Steuer-Gate 30 des Lesetransi­ stors 12 liegt. Außerdem sind die Steuer-Gates an eine Zeilenleitung (die Leitung Poly-2) 32 angeschlossen.

Gemäß Fig. 4 liegt das schwimmende Gate 26 in dem Lesetransistor eng benachbart auf dem N⁺-dotierten Clrain 34 und/oder auf der Source 35 des Lese­ transistors, wobei ein Spezialtunneloxid 36 mit einer Dicke in der Größenordnung von 80 Å-120 Å das schwimmende Gate 26 und den N⁺-Drain 34 trennt, um das mit dem Pfeil 38 bezeichnete Tunneln der Elektronen zwischen dem schwimmenden Gate und den Drain-Gebieten zu erleichtern. Somit geschieht das Löschen der FPGA-Zelle durch Elektronentunneln von den Drain-Source- und Kanal-Gebieten zu dem schwimmenden Gate. Das Programmieren der FPGA- Zelle geschieht durch Elektronentunneln von dem schwimmenden Gate zu dem Drain und/oder zu der Source.

Der Schalttransistor 10 und der Lesetransistor 12 liegen räumlich beab­ standet horizontal ausgerichtet in einem Halbleiterwafer, wobei das schwimmende Gate 26 eine zwischen der Source, und dem Drain des Transistors 10 und zwi­ schen der Source und dem Drain des Lesetransistors 12 über dem Kanalgebiet liegende erste Polysiliciumleitung (Poly-1) umfaßt. Die Leitung Poly-1 endet bei­ derseits der Zelle und wird nicht zu benachbarten Zellen fortgesetzt. Die Steuer- Gates 28, 30 der zwei Transistoren werden von einer zweiten Polysiliciumleitung (Poly-2) 32 geliefert, die über der Leitung Poly-1 verläuft und mit ihr selbstjustiert ist. Die Leitung Poly-2 wird zu sämtlichen Transistoren in den in einer Zeile angeordneten Zellen fortgesetzt. Die Drain-Spaltenleitung 22 ist an dem Kontakt 18 an den Drain angeschlossen und wird vertikal fortgesetzt, so daß sie einen Kontakt zu den Drain-Anschlußpunkten sämtlicher Lesetransistoren in einer Spalte herstellt. Ähnlich ist die Source-Spalten-Metalleitung 24 mit dem Source- Kontakt 20 verbunden, wobei sie vertikal verläuft, so daß sie einen Kontakt zu sämtlichen Source-Gebieten des Lesetransistors in der Spalte herstellt. Somit sind in einer Spalte von FPGA-Zellen sämtliche Sources der Lesetransistoren an eine als eine Source-Spalte bezeichnete Spaltenleitung angeschlossen, während sämtliche Drains an eine als eine Drain-Spalte bezeichnete zweite Spaltenleitung angeschlossen sind. Die in Fig. 4 gezeigte Zelle enthält die Hälfte eines gemein­ sam genutzten Source-Kontakts und die Hälfte eines gemeinsam genutzten Drain- Kontakts für benachbarte Lesevorrichtungen, die ebenfalls Programmier- und Löschfunktionen ausführen. Wie oben angemerkt wurde, ist die Lesevorrichtung zum Testen des programmierten oder gelöschten Zustands jeder FPGA-Zelle er­ forderlich, da die Schalttransistoren in der FPGA-Anordnung verdrahtet und nicht zugänglich sind.

Wie oben beschrieben wurde, kann die Verwendung von durch ein Dotie­ rungsmittelimplantat ausgebildeten Sources und Drains, die selbstjustierend auf das schwimmende Gate und auf das Steuer-Gate ausgerichtet sind, zu Beschrän­ kungen beim Elektronentunneln führen. Die Verwendung vergrabener Sources und Drains überwindet diese Beschränkungen. Durch Ausbilden der vergrabenen Schichten vor dem Abscheiden des Polysiliciums für die Gate-Strukturen kann das Dotierungsmittel von der vergrabenen Schicht aus seitlich diffundieren, so daß ein abgestufter Übergang entsteht, der den Zwischenband-Tunnel-Leckverlust verrin­ gert und das Programmieren des Elektronentunnelns erleichtert.

In Fig. 1A besitzt der Schalttransistor 40 Source- und Drain-Gebiete, de­ ren jeweilige Schaltkontakte 42 ähnlich zu denen des Schalttransistors nach Fig. 2 sind. Der Lesetransistor 44 besitzt ein Source-Gebiet 46 und ein Drain-Gebiet 48, die unter Verwendung einer Dotierungsmittelmaske für ein vergrabenes N⁺-Im­ plantat für ein P-dotiertes Substreit (2.10¹⁵ bei 15 keV Phosphor) ausgebildet sind, das für die Source 46 bzw. fiür den Drain 48 mit den punktierten Linien 46' und 48' gezeigt ist. Die vergrabene N⁺-Source und der vergrabene N⁺-Drain wer­ den vor dem Ausbilden des schwimmenden Gates 50 aus dem Polysilicium 1 und des Steuer-Gates 52 aus dem Polysilicium 2, die zwischen der Source und dem Drain des Schalttransistors 40 undl zwischen der Source und dem Drain des Le­ setransistors 44 verlaufen, ausgebildet. Wie bei 58 gezeigt ist, bewirkt die nach­ folgende Polysiliciumverarbeitung für den Drain 46 und für die Source 48 eine seitliche Dotierungsmitteldiffusion in das Kanalgebiet 56 zwischen der Source und dem Drain.

Gemäß Fig. 1B sind die Zellen seitlich auf das quer über die Zellen ver­ laufende Polysilicium-Steuer-Gate 52 ausgerichtet. Die schwimmenden Gates 50 sind auf jede Zelle begrenzt. Die vergrabenen Leitungen 46 und 48 der Source und des Drains verlaufen vertikal zu sämtlichen in einer Spalte gestapelten Lese­ transistoren.

In dem Stromlaufplan nach Fig. 1 C sind die jeweiligen Steuer-Gate-Span­ nungen für das Löschen/Programmieren/Lesen (Er/Prg/Rd) für nicht ausgewählte Zeilen (uR) und für ausgewählte Zeilen (sR) dargestellt. Die Spannungen betref­ fen eine Zellenstruktur mit einer Gate-Breite von 0,25 µm, mit einem Vcc von 2,5 Volt und mit einem Vtp = [-2 V, +2 Volt].

Um eine Zelle durch Injizieren von Elektronen auf das schwimmende Gate zu löschen, wird das Steuer-Gate auf 18 Volt angehoben, während die ausge­ wählte Bitleitung (sB) und die ausgewählte Spalte (sC) geerdet werden. Nicht ausgewählte Bitleitungen (uB) und nicht ausgewählte Spalten (uC) werden eben­ falls geerdet.

Für eine Programmieroperation, in der Elektronen von dem schwimmen­ den Gate entfernt werden, werden an das Steuer-Gate für die ausgewählte Zeile (sR) -11 Volt angelegt, während sämtliche anderen Steuer-Gates (uR) geerdet oder zum Verhindern einer Bitleitungsstörung auf eine positive Spannung (z. B. 0 bis +5 Volt) angehoben werden. Die Bitleitung für die zu programmierende Spalte (sB) wird auf +5 Volt angehoben, während die ausgewählte Spalte (sS) geerdet wird, wobei die Elektronen von dem schwimmenden Gate auf die Bitleitung fließen. Sämtliche anderen Bitleitungen (uD) und Spaltenleitungen (uC) werden geerdet.

Für eine Leseoperation empfängt die ausgewählte Zeile (sR) an dem Steuer-Gate 2 Volt, während die nicht ausgewählten Zeilen -5 Volt empfangen. Sämtliche Bitleitungen werden geerdet, während die ausgewählte Spalte (sC) 1 Volt empfängt. Hierauf wird der leitende oder nichtleitende Zustand der ausge­ wählten Zelle überwacht.

Die beschriebene FPGA-Zelle und die beschriebene FPGA-Anordnung sind leicht unter Verwendung der herkömmlichen EEPROM-CMOS-Bearbeitung mit wenigen Masken herzustellen. Durch das Erzeugen der versenkten N⁺-Bitlei­ tungen für die Sources und Drains des Lesetransistors vor der Polysilicium-Gate- Herstellung wird das Elektronentunneln in dem Kanalgebiet erleichtert, während die abgestuften Source/Drain-Übergänge den Zwischenband-Leckverlust verrin­ gern.

Claims (8)

1. Programmierbare Zwischenverbindung zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis, mit
einem ersten Feldeffekttransistor (10; 40), der erste und zweite Sources und Drains, die an einen ersten bzw. an einen zweiten Schaltkreisknoten (14, 16; 42) angeschlossen sind, ein schwimmendes Gate (26; 50) zum Speichern von La­ dung und ein Steuer-Gate (28; 52), um den ersten Feldeffekttransistor (10; 40) als Antwort auf die Ladung auf dem schwimmenden Gate (26; 50) ein- und auszu­ schalten, umfaßt,
einem zweiten Feldeffekttransistor (12; 44), der erste und zweite Sources und Drains (34, 35; 46, 48), einen von wenigstens einer Source und von einem Drain (34, 35; 46, 48) durch ein Tunnelsiliciumdioxid getrenntes schwimmendes Gate (26; 50) und ein mit dem schwimmenden Gate (26; 50) kapazitiv verbundenes Steuer-Gate (30; 52) umfaßt, wobei die schwimmenden Gates (26; 50) des ersten und des zweiten Feldeffekttransistors (10, 12; 40, 44) miteinander verbunden sind, dadurch gekennzeichnet, daß
die Sources und Drains (34, 35; 46, 48) des zweiten Feldeffekttransistors (12; 44) vergrabene dotierte Gebiete sind, die vor dem Ausbilden des schwimmenden Gates (26; 50) und des Steuer-Gates (30; 52) ausgebildet werden, und
an die ersten und zweiten Sources und Drains (34, 35; 46, 48) des zwei­ ten Feldeffekttransistors (12; 44) eine erste Leitung (22) bzw. eine zweite Leitung (24) angeschlossen ist, wobei das (Programmieren der Zwischenverbindung durch Anlegen von Spannungen an die erste und an die zweite Leitung (22, 24) und an das Steuer-Gate (30; 52) des zweiten Feldeffekttransistors (12; 44) bewirkt wird, während das Abtasten des leitenden und des nichtleitenden Zustands eines Kno­ tens durch wahlweises Überwachen des Leitens des zweiten Feldeffekttransistors (12; 44) durch die erste Leitung (22) und durch die zweite Leitung (24) erfolgt.

2. Zwischenverbindung nach Anspruch 1, dadurch gekennzeichnet, daß die schwimmenden Gates (26; 50) eine erste Polysiliciumleitung (Poly-1) um­ fassen, die beabstandet von diesen zwischen den Sources und Drains des ersten Feldeffekttransistors (10; 40) und beabstandet von diesen zwischen den Sources und Drains (34, 35; 46, 48) des zweiten Feldeffekttransistors (12; 44) verläuft.

3. Zwischenverbindung nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die Steuer-Gates (28, 30; 52) eine zweite Polysiliciumleitung (Poly-2, 32) umfassen, die in einer Anordnung programmierbarer Zwischenverbindungen zu benachbarten programmierbaren Zwischenverbindungen verläuft.

4. Zwischenverbindung nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Leitung (22, 24) dotierte vergrabene Leitungen umfassen, die senkrecht zu der ersten Polysiliciumleitung (Poly-1) und zu der zweiten Polysi­ liciumleitung (Poly-2, 32) verlaufen.

5. Zwischenverbindung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Polysiliciumleitung (Poly-1) auf den ersten Feldeffekttransistor (10; 40) und auf den zweiten Feldeffekttransistor (12; 44) begrenzt ist.

6. Zwischenverbindung nach einem der Ansprüche 2 bis 5, dadurch ge­ kennzeichnet, daß die erste Polysilliciumleitung (Poly-1) und die zweite Polysilici­ umleitung (Poly-2, 32) selbstjustierend sind.

7. Zwischenverbindung nach einem der Ansprüche 1 bis 6, dadurch ge­ kennzeichnet, daß der erste Feldeffekttransistor (10; 40) in einem ersten Gebiet eines Halbleiterkörpers ausgebildet ist, während der zweite Feldeffekttransistor (12; 44) in einem zu dem ersten Gebiet benachbarten zweiten Gebiet des Halb­ leiterkörpers ausgebildet ist.

8. Zwischenverbindung nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß sie Teil einer Anordnung programmierbarer Zwischenverbin­ dungen zum wahlweisen Verbindern von Schaltkreisknoten in einem integrierten Schaltkreis ist, der mehrere in Zeilen und Spalten angeordnete Zwischenverbin­ dungszellen enthält, die jeweils zum Verbinden und Trennen von Schaltkreiskno­ ten programmiert werden können, wobei jede Zelle einen ersten Feldeffekttransi­ stor (40), der auf die ersten Feldeffekttransistoren (40) der Zellen in einer ersten Spalte ausgerichtet ist, und einen zweiten Feldeffekttransistor (44), der auf die zweiten Feldeffekttransistoren (44) der Zellen in einer zweiten Spalte ausgerichtet ist, umfaßt, wobei der erste und der zweite Feldeffekttransistor (40, 44) einer Zelle auf die ersten und zweiten Feldeffekttransistoren (40, 44) der Zellen in der glei­ chen Zeile ausgerichtet sind und wobei die Sources (46) und Drains (48) des zweiten Feldeffekttransistors (44) vergrabene dotierte Schichten in einem Halb­ leitersubstrat enthalten, daß jede Zelle eine erste Polysiliciumleitung (Poly-1) besitzt, die beabstandet von diesen zwischen den Sources und Drains des ersten Feldeffekttransistors (40) verläuft und beabstandet von diesen zwischen den Sources (46) und Drains (48) des zweiten Feldeffekttransistors (44) verläuft und als ein gemeinsames schwimmendes Gate (50) für den ersten und für den zweiten Feldeffekttransistor wirkt, wobei über der ersten Polysiliciumleitung (Poly- 1) eine zweite Polysiliciumleitung (Poly-2) liegt, die als ein gemeinsames Steuer- Gate (52) für den ersten und für den zweiten Feldeffekttransistor (40, 44) wirkt, wobei die zweite Polysiliciumleitung (Poly-2) zu den anderen Zellen in einer Zeile verläuft, wobei das Programmieren einer Zelle durch Anlegen von Spannungen an die Sources (46) und an die Drains (48) des zweiten Feldeffekttransistors (44) und an die zweite Polysiliciumleitung (Poly-2) bewirkt wird, während das Abtasten des leitenden und des nichtleitenden Zustands eines Knotens durch wahlweises Überwachen des Leitens des zweiten Feldeffekttransistors (44) der Zelle über die erste und über die zweite Metalleitung (46, 48) erfolgt.