DE19906382A1 - Halbleiterspeicher mit Speicherbänken - Google Patents

Abstract

Bei Halbleiterspeichern werden Speicherbänke (11, ..., 14; 21, ..., 24) über Speicherbankdekoder (31; 42) aktiviert. Die verschiedenen Gruppen von Speicherbänken (11, ..., 14; ..., 21, ..., 24) zugeordneten Speicherbankdekoder (31; 42) weisten ein zu einer Spiegelsymmetrieachse (6) symmetrisches Layout auf. Zwischen den Speicherbankdekodern (31; 42) wird mittels eines Vordekoders (5) umgeschaltet. Der Vordekoder erzeugt hierzu für die Speicherbänke Freigabe- und Adreßsignale (EN1, ADR11, ADR01; EN2, ADR12, ADR02). Dadurch wird ermöglicht, daß die Speicherbankdekoder (31; 42) auf dem Halbleiterchip in unmittelbarer Nähe der jeweils zugeordneten Speicherbänke (11, ..., 14; 21, ...24) angeordnet werden können.

Description

Die Erfindung betrifft einen Halbleiterspeicher mit Speicher­ bänken, die durch zugeordnete Speicherbankdekoder auswählbar sind.

Die Speicherzellen in einem Halbleiterspeicher sind bekannt­ lich matrixartig, d. h. zeilen- und spaltenweise angeordnet. Für Zeilen und Spalten sind jeweilige Adreßdekoder vorgese­ hen, durch die eine der Zeilen bzw. Spalten auswählbar ist. Üblicherweise werden die Speicherzellen zeilenweise über Wortleitungen aktiviert, indem Zugriffstransistoren, über die jeweils auf einen die Information der Speicherzelle spei­ chernden Kondensator zugegriffen wird, leitend geschaltet werden. Spaltenweise ist der Leitungspfad der Transistoren an Bitleitungen angeschlossen, über die die Information einer Speicherzelle nach Verstärkung mittels eines Leseverstärkers auslesbar ist. In entsprechender Weise erfolgt der Zugriff bei einem Einschreiben von zu speichernder Information in ei­ ne Speicherzelle.

Bei jüngsten Halbleiterspeichern mit dynamischen Speicherzel­ len (DRAMs) weist das Speicherzellenfeld Bankarchitektur auf. Eine Speicherbank enthält alle diejenigen Funktionseinheiten, die erforderlich sind, um einen Speicherzugriff selbständig auszuführen. Einer Speicherbank sind daher jeweilige Zeilen- und Spaltenadreßdekoder zugeordnet sowie Leseverstärker und sonstige für den Betrieb des Halbleiterspeichers erforderli­ che Funktionseinheiten, z. B. Zeitsteuerschaltungen, Redun­ danzschaltungen etc. Gegebenenfalls können Funktionseinheiten verschiedener Speicherbänke gemeinsam genutzt werden, bei­ spielsweise Leseverstärker oder Bitleitungs- oder Spaltende­ koder.

Eine Speicherbank und die ihr zugeordneten Funktionseinheiten werden über Speicherbankdekoder aktiviert. Wenn ein Zugriff auf eine bestimmte Speicherzelle in einer Speicherbank erfol­ gen soll, werden die der Speicherbank zugeordneten Funktions­ einheit von einem Wartezustand in einen aktivierten Zustand umgeschaltet. Diese Ansteuerung bewirkt ein der Speicherbank zugeordnetes Ausgangssignal des Speicherbankdekoders. Jede Speicherbank weist eine ihr zugeordnete eindeutige Speicher­ bankadresse auf. Wenn diese Adresse an den Speicherbankdeko­ der angelegt wird, wird dessen der Speicherbank zugeordnetes Ausgangssignal aktiviert.

Mit zunehmender Anzahl von Speicherbänken werden die Spei­ cherbankdekoder komplexer. Ein DRAM mit einer Speicherkapazi­ tät von 64 MB umfaßt beispielsweise 16 Speicherbänke, ein DRAM mit 128 MB umfaßt 32 Speicherbänke. Ein einziger Deko­ der, der 16 bzw. 32 Ausgangssignale zur Aktivierung je einer Speicherbank aufweist, ist derart komplex und erfordert auf dem den integrierten Halbleiterspeicher tragenden Chip derart großen Flächenbedarf bei der schaltungstechnischen Realisie­ rung, daß die Regelmäßigkeit der Chipgeometrie gestört wird.

Die Aufgabe der Erfindung besteht darin, einen Halbleiter­ speicher mit Speicherbänken anzugeben, bei dem der Ent­ wurfsaufwand für die Speicherbankdekoder geringer ist.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei­ terspeicher gemäß den Merkmalen des Patentanspruchs 1 gelöst.

Bei einem Halbleiterspeicher gemäß der Erfindung ist das Lay­ out von Speicherbankdekodern, die unterschiedlichen Gruppen von Speicherbänken zugeordneten sind, achselspiegelsymme­ trisch ausgeführt. Mittels eines Vordekoders wird zwischen diesen Speicherbankdekodern umgeschaltet. Da einer der Spei­ cherbankdekoder nur einen Teil der gesamten Speicherbänke des Halbleiterspeichers ansteuert, sind die Schaltungen zu dessen Realisierung überschaubar. Durch Achsenspiegelung des Layouts und Vorsehen des Vordekoders wird ausgehend von einem Spei­ cherbankdekoder die Anzahl von dekodierbaren Speicherbänken verdoppelt. Vorteilhafterweise können die zueinander spiegel­ symmetrischen Speicherbankdekoder am randseitigen Ende der Speicherbänke, denen die Speicherbankdekoder jeweils zugeord­ net sind, angeordnet werden. Zweckmäßigerweise sind die von je einem Speicherbankdekoder angesteuerten Gruppen von Spei­ cherbänken in Richtung der Ecken eines den Halbleiterspeicher enthaltenden rechteckförmigen Halbleiterplättchens positio­ niert. Der Speicherbankdekoder liegt den nach innen gerichte­ ten Enden der Speicherbänke gegenüber. Nur der Vordekoder so­ wie die vom Vordekoder erzeugten Ausgangssignale liegen zwi­ schen den Speicherbankgruppen.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher, erläutert. Einander entsprechende Elemente sind mit gleichen Bezugszeichen verse­ hen. Es zeigen:

Fig. 1 ein Blockdiagramm eines Halbleiterspeichers mit 16 Speicherbänken,

Fig. 2 einen Ausschnitt aus dem Halbleiterspeicher, in dem Vordekoder und Speicherbankdekoder detaillierter dargestellt sind,

Fig. 3 einen Ausschnitt aus einer Speicherbank und

Fig. 4 ein Signaldiagramm von am Vordekoder auftretenden Signalen.

Der in Fig. 1 in Aufsicht dargestellte Halbleiterspeicher umfaßt vier Gruppen 1, 2, 3, 4 von Speicherbänken. Jede Grup­ pe von Speicherbänken umfaßt jeweils vier Speicherbänke. Die Speicherbänke 11, . . ., 14 der Gruppe 1 werden von einem Spei­ cherbankdekoder 31 angesteuert, die Speicherbänke 21, . . ., 24 der Gruppe 2 werden von einem Speicherbankdekoder 42 ange­ steuert. Die Speicherbänke der Gruppen 1 und 3 bzw. 2 und 4 werden von den jeweiligen Speicherbankdekodern 31 bzw. 42 identisch angesteuert. Dies bedeutet, daß acht Speicherbank­ paare adressierbar sind. Abweichend von der gezeigten Dar­ stellung ist auch möglich, daß den Speicherbänken der Gruppen 3 und 4 eigene Speicherbankdekoder zugeordnet sind. Die Spei­ cherbänke 31, 42 ihrerseits werden wiederum von einem Vorde­ koder 5 angesteuert. Dem Vordekoder werden eingangsseitig ein Freigabesignal EN zugeführt sowie drei Adreßsignale ADR0, ADR1, ADR2. Die drei Adreßsignale dienen zur eindeutigen Aus­ wahl einer der acht Speicherbänke 11, . . ., 14, 21, . . ., 24. Das Freigabesignal EN wird chipintern erzeugt und dient der zeitgerechten Aktivierung der Speicherbänke. Das Freigabesi­ gnal EN gibt an, daß die angelegte Adresse gültig ist. Die Adreßsignale werden von außen an den Chip angelegt. Eine Speicherzelle wird durch eine Adresse identifiziert. Je nach Organisation des Speichers werden eine einzige oder mehrere Speicherzellen, ein sogenanntes Speicherwort, durch eine Adresse gleichzeitig ausgewählt. Die Adresse besteht aus ei­ ner Vielzahl von Adreßbits, wobei die Adreßbits ADR0, ADR1, ADR2 beispielsweise die höchstwertigen Adreßbits sind. Das Layout der Speicherbank 31 geht durch Spiegelung an der Sym­ metrieachse 6 in das Layout der Speicherbank 41 über. Die Speicherbänke 41, 42 sind daher bezüglich der Symmetrieachse 6 symmetrisch. Unter dem Layout werden dabei die geometri­ schen Strukturen im Silizium des den integrierten Halbleiter­ speicher tragenden Chips verstanden, die den Dekodern 31, 42 zuordenbar sind und die im wesentlichen die Schaltungen zur Realisierung der Dekoder 31, 42 enthalten.

Wie in Fig. 2 detaillierter dargestellt, umfaßt der Spei­ cherbankdekoder 31 jeweilige Teildekoder 311, . . ., 314; der Speicherbankdekoder 42 umfaßt jeweilige Teildekoder 421, . . ., 424. Den Teildekodern des Dekoders 31 werden jeweils die gleichen Signale zugeführt, die vom Vordekoder 5 erzeugt wor­ den sind. Jeder der Teildekoder des Speicherbankdekoders 31 empfängt ein Freigabesignal EN1 sowie Adreßsignale ADR11, ADR01. Die Teildekoder 311, . . ., 314 aktivieren jeweils bei einer unterschiedlichen Kombination der Zustände der Adreßsi­ gnale ADR11, ADR01 ein Ausgangssignal, welches einer jeweils zugeordneten Speicherbank 11, . . ., 14 zugeführt wird. In ent­ sprechender Weise werden den Teildekodern des Speicherbankde­ koders 42 je ein Freigabesignal EN2 sowie Adreßsignale ADR12, ADR02 zugeführt. Die dem Speicherbankdekoder 42 zugeführten Signale ADR12, ADR0 sind zu den dem Speicherbankdekoder 31 zugeführten Signalen ADR11, ADR01 invertiert. Die Freigabesi­ gnale EN1, EN2 im Ausführungsbeispiel sind wie in Fig. 4 dargestellt Pulse, wobei Pulse nur alternativ zwischen den Signalen EN1, EN2 auftreten. Im allgemeinen treten die Pulse je nach Aktivierung der Adressen asynchron auf. Außerdem ge­ hen die Layoutstrukturen der Schaltungen der jeweiligen Teil­ dekoder des Speicherbankdekoders 42 durch Achsenspiegelung an der Symmetrieachse 6 aus den jeweiligen Layoutstrukturen der Teildekoder des Speicherbankdekoders 31 hervor. Die Spiege­ lachse 6 liegt zwischen den Speicherbankdekodern 31, 42. Bei symmetrischer Anordnung der Schaltungsteile auf dem Halblei­ terchip liegt die Spiegelachse 6 in der Chipmitte. Für den Entwurf der gesamten Speicherbankdekodierung des Halbleiter­ speichers braucht nur das Layout der Dekoderelemente 311, . . ., 314 entworfen werden, das Layout der Elemente 421, . . ., 424 ergibt sich durch bloße Spiegelung. Weiterhin vorteilhaft ist, daß die Speicherbankdekodierung "dezentral" erfolgt. Die einer Speicherbank zugeordneten Speicherbankdekoder bzw. Speicherbankdekoderelemente können auf dem Speicherchip in unmittelbarer räumlicher Nähe zur jeweiligen Speicherbank an­ geordnet werden. Wie in Fig. 1 gezeigt, sind die Speicher­ bankgruppen 1, 2, 3, 4 an den jeweiligen Ecken des rechteck­ förmigen Halbleiterchips 7 angeordnet. Die Speicherbankdeko­ der 31, 42 sind in der Nähe der innen liegenden Enden der Speicherbänke 11, . . ., 14, 21, . . ., 24 angeordnet. Vorteil­ hafterweise ist zusätzlich auch das Layout der Speicherbänke der Gruppe 1 bezüglich des Layouts der Speicherbänke der Gruppe 2 spiegelsymmetrisch zur Achse 6 ausgeführt.

Der Vordekoder 5 erzeugt aus dem Freigabesignal EN sowie den Adreßsignalen ADR0, ADR1, ADR2 die Ausgangssignale EN1, ADR11, ADR01 für den Speicherbankdekoder 31 sowie die Aus­ gangssignale EN2, ADR12, ADR02 für den Speicherbankdekoder 42. Auf Seite des Speicherbankdekoders 31 weist der Vordeko­ der 5 UND-Gatter 51, 52, 53 auf, die jeweils eines der Adreß­ signale EN1, ADR11 bzw. ADR01 erzeugen. An einem Eingang der UND-Gatter 51, 52, 53 wird je eines der Eingangssignale EN, ADR1 bzw. ADR0 zugeführt. Der andere Eingang der UND-Gatter 51, 52, 53 ist mit dem über einen Inverter 54 invertierten Adreßsignal ADR2 beschaltet. Auf Seite des Speicherbankdeko­ ders 42 sind entsprechende UND-Gatter 55, 56, 57 vorgesehen, die die Ausgangssignale EN2, ADR12, ADR02 erzeugen. Diese UND-Gatter sind gegenüber den UND-Gattern 51, 52, 53 insoweit unterschiedlich beschaltet, daß die Adreßsignale, einerseits ADR0, ADR1 und andererseits ADR2, den Gattern 55, 56, 57 in­ vertiert zugeführt werden. Dies bedeutet, daß den Gattern 55, 56, 57 das Adreßsignal ADR2 nicht invertiert zugeführt wird, während die Adreßsignale ADR0, ADR1 invertiert zugeführt wer­ den.

Durch die beschriebene Ausführung der Speicherbankdekodierung ergibt sich ein fortlaufender Adreßraum der Speicherzellen in den Speicherbänken. Dies bedeutet beispielsweise, daß der Adreßbereich der Speicherzellen der Speicherbank 11 unmittel­ bar an den Adreßbereich der Speicherzellen der Speicherbank 12 anschließt. Außerdem schließt der Adreßbereich der Spei­ cherzellen der Speicherbank 21 unmittelbar ohne dazwischen­ liegende andere Adressen an den Adreßbereich der Speicherzel­ len der Speicherbank 14 an. Die jeweiligen Adressen der Spei­ cherzellen werden dabei gebildet von den Adreßbits ADR2, ADR1, ADR0 als höchstwertige Bits und entsprechend niedriger­ wertige Bits, so daß je eine der Speicherzellen der Speicher­ bänke eindeutig adressierbar ist. Diese niedrigerwertigen Adreßbits sind für die Speicherzellen aller Speicherbänke 11, 14, 21, . . ., 24 die gleichen.

Der in Fig. 3 dargestellte Detailausschnitt zeigt die Umge­ bung der Speicherbank 12. Diese enthält eine Vielzahl von ma­ trixartig angeordneten Speicherzellen, von denen die Spei­ cherzellen 121, 122 dargestellt sind. Jede Speicherzelle um­ faßt einen Speicherkondensator und einen Zugangstransistor. Auf eine Speicherzelle wird zugegriffen, indem der Zugang­ stransistor leitend geschaltet wird. Hierzu dient eine jewei­ lige Wortleitung WL1 bzw. WL2. Die Wortleitungen WL1, WL2 sind zeilenweise angeordnet und werden von einem Zeilenadreß­ dekoder 123 aktiviert und deaktiviert. Spaltenweise sind die Speicherzellen über den Leitungspfad des jeweiligen Zugang­ stransistors an eine Bitleitung BL1 angeschlossen. Benachbar­ te Bitleitungen BL1, BL2 sind an einen Leseverstärker 124 an­ geschlossen, der zur Verstärkung der aus einer Speicherzelle ausgelesenen Information dient. Eine der Speicherzellen wird ausgewählt, indem die jeweilige Wortleitung, an die die Spei­ cherzelle angeschlossen ist, und der jeweilige Leseverstärker aktiviert werden. An eine Bitleitung sind jeweils Speicher­ zellen, die einer Spalte zugeordnet sind, angeschlossen, an eine Wortleitung sind jeweils Speicherzellen, die einer Zeile zugeordnet sind, angeschlossen. Es ist zweckmäßig, daß unmit­ telbar benachbart angeordnete Speicherbänke, z. B. Speicher­ bänke 12 und 13, die Leseverstärker, z. B. 124, gemeinsam be­ nutzen. Eine Speicherbank ist dadurch charakterisiert, daß nur eine Wortleitung und daher nur eine Speicherzelle oder ein Speicherwort gleichzeitig adressierbar ist.

Die Speicherbank 12 wird durch den Ausgang 315 des Deko­ derelements 312 des Speicherbankdekoders 31 aktiviert. Dies bedeutet, daß durch den Ausgang 315 des Dekoderelements 312 die Funktionseinheiten der Speicherbank 12 aktiv und nicht aktiv geschaltet werden können. Der Ausgang 315 wird hierzu dem Zeilenadreßdekoder 123 zugeführt. Darüber hinaus wird durch den Ausgang 315 eine Zeitsteuerschaltung 125 angesteu­ ert, durch die der Leseverstärker in Abhängigkeit von der Zeilenadressierung aktiviert und deaktiviert wird, sowie ein Redundanzdekoder 126, durch den defekte Speicherzellen der Speicherbank 12 mit Redundanzzellen ersetzt werden. Das Deko­ derelement 312 des Speicherbankdekoders 31 ist so ausgeführt, daß nur bei einer bestimmten Kombination von Eingangssignalen EN1, ADR11, ADR01 der Ausgang 315 aktiviert wird. Das Deko­ derelement 312 wird bei der Kombination EN1 = 1, ADR11 = 0, ADR01 = 1 aktiviert. Hierzu weist das Dekoderelement 312 ein UND-Gatter 316 auf sowie einen Inverter 317, durch den das Adreßsignal ADR11 dem UND-Gatter 316 invertiert zugeführt wird. Die Adreßeingänge des Zeilendekoders 123 sind mit übri­ gen Adreßsignalen ADRX belegt, die nicht zur Speicherbankde­ kodierung (wie ADR0, . . ., ADR2) und nicht zur Spaltenadreßde­ kodierung verwendet werden. Die Adreßsignale ADRX werden auch den zum Zeilendekoder 123 entsprechenden Zeilendekodern der anderen Speicherbänke zugeführt. Die Gruppe 1 von Speicher­ bänken umfaßt 4 (2²) Speicherbänke 11, . . ., 14. Der Speicher­ bankdekoder 31 umfaßt daher 4 (2²) Dekoderelemente 311, . . ., 314. Zur Auswahl zwischen diesen Dekoderelementen dienen die Adreßsignale ADR11, ADR01 bzw. die Adreßsignale ADR0, ADR1, die dem Vordekoder 5 zugeführt werden. Insgesamt sind 2 (2¹) Speicherbankdekoder 31, 42 auf dem Chip vorhanden. Zwischen den Adreßdekodern 31, 32 wird mittels des Adreßsignals ADR2, das dem Vordekoder 5 zugeführt wird, umgeschaltet. Jedes der Dekoderelemente 311, . . ., 314 ist so ausgeführt, daß dessen Ausgangssignal nur bei einer einzigen der möglichen Kombina­ tionen seiner Eingangsadreßsignale ADR11, ADR01 aktiviert wird.

Claims (8)

1. Halbleiterspeicher umfassend:

• - eine Anzahl von Speicherbänken (11, . . ., 14, 21, . . ., 24), die jeweils umfassen:
• - ein Speicherzellenfeld, in dem eine Vielzahl von Spei­ cherzellen (121, 122) matrixartig angeordnet ist,
• - einen Adreßdekoder (123) zur Auswahl einer Zeile oder ei­ ner Spalte der Matrix von Speicherzellen,
• - Mittel zur Zuführung einer eine Anzahl von Adreßbits (ADR0, ADR1, ADR2, ADRX) umfassenden Adresse, durch die eine Zeile oder Spalte einer der Speicherzellen durch Ansteuerung der Adreßdekoder (123) auswählbar ist,
• - einen einer ersten Gruppe von Speicherbänken (11, . . ., 14) zugeordneten ersten Speicherbankdekoder (31), durch den ausgangsseitig für jede Speicherbank der ersten Gruppe je ein Bankauswahlsignal erzeugbar ist, so daß eine der Spei­ cherbänke (11, . . ., 14) der ersten Gruppe durch Aktivierung des jeweiligen Bankauswahlsignals des ersten Speicherbank­ dekoders (31) auswählbar ist,
• - einen einer zweiten Gruppe von Speicherbänken (21, . . ., 24) zugeordneten zweiten Speicherbankdekoder (42), der ein ge­ genüber dem ersten Speicherbankdekoder achsenspiegelsymme­ trisches Layout aufweist und durch den ausgangsseitig für jede Speicherbank der zweiten Gruppe je ein Bankauswahlsi­ gnal erzeugbar ist, so daß eine der Speicherbänke (21, . . ., 24) der zweiten Gruppe durch Aktivierung des jeweiligen Bankauswahlsignals des zweiten Speicherbankdekoders (42) auswählbar ist,
• - einen Vordekoder (5), der eine Logikschaltung (51, . . ., 59) enthält, der ausgangsseitig für den ersten Speicher­ bankdekoder (31) Adreßsignale (ADR11, ADR01) und für den zweiten Speicherbankdekoder (42) dazu komplementäre Adreß­ signale (ADR12, ADR02) erzeugt, die den jeweiligen Spei­ cherbankdekodern (31, 42) zugeführt werden, und dem ein­ gangsseitig ein Teil der Adreßbits (ADR0, ADR1, ADR2) zuge­ führt wird.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherbankdekoder (31, 42) zu einer Symmetrieachse (6) achsensymmetrisch sind, die zwischen den Speicherbankdekodern (31, 42) liegt.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Vordekoder (5) erste Logikschaltungselemente (52, 53) enthält, durch die ausgangsseitig die Adreßsignale (ADR11, ADR01) für den ersten Speicherbankdekoder (31) erzeugbar sind, und zweite Logikschaltungselemente (56, 57), durch die ausgangsseitig die Adreßsignale (ADR12, ADR02) für den zwei­ ten Speicherbankdekoder (42) erzeugbar sind, daß den ersten und zweiten Logikschaltungselementen (52, 53; 56, 57) ein­ gangsseitig jeweils komplementäre Adreßbits zuführbar sind.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß den ein erster Teil der Adreßbits (ADR0, ADR1) den ersten Lo­ gikschaltungselementen (52, 53) nichtinvertiert und den zwei­ ten Logikschaltungselementen (56, 57) invertiert zuführbar ist und daß ein zweiter Teil der Adreßbits (ADR2) den ersten Logikschaltungselementen (52, 53) invertiert und den zweiten Logikschaltungselementen (56, 57) nichtinvertiert zuführbar ist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß durch den Vordekoder (5) ein erstes Freigabesignal (EN1) und ein zweites Freigabesignal (EN2) erzeugbar ist, das dem er­ sten bzw. dem zweiten Speicherbankdekoder (31, 42) zuführbar ist, und daß das erste und das zweite Freigabesignal (EN1, EN2) nicht gleichzeitig aktive Impulse aufweisen.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein weiterer Teil der Adreßbits (ADRX) den Adreßdekodern (123) der Speicherbänke (12) zuführbar ist, so daß die Adres­ sen der Speicherzellen (121, 122) unmittelbar benachbarter Speicherbänke unmittelbar aufeinanderfolgend sind.

7. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß eine Anzahl von 2^m verschiedenen Speicherbänken vorgesehen ist, der erste Teil (ADR0, ADR1) der Adreßbits n verschiedene Adreßbits aufweist, der zweite Teil (ADR2) der Adreßbits k verschiedene Adreßbits, daß der Halbleiterspeicher 2^k Spei­ cherbankdekoder (31, 42) aufweist, daß jeder Speicherbankde­ koder 2ⁿ Speicherbankdekoderelemente (311, 312, 313, 314; 421, 422, 423, 424) aufweist, daß das Ausgangssignal eines der Speicherbankdekoderelemente eines der Speicherbankdekoder dann aktiviert wird, wenn eine bestimmte von 2ⁿ möglichen Kombinationen von Zuständen der dem jeweiligen Speicherbank­ dekoder zugeführten Adreßbits vorliegt, und daß jeder der Speicherbankdekoderelemente eines Speicherbankdekoders bei einer verschiedenen Kombination aktivierbar ist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die einem der Speicherbankdekoder (31, 42) zugeordneten Spei­ cherbänke (11, . . ., 14; 21, . . ., 24) einem randseitigen Ende der Speicherbänke gegenüber liegen.