DE19821901A1

DE19821901A1 - Integrierte elektrische Schaltung mit wenigstens einer Speicherzelle und Verfahren zu ihrer Herstellung

Info

Publication number: DE19821901A1
Application number: DE19821901A
Authority: DE
Inventors: Hans Reisinger; Reinhard Stengl; Ulrike Gruening; Volker Lehmann; Hermann Wendt; Josef Willer; Martin Franosch; Herbert Schaefer
Original assignee: Siemens Corp
Current assignee: Infineon Technologies AG
Priority date: 1998-05-15
Filing date: 1998-05-15
Publication date: 1999-11-25
Anticipated expiration: 2018-05-16
Also published as: US6194765B1; DE19821901C2

Abstract

Die Erfindung betrifft eine integrierte elektrische Schaltung mit wenigstens einer Speicherzelle, DOLLAR A - bei der die Speicherzelle im Bereich einer Oberfläche eines Halbleitersubstrats angeordnet ist, DOLLAR A - bei der die Speicherzelle wenigstens zwei elektrisch miteinander verbundene Inverter (I¶1¶, I¶2¶) enthält, DOLLAR A - wobei die Inverter (I¶1¶, I¶2¶) jeweils zwei komplementäre MOS-Transistoren mit einer Source, einer Drain und einem Kanal enthalten und DOLLAR A - wobei die Kanäle der komplementären MOS-Transistoren verschiedene Leitfähigkeitstypen aufweisen. DOLLAR A Erfindungsgemäß wird die integrierte elektrische Schaltung so aufgebaut, daß die Inverter (I¶1¶, I¶2¶) senkrecht zu der Oberfläche des Halbleitersubstrats (HL) angeordnet sind, wobei die Source, die Drain und der Kanal der komplementären MOS-Transistoren durch aufeinanderliegende Schichten (20, 21, 22, 23, 24, 25) gebildet werden, die so angeordnet sind, daß sich die komplementären MOS-Transistoren übereinander befinden. DOLLAR A Die Erfindung betrifft ferner ein Verfahren zur Herstellung der integrierten elektrischen Schaltung.

Description

Die Erfindung betrifft eine integrierte elektrische Schaltung mit wenigstens einer Speicherzelle, bei der die Speicherzelle im Bereich einer Oberfläche eines Halbleitersubstrats ange ordnet ist, bei der die Speicherzelle wenigstens zwei elek trisch miteinander verbundene Inverter enthält, wobei die In verter zwei komplementäre MOS-Transistoren mit einer Source, einer Drain und einem Kanal enthalten, wobei die Kanäle der komplementären MOS-Transistoren verschiedene Leitfähig keitstypen aufweisen.

Eine derartige statische Halbleiter-Speicherzelle wird vor zugsweise als ein bistabiles Flip-Flop ausgeführt. Das Flip- Flop hat zwei stabile Zustände. Derartige Speicherzellen zeichnen sich durch ihre kurze Zugriffszeit, die in der Grö ßenordnung von wenigen ns liegt, aus.

Die Speicherzelle ist ferner in einen CMOS-Basisprozeß, mit dem die integrierte elektrische Schaltung hergestellt wird, integrierbar. Um einen wahlfreien Zugriff (Random Access) zu ermöglichen, enthält die Speicherzelle neben den beiden zum Anlegen eines elektrischen Potentials erforderlichen An schlüssen auch zwei Bitleitungen und eine Wortleitung. Eine derartige Speicherzelle wird als SRAM (Static Random Access Memory) bezeichnet.

Diese statische Speicherzelle kann in dem CMOS-Basisprozeß ohne zusätzliche Prozeßschritte realisiert werden. Sie kann daher auch in komplexe Logikschaltungen wie Mikroprozessoren integriert werden. Es ist jedoch gleichfalls möglich, eine Speicherzellenanordnung mit derartigen Speicherzellen aufzu bauen. Auch ein Ersatz von DRAMs durch derartige SRAMs ist möglich und wegen der kürzeren Zugriffszeit sowie wegen der niedrigeren Bereitstellungsleistung vorteilhaft.

Ein Nachteil von SRAMs ist ihr hoher Flächenverbrauch. Bei einer minimalen Strukturgröße F ist der typische Speicherver brauch pro Speicherzelle 8 F² bei DRAMs, jedoch 60 F² bei SRAMs mit einer 6-Transistorzelle oder 45 F² bei SRAMs mit einer Zelle, die aus vier Transistoren und zusätzlich zwei Dünnschichttransistoren (TFT = Thin Film Transistor) gebildet ist. Bei einem TFT handelt es sich um einen MOS-Transistor mit einem Kanalgebiet aus polykristallinem Silizium, der oberhalb von anderen Transistoren angeordnet werden kann.

Die minimale Strukturgröße F liegt vorzugsweise in der Grö ßenordnung von 0,1 µm bis 0,5 µm, wobei Werte von 0,18 µm bis 0,35 µm bevorzugt sind. Es ist jedoch absehbar, daß diese Strukturgröße durch eine Weiterentwicklung der Prozeßtechnik, insbesondere der eingesetzten photolitographischen Verfahren, weiter verkleinert werden kann.

Durch die Anordnung von TFTs über anderen Transistoren er folgt eine vertikale Integration, durch die der Flächenbedarf verringert wird. Ein Flächenbedarf von 45 F² ist jedoch wei terhin erheblich größer als der Flächenverbrauch von 8 F² bei DRAMs. Eine Lösung dieses Nachteils ist bis jetzt nicht bekannt.

Der Erfindung liegt die Aufgabe zugrunde, die Nachteile des Standes der Technik zu vermeiden. Insbesondere soll eine in tegrierte elektrische Schaltung mit wenigstens einer Spei cherzelle geschaffen werden, bei der der Platzbedarf für die Speicherzelle möglichst gering ist.

Erfindungsgemäß wird diese Aufgabe bei einer gattungsgemäßen Schaltung dadurch gelöst, daß die Inverter senkrecht zu der Oberfläche des Halbleitersubstrats angeordnet sind, wobei die Source, die Drain und der Kanal der komplementären MOS- Transistoren durch aufeinanderliegende Schichten gebildet werden, die so angeordnet sind, daß sich die komplementären MOS-Transistoren übereinander befinden.

Die Erfindung sieht also vor, in der integrierten elektri schen Schaltung an der für die Speicherzelle vorgesehenen Stelle verschieden dotierte Schichten unmittelbar übereinan der anzuordnen. Diese Anordnung erfolgt so, daß die Schichten Gebiete für die Source, die Drain und den Kanal an zwei über einanderliegenden, komplementären MOS-Transistoren bilden.

Bei den komplementären MOS-Transistoren handelt es sich um zwei MOS-Transistoren, die Kanäle von unterschiedlichem Leit fähigkeitstyp aufweisen.

Die integrierte elektrische Schaltung kann in vorteilhafter Weise so ausgestaltet werden, daß die Speicherzelle zwei In verter enthält, die einander gegenüberliegend angeordnet sind.

Es ist besonders zweckmäßig, daß die beiden Inverter durch einen Graben voneinander getrennt sind.

Es ist vorteilhaft, daß an den Kanälen der MOS-Transistoren Gateelektroden angeordnet sind und daß sich die Gateelektro den innerhalb des Grabens befinden.

Dies kann in zweckmäßiger Weise so erfolgen, daß die Ga teelektroden von zwei komplementären MOS-Transistoren eines ersten Inverters über einer Kontaktstelle mit einem Bereich des Halbleitersubstrats verbunden sind, wobei der Bereich zwischen einem zweiten Inverter und einem Anschluß für eine Wortleitung liegt.

Des weiteren ist es besonders zweckmäßig, daß zwischen der Kontaktstelle und der Wortleitung ein weiterer Transistor an geordnet ist.

Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer integrierten elektrischen Schaltung mit wenigstens ei ner Speicherzelle, das erfindungsgemäß so durchgeführt wird, daß

- mehrere verschieden dotierte Schichten auf dem Substrat er zeugt werden,
- die Schichten anschließend so strukturiert werden, daß strukturierte Schichten voneinander getrennt sind,
- die strukturierten Schichten jeweils zwei komplementäre MOS-Transistoren mit einer Source, einer Drain und einem Kanal bilden, wobei die Kanäle der komplementären MOS- Transistoren verschiedene Leitfähigkeitstypen aufweisen,
- Gateelektroden erzeugt werden, die zum Anschluß der komple mentären MOS-Transistoren dienen.

Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbil dungen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Darstellung eines bevorzugten Ausführungs beispiels anhand der Zeichnungen.

Von den Zeichnungen zeigt

Fig. 1 eine Aufsicht auf ein Halbleitersubstrat mit mehre ren aufgewachsenen Schichten nach Strukturierung der Schichten und Erzeugung von Isolationsgräben,

Fig. 2 einen Querschnitt durch das in Fig. 1 dargestellte Halbleitersubstrat entlang der Linie II-II,

Fig. 3 einen Querschnitt durch das in Fig. 1 dargestellte Halbleitersubstrat entlang der Linie III-III,

Fig. 4 das Halbleitersubstrat nach dem Füllen der Isolati onsgräben mit einem Isolationsmaterial, Belacken und Belichten,

Fig. 5 das Halbleitersubstrat nach Entfernen der Lack schicht, Auftragen einer Nitridschicht, Belacken und Belichten,

Fig. 6 einen Querschnitt durch das in Fig. 5 dargestellte Halbleitersubstrat entlang der Linie VI-VI,

Fig. 7 einen Querschnitt durch das in Fig. 5 dargestellte Halbleitersubstrat entlang der Linie VII-VII,

Fig. 8 das Halbleitersubstrat nach Ätzen von Gräben in das Isolationsmaterial,

Fig. 9 das Halbleitersubstrat nach Auftragen und Ätzen ei ner weiteren Isolationsschicht,

Fig. 10 einen Querschnitt durch das in Fig. 9 dargestellte Halbleitersubstrat entlang der Linie X-X,

Fig. 11 einen Querschnitt durch das in Fig. 9 dargestellte Halbleitersubstrat entlang der Linie XI-XI,

Fig. 12 einen Querschnitt durch das Halbleitersubstrat nach einem isotropen Atzen von polykristallinem Silizi um,

Fig. 13 einen Querschnitt durch das in Fig. 12 dargestell te Halbleitersubstrat entlang der Linie XIII-XIII,

Fig. 14 einen Querschnitt durch das in Fig. 12 dargestell te Halbleitersubstrat entlang der Linie XIV-XIV,

Fig. 15 das Halbleitersubstrat nach einem zusätzlichen ani sotropen Ätzen des polykristallinen Siliziums,

Fig. 16 einen Querschnitt durch das in Fig. 15 dargestell te Halbleitersubstrat entlang der Linie XVI-XVI,

Fig. 17 einen Querschnitt durch das in Fig. 15 dargestell te Halbleitersubstrat entlang der Linie XVII-XVII,

Fig. 18 eine Aufsicht auf das Halbleitersubstrat nach einer Planarisierung einer Oberfläche, einer Strukturie rung und Abscheiden einer hochdotierten Schicht aus polykristallinem Silizium zur Bildung von Verbin dungsleitungen,

Fig. 19 eine Aufsicht auf das Halbleitersubstrat nach einer Planarisierung der Oberfläche auf Niveau 5, einem Ätzen von Gruben in eine Oxidschicht,

Fig. 20 einen Querschnitt durch das in Fig. 19 dargestell te Halbleitersubstrat entlang der Linie XX-XX,

Fig. 21 einen Querschnitt durch das in Fig. 19 dargestell te Halbleitersubstrat entlang der Linie XXI-XXI,

Fig. 22 eine Aufsicht auf das Halbleitersubstrat nach Auf tragung und Strukturierung einer Maske,

Fig. 23 eine Aufsicht auf das Halbleitersubstrat nach Ent fernen der Maske und Bildung eines Gatedielektri kums,

Fig. 24 einen Querschnitt durch das in Fig. 23 dargestell te Halbleitersubstrat entlang der Linie XXIV-XXIV,

Fig. 25 einen Querschnitt durch das in Fig. 23 dargestell te Halbleitersubstrat entlang der Linie XXV-XXV,

Fig. 26 eine Aufsicht auf die fertiggestellte integrierte elektrische Schaltung nach Anbringen von Wortlei tungen und Bitleitungen,

Fig. 27 einen Querschnitt durch die in Fig. 26 dargestell te integrierte elektrische Schaltung entlang der Linie XXVII-XXVII,

Fig. 28 einen Querschnitt durch die in Fig. 26 dargestell te integrierte elektrische Schaltung entlang der Linie XXVIII-XXVIII,

Fig. 29 ein Schaltbild eines CMOS-Inverters,

Fig. 30 ein Schaltbild eines SRAMs,

Fig. 31 eine Prinzipskizze zur Erläuterung der Verdrahtung der Ebenen in dem SRAM.

Auf einem Halbleitersubstrat 10, beispielsweise aus hochdo tiertem, einkristallinen Silizium werden Halbleiterschichten 21, 22, 23, 24 und 25 epitaktisch aufgewachsen. Das Halblei tersubstrat 10 weist eine hohe Konzentration eines Dotier stoffs des n-Typs, beispielsweise von Phosphor oder Arsen in der Größenordnung von 1 × 10¹⁸ cm^-3 auf.

Auf das n⁺-dotierte Halbleitersubstrat 10 wird zunächst eine p-dotierte Schicht 21 mit einer Dotierstoffkonzentration im Bereich von 1 × 10¹⁸ cm^-3 epitaktisch aufgewachsen. Hierauf wird wiederum eine n⁺-dotierte Schicht 22 mit der Dotier stoffkonzentration im Bereich von 1 × 10¹⁸ aufgewachsen. Auf diese Schicht wird eine p-dotierte Schicht 23 mit der Dotier stoffkonzentration von 1 × 10¹⁸ bis 1 × 10¹⁹ cm^-3, vorzugsweise 1 × 10¹⁸ cm^-3 aufgewachsen. Hierauf wird eine n-dotierte Schicht 24 mit der Dotierstoffkonzentration im Bereich von 1 × 10¹⁸ cm^-3 aufgewachsen. Als oberste Schicht wird danach eine p⁺-dotierte Schicht 25 mit der Dotierstoffkonzentration im Bereich von 1 × 10¹⁸ cm^-3 bis 1 × 10¹⁹ cm^-3 aufgewachsen.

Das Halbleitersubstrat 10 sowie die Schichten 21, 22, 23, 24 und 25 bestehen vorzugsweise aus dem gleichen Halbleitermate rial und unterscheiden sich in ihrer chemischen Zusammenset zung lediglich durch die Konzentration des in ihnen vorhande nen Dotierstoffs.

In einem nachfolgenden Prozeßschritt wird eine Lackmaske auf gebracht. Anschließend erfolgt ein Belichten. Durch ein ani sotropes Atzen mit einem Ätzmittel, das in der Lage ist, so wohl das Halbleitersubstrat 10 als auch die Schichten 21, 22, 23, 24 und 25 zu ätzen, entstehen in einem Plasmaätzverfahren Gräben 30, 35. Als Ätzmittel ist ein Gasgemisch aus Wasser stoffbromid HBr in Kombination mit Chlor und Helium geeignet. Die Ätzung erfolgt bei 100 bis 500 Torr, d. h. bei Drücken von ungefähr 130 bis ungefähr 670 Millibar und bei Temperaturen zwischen 10 und 50 Grad Celsius.

Die Ätzung der Gräben 30, 35 erfolgt soweit, daß die Gräben 30, 35 in das Halbleitersubstrat 10 eindringen. Dieses Ein dringen ist in der Größenordnung von 200 nm. Durch das Ätzen von Gräben 30, 35 werden das Halbleitersubstrat 10 sowie die Schichten 21, 22, 23, 24 und 25 strukturiert. Außerdem ent steht durch die Strukturierung des Halbleitersubstrats 10 ein Sockelbereich 20 für die Halbleiterschichten 21, 22, 23, 24 und 25. Die Oberkanten des Sockelbereiches des Halbleiter substrats 10, der Halbleiterschichten 21, 22, 23, 24 und 25 definieren Strukturebenen 0, 1, 2, 3, 4 und 5.

Es entsteht somit ein Gitter von rechteckigen Gräben 30 und 35. Aus diesen Gräben ragen die Schichten 21, 22, 23, 24 und 25 in der Form von Schichtpaketen 40 hervor.

Eine Aufsicht auf ein derartig behandeltes Halbleitersubstrat ist in Fig. 1 dargestellt. Hierbei ist die Abfolge der durch den Sockelbereich 20 des Halbleitersubstrats 10 sowie die Schichten 21, 22, 23, 24 und 25 gebildeten verschieden do tierten Bereiche sowie die Lage der Gräben 30 und 35 erkenn bar.

Die Dicke des zur Bildung einer Source dienenden Sockelbe reichs 20, der gleichfalls zur Bildung von Source- oder Drain-Bereichen dienenden Schichten sind ungefähr doppelt so dick, wie die die Kanalbereiche bildenden Schichten 21 und 23. Beispielsweise beträgt die Dicke des Sockelbereichs 20, der Schicht 22 sowie der Schicht 25 200 nm, während die Dicke der Schichten 21, 23 und 24 ungefähr 100 nm beträgt (siehe Fig. 2 und 3).

Anschließend werden die Gräben 30 und 35 mit einem geeigneten isolierenden Füllmaterial gefüllt. Die chemische Zusammenset zung des Füllmaterials ist unkritisch, weil es in den späte ren Prozeßschritten vollständig entfernt wird. Jedoch muß es sich hierbei um ein Material handeln, das die Schichten nicht angreift und das keine unerwünschte Diffusion von Fremdatomen bewirkt. Als Füllmaterialien kommen beispielsweise Tetra- Ethyl-Ortho-Silikat (SiO(OC₂H₅)₄; TEOS), Borphosphorsilikat glas (BPSG) oder einem organischen Füllmaterial in Betracht.

Anschließend wird die Oberfläche der Strukturebene 5 planari siert.

Anschließend wird eine Lackmaske 45 aufgetragen, welche die Gräben 30 sowie einen Teil der Gräben 35 bedeckt. Die Justie rung der Lackmaske 45 sollte mit einer besseren Genauigkeit als 0,2 F (F ist die minimale Strukturgröße) erfolgen. Mit einer Strukturgröße F von 0,5 um ergibt sich somit eine er forderliche Genauigkeit des Auftragens der Lackmaske von 0,1 µm. Anschließend wird die Lackmaske belichtet. Der so ent standene Zustand des Halbleitersubstrats ist in Fig. 4 dar gestellt. Hierbei ist zu erkennen, daß die Kreuzungen der Gräben 30 und 35 sowie die Ecken der Schichtstapel 40 durch die Lackmaske 45 bedeckt sind.

In den nicht durch die Lackmaske bedeckten Bereichen werden die Schichtstapel bis unterhalb der Ebene 2 abgetragen, d. h. in diesen Bereichen wird auch die Dicke der Schicht 22 ver ringert.

Nach diesem Ätzvorgang wird die Lackmaske entfernt. Danach erfolgt ein Ätzen des Füllmaterials selektiv zum Halbleiter material. Dieser Ätzvorgang kann sowohl anisotrop als auch isotrop erfolgen, wobei eine isotrope Ätzung bevorzugt ist. In dem Fall, daß es sich bei dem Füllmaterial um Tetra-Ethyl- Ortho-Silikat (TEOS) und bei dem Halbleitermaterial um Sili zium handelt, eignet sich eine Trockenätzung. Um eine ani sotrope Trockenätzung durchzuführen, wird beispielsweise CHF₃ als Ätzgas verwendet. Geeignete Ätzgase für eine isotrope Trockenätzung sind SF₆ oder CF₄. Anschließend wird vorzugs weise in einem CVD (Chemical Vapour Deposition)-Verfahren eine Nitridschicht 70, 71, 72, beispielsweise aus Siliziumni trid (Si₃N₄) in einer Dicke von ungefähr 100 nm aufgetragen. Hierdurch wird die gesamte Oberfläche der Gräben 30, 35 sowie der Schichtstapel 40 einschließlich der Seitenflächen der Schichtstapel 40 mit Nitrid bedeckt. Anschließend werden die Gräben 30 und 35 wiederum mit einem Füllmaterial 75 wie Tetra-Ethyl-Ortho-Silikat (TEOS) oder Borphosphorsilikatglas (BPSG) gefüllt. Anschließend erfolgt eine Planarisierung der Oberfläche, wobei die Nitridschicht 70 als Stoppschicht für den zur Planarisierung verwendeten Prozeß des chemisch mechanischen Planarisierens (CMP) dient. Anschließend wird ein Photolack aufgetragen und belichtet. Auch das Auftragen der hierdurch gebildeten Lackmaske 80 sollte mit einer Genau igkeit von wenigstens 0,2 F erfolgen. Der durch diese Prozeß schritte erreichte Zustand des Halbleitersubstrats ist in den Fig. 5, 6 und 7 dargestellt. Hierbei ist der auf der Strukturebene 5 befindliche Teil der Nitridschicht mit der Bezugsziffer 70 bezeichnet, während der auf der Strukturebene 2 befindliche Teil der Nitridschicht mit der Bezugsziffer 72 und der auf dem Halbleitersubstrat 10 befindliche Teil der Nitridschicht mit der Bezugsziffer 71 bezeichnet ist.

Anschließend wird das Füllmaterial 75 anisotrop mit einer ho hen Selektivität zu der Nitridschicht 70-72 geätzt. Die Se lektivität des Abtragevorgangs, d. h. das Verhältnis der Ab trageraten des Füllmaterials zur Abtragerate der Nitrid schicht ist vorzugsweise größer als 20, beispielsweise wenn das Füllmaterial durch Tetra-Ethyl-Ortho-Silikat (TEOS) ge bildet wird, wobei sich bei einer anisotropen Trockenätzung wiederum CHF₃ und bei einer isotropen Trockenätzung wiederum SF₆ oder CF₄ als Ätzgase eignen. Dieser Ätzvorgang stoppt zwischen den Ebenen 1 und 2. Hierdurch werden Gräben in das Füllmaterial 75 geätzt. Eine seitliche Begrenzung der Ätzung erfolgt durch auf den Halbleiterstapeln 40 zuvor gebildete Nitridflanken 100. Die horizontalen Nitridflächen, die sich auch auf den Oberflächen der Halbleiterschichten 22 und 25 befinden, werden durch den Ätzprozeß gedünnt. Der hierdurch entstehende Zustand ist in Fig. 8 dargestellt.

Im nächsten Prozeßschritt wird die Nitridschicht 70, 72 ani sotrop geätzt, wobei die Ätzparameter vorzugsweise so gewählt werden, daß 100 nm der Nitridschicht 70, 72 abgetragen wer den. Es erfolgt wiederum eine Ätzung. Hierdurch wird die Ni tridschicht 70, 72 auf den Oberflächen der Schichtpakete 40 entfernt.

Dieser Vorgang kann als ein naßchemisches Dünnen der Nitrid schicht verstanden werden, wobei der Nitriddeckel auf den Schichtpaketen 40 entfernt wird.

Anschließend wird die Lackmaske 80 entfernt und ein weiteres Isolationsmaterial abgeschieden. Dies geschieht vorzugsweise dadurch, daß SiO₂ in einer Dicke von ungefähr 100 nm abge schieden wird.

Anschließend wird das Isolationsmaterial derart anisotrop ge ätzt, daß lediglich Abstandsstücke (Spacer) 120 erhalten bleiben. Anschließend wird in einer Silan SiH₄ und Phosphor enthaltenden Atmosphäre hochdotiertes polykristallines Sili zium 130, das vorzugsweise n⁺-dotiert ist, in einer Dicke von ungefähr 100 nm abgeschieden. Hierdurch wird ein elektrischer Kontakt zu der n⁺-dotierten Schicht 22 in den Graben 30 her gestellt. Dieser Zustand des Halbleitersubstrats ist in den Fig. 9 bis 11 dargestellt.

Im nächsten Prozeßschritt werden die Gräben 30 und 35 mit ei nem geeigneten Füllmaterial wie Tetra-Ethyl-Ortho-Silikat (TEOS) oder Borphosphorsilikatglas (BPSG) gefüllt. Danach werden die Gräben vorzugsweise durch einen Prozeß des che misch-mechanischen Planarisierens (CMP) planarisiert, wobei der Planarisierungsvorgang auf der obersten Ebene des hochdo tierten polykristallinen Halbleitermaterials 130 erfolgt. An schließend erfolgt wiederum das Auftragen einer Lackmaske mit anschließendem Belichten. Die Lackmaske wird wiederum mit ei ner Genauigkeit von vorzugsweise wenigstens 0,2 F justiert. Durch diesen Vorgang werden Felder 140 und 150 geöffnet. An schließend erfolgt eine Ätzung des Füllmaterials selektiv zum vorzugsweise polykristallinen Halbleitermaterial 130, bei spielsweise mit verdünnter Flußsäure, bis zu der unteren Ebe ne des Halbleitermaterials 130. Dieser Ätzvorgang erfolgt selbstjustiert. Das Halbleitermaterial 130 bildet einen seit lichen und unteren Ätzstopp. Anschließend werden die obersten Bereiche, vorzugsweise die obersten 100 nm des Halbleiterma terials 130, d. h. vorzugsweise des polykristallinen Siliziums durch Ätzen entfernt. In den freigelegten Taschen 140 und 150 wird das Halbleitermaterial 130 vollständig entfernt. Der hierdurch erreichte Zustand des Halbleitersubstrats ist in den Fig. 12, 13 und 14 dargestellt.

Nach dem Entfernen der Lackmaske und einem anisotropen Ätzen des Halbleitermaterials bleiben nur Abstandsstücke 160 von dem Halbleitermaterial 130 stehen. Dieser Zustand des Halb leitersubstrats ist in den Fig. 15, 16 und 17 dargestellt.

Anschließend wird die obere Oberfläche der Halbleiterschicht 25, d. h. die Strukturebene 5, planarisiert. Diese Planarisie rung erfolgt gleichfalls vorzugsweise durch einen Prozeß des chemisch-mechanischen Planarisierens (CMP). Anschließend wird eine Lackmaske durch Belacken und Belichten aufgetragen. Die Justierung der Lackmaske erfolgt wiederum mit einer Genauig keit von vorzugsweise wenigstens 0,2 F. Die Lackmaske bedeckt das gesamte Halbleitersubstrat mit Ausnahme von Feldern 170. Anschließend werden ungefähr 200 nm des Isolationsmaterials SiO₂ selektiv zu Nitrid und dem Halbleitermaterial, vorzugs weise Silizium, geätzt. Anschließend wird ein n⁺-dotiertes Halbleitermaterial, vorzugsweise polykristallines Silizium, in einer Dicke von ungefähr 30 nm abgeschieden. Das Abschei den erfolgt beispielsweise in einer Atmosphäre, die Silan SiH₄ und Phosphor enthält. Das Halbleitermaterial füllt Zwi schenräume des entfernten Isolationsmaterials auf. Diese Zwi schenräume sind schmal. Ihre seitliche Ausdehnung beträgt un gefähr 50 nm. Anschließend erfolgt ein Ätzen des Halbleiter materials, wobei ungefähr 30 nm des Halbleitermaterials ent fernt werden. Hierdurch wird das zuletzt abgeschiedene Halb leitermaterial mit Ausnahme von schmalen, vorzugsweise weni ger als 60 nm dicken, Spalten 180 entfernt. Die mit dem zu letzt abgeschiedenen Halbleitermaterial gefüllten Spalten 180 dienen in der fertiggestellten integrierten elektrischen Schaltung als Gateelektroden. Nach einem anschließenden Ent fernen der Lackmaske ergibt sich ein Zustand, wie er in Fig. 18 dargestellt ist.

Nach einem anschließenden Planarisieren der Oberfläche auf der Strukturebene 5, erfolgt ein weiteres Auftragen einer Lackmaske durch Belacken und Belichten in allen Bereichen des Halbleitersubstrats mit Ausnahme von Bereichen 200. Die Lack maske wird wiederum mit einer Genauigkeit, die vorzugsweise besser als 0,2 F ist, justiert.

Nach einem Ätzen des SiO₂ selektiv zu Nitrid und dem Halblei termaterial, vorzugsweise Silizium, werden in den Bereichen 200 Gräben in das SiO₂ geätzt. Die Tiefe der Gräben liegt in der Größenordnung von 100 nm. Danach wird der Lack entfernt und hochdotiertes beispielsweise n⁺-dotiertes Halbleitermate rial 210, vorzugsweise polykristallines Silizium in der Dicke der Gräben in den Bereichen 200, d. h. vorzugsweise in der Dicke 100 nm, abgeschieden. Dieses Abscheiden kann beispiels weise durch ein Chemical Vapour Deposition (CVD)-Verfahren erfolgen. Das hochdotierte Halbleitermaterial 210 dient zur Herstellung von elektrischen Kontakten. Dieser Zustand ist aus dem in Fig. 20 dargestellten Schnittbild ersichtlich.

Die Aufsicht auf das Halbleitersubstrat nach dem Planarisie ren der Oberfläche auf der Ebene 5 durch ein chemisch mecha nisches Polierverfahren (CMP) ist in Fig. 19 dargestellt. Dieser Planarisierungsvorgang läßt von dem zuletzt abgeschie denen Halbleitermaterial nur den Teil übrig, der sich in den zuvor geätzten Gräben in den Bereichen 200 befindet.

Als nächster Prozeßschritt wird ein Isolationsmaterial 220, vorzugsweise SiO₂ in einer Dicke von ungefähr 50 nm, abge schieden, was vorzugsweise durch ein CVD-Verfahren erfolgen kann. Das Isolationsmaterial 220 dient als Maske für eine in einem späteren Prozeßschritt erfolgende Nitrid-Ätzung.

Die Justierung des eine Maske bildenden Isolationsmaterials 220 erfolgt wiederum mit einer Genauigkeit von vorzugsweise besser als 0,2 F. Jedoch ist eine derartige Justiergenauig keit nur vertikal gegenüber dem streifenförmigen Isolations material 220 erforderlich. Anschließend werden ungefähr 50 nm des Isolationsmaterials 220, d. h. vorzugsweise des Sio₂, ent fernt. Durch Ätzen mit Phosphorsäure werden die Nitridschicht 72 und die Nitridflanken selektiv zu der Isolationsschicht, vorzugsweise einem Oxid und der Halbleiterschicht, vorzugs weise einer Siliziumschicht geätzt. Diese Ätzung reicht bis in den Bereich zwischen den Halbleiterschichten 21 und 22. Das so behandelte Halbleitersubstrat ist in Fig. 22 in Auf sicht dargestellt.

Danach wird das Isolationsmaterial 220, das als Maske für die Nitrid-Ätzung diente, isotrop entfernt.

Anschließend wird durch eine Oxidation des Halbleitermateri als in einer Tiefe von ungefähr 10 nm das Gatedielektrikum 230 erzeugt. Durch das Abscheiden von n⁺-dotiertem Halblei termaterial 240, vorzugsweise polykristallinem Silizium in einer Dicke von ungefähr 50 nm, werden die Spalten, die bei der Nitridätzung entstanden sind, gefüllt. Danach wird das zuletzt abgeschiedene Halbleitermaterial entfernt. Es bleibt nur in den Spalten erhalten. Die Halbleiteroberflächen werden hinter dem Isolationsmaterial und der Nitridschicht zurückge ätzt. Der so dargestellte Zustand ist in den Fig. 23, 24 und 25 dargestellt.

Auf die dargestellte Weise wurden im Bereich der Schichtsta pel 40 zwei übereinanderliegende MOS-Transistoren sowie zu sätzlich Auswahltransistoren hergestellt.

Anschließend wird eine erste Ebene mit Metalleitungen aufge bracht, wobei die Metalleitungen zur Ausbildung als Wortlei tungen W mit Kontakten zu dem Gatebereich der Auswahltransi storen versehen werden. Hierbei erfolgt ein Kontakt in das n⁺-dotierte Halbleitermaterial.

Danach wird eine zweite Ebene mit Metalleitungen für Bitlei tungen B, B' aufgebracht. Diese Bitleitungen B, B' sind mit der obersten, p⁺-dotierten Ebene verbunden. Die auf diese Weise hergestellte integrierte elektrische Schaltung ist in den Fig. 26, 27 und 28 dargestellt.

Ein Schaltbild eines CMOS-Inverters, der Bestandteil einer integrierten elektrischen Schaltung ist, ist in Fig. 29 dar gestellt.

Das Schaltbild der fertigen, sechs Transistoren umfassenden, SRAM-Zelle ist in Fig. 30 dargestellt.

Bei der in Fig. 31 wiedergegebenen Prinzipdarstellung weist die SRAM-Zelle 6 Transistoren auf. Jeweils zwei komplementäre MOS-Transistoren befinden sich in zwei gekoppelten CMOS- Invertern. Zwei Auswahltransistoren befinden sich im Abstand von den beiden Invertern. Die in Fig. 31 dargestellte SRAM- Zelle befindet sich vorzugsweise am Kreuzungspunkt einer Wortleitung WL und eines Paares von zwei Bitleitungen B, B'. Auf die dargestellte Weise ist die SRAM-Zelle als ein bista biles Flip-Flop mit zwei Auswahltransistoren ausgeführt. Auf diese Weise wird ein Inverter gebildet, dessen Ausgänge iden tisch mit den Speicherknoten der Speicherzelle sind. Das Flip-Flop hat zwei stabile Zustände. In einem Zustand ist ein Speicherknoten auf dem Potential 0 Volt, während ein anderer Speicherknoten sich auf U_DD-Potential befindet. In dem ande ren stabilen Zustand ist der erste Speicherknoten auf U_DD- Potential, während der zweite Speicherknoten auf 0 Volt- Potential liegt. Solange die Versorgungsspannung U_DD anliegt, ist der Speicherzustand zeitlich stabil. Es handelt sich hierbei um eine statische Speicherung.

Durch den Anschluß mit zwei Bitleitungen und einer Wortlei tung wird ein wahlfreier Zugriff ermöglicht. Es ist besonders zweckmäßig, die Wortleitungen und Bitleitungen durch ein Me tall herzustellen, da die Leitungswiderstände dieser Leitun gen kleiner als die Widerstände in anderen Bereichen der elektrischen Schaltung sein müssen.

Es wurde dargestellt, wie die Herstellung einer statischen Speicherzelle in den CMOS-Basisprozeß integriert werden kann. Das erfindungsgemäße Verfahren zeichnet sich somit durch sei ne gute Integrierbarkeit in den Prozeßablauf zur Herstellung der integrierten Schaltung aus. Diese gute Herstellbarkeit ist gleichzeitig verbunden mit einem besonders geringen Flä chenverbrauch sowohl für die einzelne Speicherzelle als auch für die integrierte elektrische Schaltung, in der sie enthal ten ist.

Claims

1. Integrierte elektrische Schaltung mit wenigstens einer Speicherzelle,

- bei der die Speicherzelle im Bereich einer Oberfläche eines Halbleitersubstrats angeordnet ist,
- bei der die Speicherzelle wenigstens zwei elektrisch miteinander verbundene Inverter (I₁, I₂) enthält,
- wobei die Inverter (I₁, I₂) jeweils zwei komplementäre MOS-Transistoren mit einer Source, einer Drain und ei nem Kanal enthalten und
- wobei die Kanäle der komplementären MOS-Transistoren verschiedene Leitfähigkeitstypen aufweisen, dadurch gekennzeich net, daß die Inverter (I₁, I₂) senkrecht zu der Ober fläche des Halbleitersubstrats angeordnet sind, wobei die Source, die Drain und der Kanal der komplementären MOS-Transistoren durch aufeinanderliegende Schichten (20, 21, 22, 23, 24, 25) gebildet werden, die so ange ordnet sind, daß sich die komplementären MOS- Transistoren übereinander befinden.

2. Integrierte elektrische Schaltung nach Anspruch I, dadurch gekennzeich net, daß die Speicherzelle zwei Inverter (I₁, I₂) enthält, die einander gegenüberliegend angeordnet sind.

3. Integrierte elektrische Schaltung nach Anspruch 2, dadurch gekennzeich net, daß die beiden Inverter (I₁, I₂) durch einen Graben voneinander getrennt sind.

4. Integrierte elektrische Schaltung nach Anspruch 3, dadurch gekennzeich net, daß an den Kanälen der MOS-Transistoren der In verter (I₁, I₂) Gateelektroden angeordnet sind, und daß sich die Gateelektroden innerhalb des Grabens befinden.

5. Integrierte elektrische Schaltung nach Anspruch 4, dadurch gekennzeich net, daß die Gateelektroden von zwei komplementären MOS-Transistoren eines ersten Inverters (I₁, I₂) über einer Kontaktstelle mit einem Bereich des Halbleiter substrats verbunden sind, wobei der Bereich zwischen ei nem zweiten Inverter (I₂, I₁) und einem Anschluß für ei ne Wortleitung (WL) liegt.

6. Integrierte elektrische Schaltung nach Anspruch 5, dadurch gekennzeich net, daß zwischen der Kontaktstelle und der Wortlei tung (WL) ein weiterer Transistor angeordnet ist.

7. Verfahren zur Herstellung einer integrierten elek trischen Schaltung mit wenigstens einer Speicherzelle,

- bei dem mehrere verschieden dotierte Schichten (20, 21, 22, 23, 24, 25) auf dem Substrat erzeugt werden,
- bei dem die Schichten (20, 21, 22, 23, 24, 25) an schließend so strukturiert werden, daß strukturierte Schichten (20, 21, 22, 23, 24, 25) voneinander ge trennt sind,
- bei dem die strukturierten Schichten (20, 21, 22, 23, 24, 25) jeweils zwei komplementäre MOS-Transitoren mit einer Source, einer Drain und einem Kanal bilden, wobei die Kanäle der komplementären MOS-Transistoren verschiedene Leitfähigkeitstypen aufweisen, und
- bei dem Gateelektroden erzeugt werden, die zum An schluß der komplementären MOS-Transistoren dienen.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß zur Verbindung der Gateelektroden dienende Verbindungsleitungen erzeugt werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß in Freiräume zwischen strukturierten Schichten (20, 21, 22, 23, 24, 25) ein Isolationsmaterial gefüllt wird, und daß an schließend eine Ätzung des Isolationsmaterials bis zu wenigstens einer eine Gateelektrode (180) bildenden Schicht erfolgt.