DE10016444A1

DE10016444A1 - Integrierte dreidimensionale Graben-SRAM-Speicherzelle

Info

Publication number: DE10016444A1
Application number: DE10016444A
Authority: DE
Inventors: Peter Beer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-03-29
Filing date: 2000-03-29
Publication date: 2001-10-11
Anticipated expiration: 2020-03-30
Also published as: EP1181721A1; DE10016444C2; WO2001073847A1

Abstract

SRAM-Speicherzelle mit DOLLAR A (a) einem Auswahl-MOSFET (38; 39) zur Auswahl der SRAM-Speicherzelle, der auf einer Oberfläche eines Halbleitersubstrats (32) planar integriert ist; DOLLAR A (b) einem ersten (42; 43) und einem zweiten in Reihe geschalteten N-Kanal-MOSFET, die entlang einer senkrecht zu der Halbleiteroberfläche verlaufenden Seitenwand eines in das Halbleitersubstrat (32) geätzten Grabens (33; 34) angeordnet sind; DOLLAR A (c) einem ersten (50; 51) und einem zweiten (52; 53) geschalteten P-Kanal-MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des geätzten Grabens (33; 34) angeordnet sind; DOLLAR A (d) eine am Boden des geätzten Grabens (33; 34) vorgesehenen ersten leitfähigen Schicht (61; 62) zur elektrischen Verbindung der Source-Anschlussbereiche (47, 55; 49, 57) des zweiten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P-Kanal-MOSFETs (52; 53); DOLLAR A (e) eine von der ersten leitfähigen Schicht (61) isolierte und über der ersten leitfähigen Schicht liegende zweite leitfähige Schicht (65), die die Gateanschlüsse des zweiten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P-Kanal-MOSFETs (52; 53) bildet; DOLLAR A (f) eine von der zweiten leitfähigen Schicht (65; 66) isolierte und über der zweiten leitfähigen Schicht liegende dritte leitfähige Schicht (73; 74), die die Gateanschlüsse des ersten N-Kanal-MOSFETs (42; 43) und des gegenüberliegenden ersten P-Kanal-MOSFETs (50; 51) bildet; DOLLAR A (g) eine von der dritten leitfähigen Schicht ...

Description

Die Erfindung betrifft eine integrierte statische RAM- Speicherzelle, die in einem Ätzgraben eines Halbleitersub strats integriert ist.

Schreib-/Lesespeicher mit wahlfreiem Zugriff bzw. RAM- Speicher sind entweder aus statischen Speicherzellen SRAM o der dynamischen Speicherzellen DRAM aufgebaut. SRAM-Speicher, die aus SRAM-Speicherzellen aufgebaut sind, weisen gegenüber DRAM-Speichern den Vorteil auf, dass die abgespeicherte In formation nicht flüchtig ist, d. h. die Speicherzellen nicht in bestimmten Zeitabständen aufgefrischt werden müssen.

Fig. 1 zeigt eine SRAM-Speicherzelle nach dem Stand der Tech nik. Die SRAM-Speicherzelle ist an eine Wortleitung WL und Bitleitung BL sowie an zwei Spannungsversorgungsanschlüsse V_DD (hohes Versorgungsspannungspotential) und V_SS (niedriges Versorgungsspannungspotential bzw. Masse) angeschlossen. Die SRAM-Speicherzelle besteht aus insgesamt fünf MOSFET- Transistoren. Dabei weist die SRAM-Speicherzelle einen Aus wahltransistor T1 auf, dessen Gate mit der Wortleitung ver bunden ist, dessen Sourceanschluss an der Bitleitung BL an liegt und dessen Drainanschluss mit dem Drainanschluss eines N-Kanal-MOSFETs T2 und dem Drainanschluss eines P-Kanal- MOSFETs T3 verbunden ist. Der Sourceanschluss des N-Kanal- MOSFETs T2 ist mit dem Drainanschluss eines weiteren N-Kanal- MOSFETs T4 verbunden. Die beiden N-Kanal-MOSFETs T2, T4 sind in Reihe geschaltet, wobei die Verbindungsleitung zwischen den beiden N-Kanal-MOSFETs T2, T4 an dem niedrigen Referenz spannungspotential V_SS anliegt. Der Sourceanschluss des P- Kanal-MOSFETs T3 ist mit dem Drainanschluss eines weiteren P- Kanal-MOSFETs T5 verbunden. Die beiden in Reihe geschalteten P-Kanal-MOSFETs T3, T5 liegen an ihrer Verbindungsleitung an dem hohen Spannungspotential V_DD an. Die Sourceanschlüsse des N-Kanal-MOSFETs T4 sowie des P-Kanal-MOSFETs T5 sind kurzge schlossen und sind direkt mit den Gateanschlüssen des N- Kanal-MOSFETs T2 sowie des P-Kanal-MOSFETs T3 verbunden. Die Drainanschlüsse des N-Kanal-MOSFETs T2 sowie des P-Kanal- MOSFETs T3 sind ebenfalls kurzgeschlossen und direkt mit den Gateanschlüssen des N-Kanal-MOSFETs T4 sowie des P-Kanal- MOSFETs T5 verbunden.

Zum Einschreiben eines logisch hohen Datums L, das an der Bitleitung BL anliegt, in die SRAM-Speicherzelle wird an der Wortleitung WL ein hohes Potential angelegt, so dass der N- Kanal-Auswahl-MOSFET T1 durchschaltet. Das durchgeschaltete hohe Potential führt dazu, dass der N-Kanal-MOSFET T4 durch schaltet und der P-Kanal-MOSFET T5 sperrt. Aufgrund des durchgeschalteten N-Kanal-MOSFETs T4 wird das niedrige Span nungspotential bzw. Massepotential V_SS an die beiden Ga teanschlüsse des N-Kanal-MOSFETs T2 sowie des P-Kanal-MOSFETs T3 angelegt. Der N-Kanal-MOSFET T2 wird hierdurch gesperrt, und der P-Kanal-MOSFET T3 schaltet durch. Der Potentialknoten K1 wird hierdurch auf das hohe Spannungspotential V_DD gezo gen, so dass an dem Potentialknoten K1 dauerhaft das an der Bitleitung BL angelegte hohe logische Datum L abgespeichert bleibt. Das am Potentialknoten K1 anliegende hohe Potential sorgt dafür, dass der N-Kanal-MOSFET T4 durchgeschaltet bleibt, so dass am Potentialknoten K2 dauerhaft das Massepo tential V_SS anliegt.

Zum Auslesen des am Potentialknoten K1 anliegenden abgespei cherten Datums wird durch Anlegen eines hohen Spannungspotentials am Gate-Anschluss des Auswahltransistors T1 das abge speicherte Datum auf die Bitleitung BL durchgeschaltet.

Die in Fig. 1 dargestellte herkömmliche SRAM-Speicherzelle besteht aus fünf MOSFET-Transistoren und benötigt daher bei der planaren Integration auf einem Halbleiterchip relativ viel Fläche. Bei Planarintegration der in Fig. 1 dargestell ten herkömmlichen SRAM-Speicherzelle wird gewöhnlicherweise eine Fläche in der Größenordnung von 30 F² pro Speicherzelle benötigt, wobei F die minimale Strukturgröße des Herstel lungsprozesses ist. Der hohe Flächenbedarf herkömmlich planar integrierter SRAM-Speicherzellen führt zu hohen Herstellungs kosten von SRAM-Speichern, die aus derartigen SRAM-Speicher zellen aufgebaut sind.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine in tegrierte SRAM-Speicherzelle zu schaffen, die einen minimalen Flächenbedarf aufweist.

Diese Aufgabe wird erfindungsgemäß durch eine SRAM-Speicher zelle mit den in Patentanspruch 1 angegebenen Merkmalen ge löst.

Die Erfindung schafft eine integrierte SRAM-Speicherzelle mit
einem Auswahl-MOSFET zur Auswahl der SRAM-Speicherzelle, der auf einer Oberfläche eines Halbleitersubstrats planar integ riert ist,
einem ersten und zweiten in Reihe geschalteten N-Kanal- MOSFET, die entlang einer senkrecht zu der Halbleitersub stratoberfläche verlaufenden Seitenwand eines in das Halblei tersubstrat geätzten Grabens angeordnet sind,
einem ersten und zweiten in Reihe geschalteten P-Kanal- MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des geätzten Grabens angeordnet sind,
einer am Boden des geätzten Grabens vorgesehenen ersten leit fähigen Schicht zur elektrischen Verbindung der Source- Anschlussbereiche des zweiten N-Kanal-MOSFETs und des gegenü berliegenden zweiten P-Kanal-MOSFETs,
einer von der ersten leitfähigen isolierten und über der ers ten leitfähigen Schicht liegende zweite leitfähige Schicht, die die Gateanschlüsse des zweiten N-Kanal-MOSFETs und des gegenüberliegenden zweiten P-Kanal-MOSFETs bildet,
einer von der zweiten leitfähigen Schicht isolierten und über der zweiten leitfähigen Schicht liegenden dritten leitfähigen Schicht, die die Gateanschlüsse des ersten N-Kanal-MOSFETs und des gegenüberliegenden ersten P-Kanal-MOSFETs bildet,
einer von der dritten leitfähigen Schicht isolierten und über der dritten leitfähigen Schicht liegenden vierten elektri schen Schicht zur elektrischen Verbindung der Drain- Anschlussbereiche des ersten N-Kanal-MOSFETs und des gegenü berliegenden zweiten P-Kanal-MOSFETs, und mit
zwei senkrecht zu der Halbleiteroberfläche verlaufenden Kon taktierungen, wobei die erste Kontaktierung die erste und dritte leitfähige Schicht und die zweite Kontaktierung die zweite und vierte leitfähige Schicht elektrisch verbindet.

Bei einer besonders bevorzugten Ausführungsform der erfin dungsgemäßen SRAM-Speicherzelle bildet der Drain-Anschluss bereich des ersten N-Kanal-MOSFETs gleichzeitig den Drain- Anschlussbereich des Auswahl-MOSFETs.

Vorzugsweise ist der Gate-Anschluss des Auswahl-MOSFETs an eine Wortleitung zur Adressierung der SRAM-Speicherzelle an geschlossen.

Die Wortleitung verläuft dabei vorzugsweise parallel zu dem geätzten Graben.

Bei einer weiteren bevorzugten Ausführungsform der erfin dungsgemäßen SRAM-Speicherzelle ist zwischen den leitfähigen Schichten jeweils eine dünne Isolationsschicht vorgesehen.

Die erste und vierte leitfähige Schicht besteht vorzugsweise aus Wolfram.

Die zweite und dritte leitfähige Schicht besteht vorzugsweise aus abgeschiedenem Polysilicium.

Bei einer weiteren bevorzugten Ausführungsform ist an den beiden gegenüberliegenden Seitenwänden eine dünne Gateoxid schicht vorgesehen.

Der Source-Anschlussbereich des Auswahl-MOSFETs ist vorzugs weise an eine Bitleitung zum Einschreiben eines Datenbits in die SRAM-Speicherzelle oder zum Auslesen eines gespeicherten Datenbits aus der SRAM-Speicherzelle angeschlossen.

Bei einer weiteren bevorzugten Ausführungsform erstreckt sich die Bitleitung in einem rechten Winkel zu dem geätzten Gra ben.

Die Bitleitung ist vorzugsweise an den Sourceanschluss des Auswahl-MOSFETs über eine senkrecht zu der Halbleiteroberflä che verlaufende Bitleitungskontaktierung angeschlossen.

Die integrierte SRAM-Speicherzelle ist vorzugsweise von einer benachbarten SRAM-Speicherzelle innerhalb des geätzten Grabens durch einen rechtwinklig zu dem geätzten Graben verlau fenden Trennungsgraben isoliert.

Dabei besteht der Trennungsgraben aus einem isolierenden Ma terial, in dem leitende Schichten zum Anlegen der SRAM- Speicherzellen an eine Versorgungsspannung V_DD und an eine Referenzspannung V_SS eingebettet sind.

Im weiteren wird eine bevorzugte Ausführungsform der erfin dungsgemäßen integrierten SRAM-Speicherzelle unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesent licher Merkmale beschrieben.

Es zeigen:

Fig. 1 ein Schaltungsdiagramm einer SRAM-Speicherzelle nach dem Stand der Technik;

Fig. 2 eine Draufsicht auf eine Speicherzellenanordnung, die aus erfindungsgemäßen SRAM-Speicherzellen besteht;

Fig. 3 eine Schnittansicht entlang der Linie A-A in Fig. 2 zur Darstellung zweier benachbarter erfindungsgemäßer SRAM- Speicherzellen;

Fig. 4 eine Schnittansicht entlang der Linie B-B in Fig. 2;

Fig. 5 eine Schnittansicht entlang der Linie C-C in Fig. 2.

Fig. 2 zeigt eine Draufsicht auf eine Speicheranordnung mit erfindungsgemäßen SRAM-Speicherzellen. Auf dem Halbleitersub strat befinden sich Spannungsversorgungsleitungen 1, 2, 3 zur Versorgung der SRAM-Speicherzellen mit einer Versorgungsspannung. Dabei liegen die Versorgungsleitungen 1, 3 auf einem Referenzspannungspotential V_SS, beispielsweise auf Masse. An der Versorgungsleitung 2 liegt die Versorgungsspannung V_DD an. Die Versorgungsleitungen 1, 2, 3 bestehen aus einem leit fähigen Material, beispielsweise Metall.

Bei der in Fig. 2 dargestellten Draufsicht verlaufen die Ätz gräben, in welche die SRAM-Speicherzellen integriert sind, in horizontaler Richtung, d. h. parallel zu Wortleitungen 5, 6, während die Trenngräben zur Isolierung benachbarter SRAM- Speicherzellen in vertikaler Richtung, d. h. parallel zu den angedeuteten Bitleitungen 7, 8 verlaufen. Die Bitleitungen 7, 8 weisen Bitleitungskontaktierungen 9, 10 zur Kontaktierung eines darunterliegenden Auswahl-MOSFETs einer erfindungsgemä ßen SRAM-Speicherzelle auf. In Fig. 2 sind p⁺- Dotierungsbereich 11, 12, 13, 14 dargestellt, die die Drai nanschlüsse des in Fig. 1 dargestellten P-Kanal-MOSFETs T3 bilden. Darüber hinaus zeigt Fig. 2 n⁺-dotierte Bereiche 15, 16, 17, 18, die jeweils den Drainanschluss eines N-Kanal- MOSFETs T2 einer SRAM-Speicherzelle bilden. Zwischen den p⁺- dotierten Bereichen 11, 12, 13, 14 und den n-dotierten Be reichen 15, 16, 17, 18, welche die Drainanschlüsse des P- Kanal-MOSFETs T3 bzw. des N-Kanal-MOSFETs T2 bilden, liegen jeweils leitfähigen Schichten 19, 20, 21, 22 zur leitfähigen Verbindung der Drain-Anschlussbereiche, die vorzugsweise aus Wolfram bestehen. Die leitfähigen Bereiche 19, 20, 21, 22 entsprechen dem Potentialknoten K1 in Fig. 1. Die vier in Fig. 2 dargestellten SRAM-Speicherzellen weisen jeweils zwei Kontaktierungen 23, 24, 25, 26, 27, 28, 29, 30 auf, die senk recht zur Halbleiteroberfläche verlaufen und elektrisch leit fähige Schichten innerhalb der SRAM-Speicherzellen verbinden.

In Fig. 2 sind ferner isolierende Oxidschichten 31, 32, 33, 34, 35, 36 zu erkennen, die in den parallel zu den Bitleitun gen 9, 10 verlaufenden Trennungsgräben vorgesehen sind und zur Isolation ineinanderliegender SRAM-Speicherzellen inner halb eines geätzten Grabens dienen. In den Trennungsgräben, die aus einem isolierenden Material bestehen, sind die leit fähigen Spannungsversorgungsleitungen 1, 2, 3 eingebettet zur Versorgung der SRAM-Speicherzellen mit der Versorgungsspan nung V_DD und der Referenzspannung V_SS.

Fig. 3 zeigt eine Schnittansicht entlang der Linie A-A in Fig. 2. Die Bitleitung 7 liegt auf einer isolierenden Schicht 31 auf, die vorzugsweise aus einem Oxid besteht. Die Bitleitung 7 verläuft über zwei in das p-dotierte Halbleitersubstrat 32 hineingeätzte Gräben 33, 34, die einen im wesentlichen quadra tischen Querschnitt aufweisen. Die Wortleitungen 5, 6 verlau fen parallel zu den in das Halbleitersubstrat 32 hineingeätz ten Gräben 33, 34. Die Wortleitungen 5, 6 sind von der verti kal verlaufenden Bitleitungskontaktierung 9 durch isolierende Schichten 35, 36 getrennt. Die vertikal verlaufende Bitlei tungskontaktierung 9 ist elektrisch mit einem n⁺-dotierten Source-Anschlussbereich 37 verbunden. Der n⁺-dotierte Source- Anschlussbereich 37 ist für die beiden Auswahltransistoren 38, 39 der beiden in Schnittdarstellung gezeigten SRAM- Speicherzellen vorgesehen. Der Gate-Anschluss des Auswahl- MOSFETs 38 wird durch die Wortleitung 5, und der Gate- Anschluss des Auswahl-MOSFETs 39 wird durch die Wortleitung 6 gebildet. Der Gate-Anschluss 5 des Auswahl-MOSFETs 38 ist durch eine Gateoxidschicht 40 von dem im p-dotierten Substrat 32 befindlichen Stromkanal getrennt. Der Gate-Anschluss 6 des Auswahl-MOSFETs 39 liegt durch eine Gateoxidschicht 41 von dem im p-dotierten Substrat 32 befindlichen Stromkanal getrennt. Der n⁺-dotierte Bereich 15 bildet den Drainanschluss des Auswahl-MOSFETs 38, und der n⁺-dotierte Bereich 17 bildet den Drainanschluss des Auswahl-MOSFETs 39. Die Auswahl-MOSFETs 38, 39 entsprechen dem Auswahl-MOSFET T1 in Fig. 1. Die beiden Auswahl-MOSFETs 38, 39 sind planar auf der Halbleitersubstrat oberfläche des Halbleitersubstrats 32 integriert. Wie man in Fig. 3 erkennen kann, sind jeweils Speicherzellen symmetrisch zu einer Bitleitungskontaktierung 9 angeordnet.

Beide in Fig. 3 in Schnittansicht dargestellten SRAM- Speicherzellen weisen jeweils einen ersten N-Kanal-MOSFET 42, 43 sowie einen zweiten N-Kanal-MOSFET 44, 45 auf. Die beiden N-Kanal-MOSFETs 42, 44 sowie die beiden N-Kanal-MOSFETs 43, 45 sind in Reihe geschaltet und sind entlang einer Seitenwand der in das Halbleitersubstrat geätzten Ätzgräben 33, 34 ange ordnet. Die Seitenwände verlaufen dabei senkrecht zur Halb leitersubstratoberfläche. Der n⁺-dotierte Bereich 15 bildet den Drainanschluss des N-Kanal-MOSFETs 42, und der n⁺- dotierte Bereich 17 bildet den Drainanschluss des N-Kanal- MOSFETs 43 der anderen SRAM-Speicherzelle. Der n⁺-dotierte Bereich 46 bildet den Sourceanschluss des N-Kanal-MOSFETs 42 und den Drainanschluss des N-Kanal-MOSFETs 44. Der Sour ceanschluss des N-Kanal-MOSFETs 44 wird durch den n⁺- dotierten Bereich 47 gebildet. In gleicher Weise bildet der n⁺-dotierte Bereich 17 den Drainanschluss des N-Kanal-MOSFETs 43, und der n⁺-dotierte Bereich 48 stellt den Sourceanschluss des N-Kanal-MOSFETs 42 dar. Der Drainanschluss des N-Kanal- MOSFETs 45 wird durch den n⁺-dotierten Bereich 48 gebildet, und der Sourceanschluss des N-Kanal-MOSFETs 45 durch den n⁺- dotierten Bereich 49.

Die beiden SRAM-Speicherzellen weisen jeweils einen ersten P- Kanal-MOSFET 50, 51 und einen zweiten P-Kanal-MOSFET 52, 53 auf. Der Drainanschluss des P-Kanal-MOSFETs 50 wird durch den p⁺-dotierten Bereich 11 gebildet, und der Drainanschluss des P-Kanal-MOSFETs 51 wird durch den p⁺-dotierten Bereich 13 ge bildet. Der p⁺-dotierte Bereich 54 stellt den Sourceanschluss des P-Kanal-MOSFETs 50 und den Drainanschluss des P-Kanal- MOSFETs 52 dar. Der P-Kanal-MOSFET 52 weist ferner einen Sourceanschluss in Form des p⁺-dotierten Bereichs 55 auf. Der p⁺-dotierte Bereich 13 bildet den Drainanschluss des P-Kanal- MOSFETs 51. Der p⁺-dotierte Bereich 56 bildet gleichzeitig den Sourceanschluss des P-Kanal-MOSFETs 51 und den Drai nanschluss des P-Kanal-MOSFETs 53. Der P-Kanal-MOSFET 53 ent hält ferner den p⁺-dotierten Bereich 57 als Sourceanschluss. Die p⁺-dotierten Bereiche 11, 54, 55 sowie 13, 56, 57 sind jeweils in n-dotierte Wannen 58, 59 eingelassen. Jede SRAM- Speicherzelle weist jeweils zwei P-Kanal-MOSFETs 50, 52 bzw. 51, 53 auf, die entlang einer der ersten Seitenwand gegenü berliegenden zweiten Seitenwand der Ätzgraben 33, 34 angeord net sind. Die zweite Seitenwand verläuft ebenfalls senkrecht zu der Halbleiteroberfläche.

Am Boden der beiden Ätzgräben 33, 34 ist eine erste leitfähi ge Schicht 60 bzw. 61 vorgesehen. Die leitfähige Schicht 61 verbindet den Source-Anschlussbereich 47 des N-Kanal-MOSFETs 44 mit dem Source-Anschlussbereich 55 des gegenüberliegenden zweiten P-Kanal-MOSFETs 52. In entsprechender Weise verbindet die leitfähige Schicht 62 den Source-Anschlussbereich des N- Kanal-MOSFETs 45 mit dem Source-Anschlussbereich 57 des gege nüberliegenden P-Kanal-MOSFETs 53. Die beiden leitfähigen Schichten 61, 62 bestehen entweder aus Metall oder aus abge schiedenem Polysilicium.

Über den beiden leitfähigen Schichten 61, 62 ist eine isolie rende Schicht 63, 64 vorgesehen, die die leitfähigen Schich ten 61, 62 von einer weiteren leitfähigen Schicht 65, 66 trennt. Die leitfähige Schicht 65 bildet die beiden Ga teanschlüsse für den N-Kanal-MOSFET 44 sowie den P-Kanal- MOSFET 52. Entsprechend bildet die leitfähige Schicht 66 die beiden Gateanschlüsse über den N-Kanal-MOSFET 45 und den P- Kanal-MOSFET 53 der zweiten SRAM-Speicherzelle.

Die leitfähigen Schichten 65, 66 sind von dem Halbleitersub strat 32 durch dünne Gateoxidschichten 67, 68, 69, 70 ge trennt, die entlang den Seitenwänden der geätzten Gräben 33, 34 verlaufen. Über den leitfähigen Schichten 65, 66 liegt wiederum jeweils eine isolierende Schicht 71, 72. Die isolie renden Schichten 71, 72 der beiden in Schnittansicht darge stellten SRAM-Speicherzellen trennen die leitfähigen Schich ten 65, 66 von einer weiteren leitfähigen Schicht 73, 74. Die leitfähige Schicht 73 bildet den Gate-Anschluss des ersten N- Kanal-MOSFETs 42 und den Gate-Anschluss des gegenüberliegen den P-Kanal-MOSFETs 50. Die leitfähige Schicht 74 bildet den Gate-Anschluss des N-Kanal-MOSFETs 43 und des P-Kanal-MOSFETs 51. Zwischen der leitfähigen Schicht 73 und der leitfähigen Schicht 19 befindet sich eine isolierende Schicht 75. Zwi schen der leitfähigen Schicht 74 und der leitfähigen Schicht 21 befindet sich eine isolierende Schicht 76.

Die isolierenden Schichten 63, 71, 75 sowie 64, 72, 76 beste hend vorzugsweise aus einem Oxid, insbesondere Siliciumdio xid. Die leitfähigen Schichten 61, 65, 73, 19 sowie 62, 66, 74, 21 bestehen entweder aus einem Metall oder aus abgeschie denem Polysilicium. Als Metall kann beispielsweise Wolfram verwendet werden.

Die in Fig. 3 dargestellte linke SRAM-Speicherzelle weist vier leitfähige Schichten 61, 65, 73, 19 auf, die jeweils durch isolierende Schichten 62, 71, 75 voneinander elektrisch getrennt sind. Diese Schichten sind übereinander in dem ers ten Ätzgraben 33 geschichtet. Durch eine in dem Ätzgraben 33 eingebrachte Kontaktierung 77 wird die am Boden befindliche erste leitfähige Schicht 61 mit der dritten leitfähigen Schicht 73 elektrisch verbunden. Durch eine weitere Kontak tierung 78 wird ferner die zweite leitfähige Schicht 65 mit der vierten leitfähigen Schicht 19 elektrisch verbunden.

In gleicher Weise ist die erste leitfähige Schicht 62 der an deren SRAM-Speicherzelle mit der dritten leitfähigen Schicht 74 über eine Kontaktierung 79 und die zweite leitfähige Schicht 66 mit der vierten leitfähigen Schicht 21 über eine Kontaktierung 80 verbunden.

Bei der in Fig. 3 dargestellten bevorzugten Ausführungsform werden zwei zueinander symmetrisch aufgebaute SRAM-Speicher zellen über nur eine Bitleitungskontaktierung 9 elektrisch an die Bitleitung 7 angeschlossen. Hierdurch ist es möglich, die Anzahl der Bitleitungskontaktierungen 9 auf dem Halbleiter chip 32 gegenüber herkömmlichen Anordnungen zu halbieren.

Die in Fig. 3 dargestellten N-Kanal-MOSFETs 42, 44 bzw. 43, 45 entsprechen den beiden in Reihe geschalteten N-Kanal- MOSFETs T2, T4 in Fig. 1. Ferner entsprechen die P-Kanal- MOSFETs 50, 52 bzw. 51, 53 den beiden in Reihe geschalteten P-Kanal-MOSFETs T3, T5 in Fig. 1.

Die Spannungsversorgung der beiden in Fig. 3 dargestellten SRAM-Speicherzellen erfolgt durch Anschluss der p⁺-dotierten Bereiche 54, 56 an die Versorgungsspannung V_DD und durch An schluss der n⁺-dotierten Bereiche 46, 48 an das Referenzspan nungspotential V_SS.

Die Breite der beiden Ätzgräben 33, 34 beträgt bei einer be vorzugten Ausführungsform etwa 500 nm. Die Kanallänge der MOSFETs liegt in einer Größenordnung von 200-300 nm.

Fig. 4 zeigt eine Schnittansicht entlang der Schnittlinie B-B in Fig. 2. Die SRAM-Speicherzellen werden durch isolierende Oxidschichten 31, 33, 34, 35 voneinander isoliert, die in eingeätzte Trennungsgräben abgelagert werden. Die Versor gungsspannungsleitungen 1, 2 sind in das Isolationsoxid ein gebettet. Dabei sind die Versorgungsleitungen 1, 2, 3 ab schnittsweise verjüngt, wie man aus Fig. 2 erkennen kann. Die Versorgungsspannungsleitung 2 kontaktiert die SRAM-Speicher zellen an den p⁺-dotierten Bereichen 54, 54'.

Fig. 5 zeigt eine Schnittansicht entlang der Schnittlinie C-C in Fig. 2. Die Spannungsversorgungsleitung 2 kontaktiert in diesem Bereich nicht die n⁺-dotierten Bereiche 48, 48' son dern liegt von diesen durch das Isolationsoxid 33, 34 ge trennt. Die n⁺-dotierten Bereiche 48, 48' sind an den in die sem Bereich verbreiterten Referenzspannungsleitungen 1, 3 e lektrisch an diese angeschlossen.

Wie man aus Fig. 2 entnehmen kann, beträgt der Flächenbedarf einer erfindungsgemäßen SRAM-Speicherzelle etwa 10 F², wobei F die minimale Strukturgröße des Herstellungsprozesses dar stellt. Die erfindungsgemäße SRAM-Speicherzelle ermöglicht somit gegenüber dem Stand der Technik in etwa eine Verdreifa chung der Packungsdichte.

Die erfindungsgemäße SRAM-Speicherzelle läßt sich in einfa cher Weise durch Standardherstellungsschritte herstellen. Ein möglicher Prozeßablauf zur Herstellung einer erfindungsgemäßen SRAM-Speicherzelle, wie sie in Fig. 3 dargestellt ist, wird im weiteren beschrieben.

Zunächst werden in das Halbleitersubstrat 32 Ätzgraben 33, 34 geätzt, deren Grabenbreite in etwa der minimalen Strukturgrö ße F entspricht. Die Ätzgräben werden mit einem Oxid aufge füllt und anschließend maskiert. Die mit Oxid gefüllten Ätz gräben werden mit Hilfe der Maskierung derart geätzt, dass das Fülloxid lediglich in einer Hälfte des Ätzgrabens ver bleibt, so dass der Ätzgraben in diesem Bereich wieder frei liegt. Der freiliegende Bereich des Ätzgrabens wird mittels Implantation n-dotiert und getempert, so dass die in Fig. 3 dargestellten N-Wannen 58, 59 entstehen. Anschließend werden die Kontaktierungsbereiche 13, 56, 57 bzw. 11, 54, 55 durch P-Implantation hergestellt. Bei einem weiteren Prozeßschritt wird das restliche in dem Ätzgraben befindliche Oxid mittels Maskierungs- und Ätzschritten entfernt und anschließend die n⁺-dotierten Anschlussbereiche 15, 46, 47 bzw. 17, 48, 49 durch n⁺-Implantation gebildet. Die Ätzgräben 33, 34 werden dann wieder freigelegt und schichtweise aufgefüllt, bis die in Fig. 3 dargestellte Schichtstruktur mit vier leitfähigen Schichten und drei Isolationsschichten innerhalb des beiden Ätzgräben entsteht. Dabei wird in zusätzlichen Prozessschrit ten die Gateoxidschichten 67, 68 bzw. 69, 70 an den Wänden der Ätz gräben 33, 34 gebildet. Nach Auffüllen der Ätzgräben 33, 34 werden Kontaktlöcher für die Kontaktierungen 77, 78 bzw. 79, 80 gebohrt und diese Kontaktierungen angeschlossen. In einem weiteren Herstellungsschritt werden nun Trenngräben zur e lektrischen Isolierung der SRAM-Zellen geätzt, die rechtwink lig zu den Ätzgräben 33, 34 verlaufen. Diese Trenngräben wer den bis zu dem V_DD/V_SS-Kontakt zurückgeätzt, die anschließend angeschlossen werden. Daraufhin werden die Trenngräben mit Oxid wieder ganz aufgefüllt. In weiteren Prozessschritten werden die Auswahltransistoren sowie die Wortbitleitungen durch Standardprozesse gebildet. Schließlich werden die N- Wannen 58, 59 der P-Kanal-MOSFETs angeschlossen.

Claims

1. SRAM-Speicherzelle mit

a) einem Auswahl-MOSFET (38; 39) zur Auswahl der SRAM- Speicherzelle, der auf einer Oberfläche eines Halbleitersub strats (32) planar integriert ist;
b) einem ersten (42; 43) und einem zweiten (44; 45) in Reihe geschalteten N-Kanal-MOSFET, die entlang einer senkrecht zu der Halbleiteroberfläche verlaufenden Seitenwand eines in das Halbleitersubstrat (32) geätzten Grabens (33; 34) angeordnet sind;
c) einem ersten (50; 51) und einem zweiten (52; 53) in Reihe geschalteten P-Kanal-MOSFET, die entlang einer der ersten Seitenwand gegenüberliegenden zweiten Seitenwand des geätzten Grabens (33; 34) angeordnet sind;
d) eine am Boden des geätzten Grabens (33; 34) vorgesehenen ersten leitfähigen Schicht (61; 62) zur elektrischen Verbin dung der Source-Anschlussbereiche (47, 55; 49, 57) des zwei ten N-Kanal-MOSFETs (44; 45) und des gegenüberliegenden zwei ten P-Kanal-MOSFETs (52; 53);
e) eine von der ersten leitfähigen Schicht (61) isolierte und über der ersten leitfähigen Schicht liegende zweite leit fähige Schicht (65), die die Gateanschlüsse des zweiten N- Kanal-MOSFETs (44; 45) und des gegenüberliegenden zweiten P- Kanal-MOSFETs (52; 53) bildet;
f) eine von der zweiten leitfähigen Schicht (65; 66) iso lierte und über der zweiten leitfähigen Schicht liegende dritte leitfähige Schicht (73; 74), die die Gateanschlüsse des ersten N-Kanal-MOSFETs (42; 43) und des gegenüberliegen den ersten P-Kanal-MOSFETs (50; 51) bildet;
g) eine von der dritten leitfähigen Schicht (73; 74) iso lierte und über der dritten leitfähigen Schicht liegende vierte leitfähige Schicht (19; 21) zur elektrischen Verbindung der Drain-Anschlussbereiche (15; 17) des ersten N-Kanal- MOSFETs (42; 43) und des gegenüberliegenden zweiten P-Kanal- MOSFETs (50; 51);
h) und mit zwei senkrecht zu der Halbleiteroberfläche ver laufenden Kontaktierungen, wobei die erste Kontaktierung (77; 79) die erste (61; 62) und dritte (73; 74) leitfähige Schicht und die zweite Kontaktierung (78; 79) die zweite (65; 66) und vierte (19; 21) elektrische Schicht miteinander verbindet.

2. SRAM-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Drain-Anschlussbereiche (15; 17) des ersten N-Kanal- MOSFETs (42; 43) gleichzeitig den Drainanschluss des Auswahl- MOSFETs (38; 39) bildet.

3. SRAM-Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Gate-Anschluss (5; 6) des Auswahl-MOSFETs (38; 39) an eine Wortleitung (5; 6) zur Adressierung der SRAM- Speicherzelle angeschlossen ist.

4. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Wortleitung (5; 6) parallel zu den geätzten Gräben (33; 34) verläuft.

5. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zwischen den leitfähigen Schichten (61, 65, 73, 19; 62, 66, 74, 21) jeweils dünne Isolierschichten (63, 71, 75; 64, 72, 76) liegen.

6. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erste (61; 62) und die vierte (19; 21) leitfähige Schicht aus Wolfram besteht.

7. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zweite (65; 66) und dritte leitfähige Schicht (73; 74) aus abgeschiedenem Polysilicium besteht.

8. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass an den beiden gegenüberliegenden Seitenwänden des geätz ten Grabens (33; 34) eine dünne Gateoxidschicht (67, 68; 69, 70) vorgesehen ist.

9. SRAM-Speicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Source-Anschlussbereich (37) des Auswahl-MOSFETs (38; 39) an eine Bitleitung (7) zum Einschreiben eines Daten bits in die SRAM-Speicherzelle oder zum Auslesen eines ge speicherten Datenbits aus der SRAM-Speicherzelle angeschlos sen ist.

10. SRAM-Speicherzelle nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Bitleitung (7) sich in einem rechten Winkel zu dem geätzten Graben (33; 34) erstreckt.

11. SRAM-Speicherzelle nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Bitleitung (7) an den Source-Anschlussbereich (37). des Auswahl-MOSFETs (38; 39) über eine senkrecht zu der Halb leiteroberfläche verlaufende Bitleitungskontaktierung (9) an geschlossen ist.

12. SRAM-Speicherzelle nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die integrierte SRAM-Speicherzelle von einer benachbar ten SRAM-Speicherzelle innerhalb des geätzten Grabens (33; 34) durch einen rechtwinklig zu dem geätzten Graben (33; 34) verlaufenden Trennungsgraben isoliert liegt.

13. SRAM-Speicherzelle nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass der Trennungsgraben aus einem isolierenden Material be steht, in dem leitende Schichten zum Anlegen einer Versor gungsspannung V_DD und einer Referenzspannung V_SS an die SRAM- Speicherzelle eingebettet sind.