DE19816245A1

DE19816245A1 - Contacting electric component at its rear side

Info

Publication number: DE19816245A1
Application number: DE19816245A
Authority: DE
Inventors: Armin Klumpp
Original assignee: Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Priority date: 1998-04-11
Filing date: 1998-04-11
Publication date: 1999-10-21
Also published as: EP1078397A1; WO1999056315A1

Abstract

In the semiconductor substrate are formed contact bores filled with electrically conductive material, with the bores insulated from the substrate, but are conductively coupled to the component. On the rear side of the substrate are formed contacts in electric contact with the contact bores. The formation of contact bores comprises lithographic defining and plasma etching of the contact bores. Typically the contact bores are filled with tungsten or copper. In the contact bores is deposited an insulating SiO2 film and an adhesive layer for the conductive material.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Kontaktierung eines elektrischen Bauelements mittels Rückseitenkontakten sowie ein elektrisches Bauelement mit mindestens einem Rückseitenkontakt, der durch dieses Verfahren hergestellt ist.The present invention relates to a method for contacting an electrical Component by means of rear contacts and an electrical component with at least one back contact made by this method.

Im allgemeinen sind Rückseitenkontakte bei Bauelementen erwünscht, bei denen eine weitgehend planare und bündige Oberfläche ohne Bonddrähte im Oberflächenbereich erforderlich ist. Mögliche Anwendungsbereiche sind Detektoranordnungen, bei denen derartige Bonddrähte zu Abschattungseffekten führen würden, oder ISFETs (ionensensitive Feldeffekttransistoren), bei denen man beispielsweise die Oberfläche mit leicht reißenden Membranen oder Dünnschnitten von organischem Gewebe belegen möchte und entsprechend eine planare und bündige Oberfläche benötigt.In general, back contacts are desirable in devices where a largely planar and flush surface without bond wires in the Surface area is required. Possible areas of application are Detector arrangements in which such bonding wires have shadowing effects would lead, or ISFETs (ion sensitive field effect transistors), where one for example the surface with easily tearing membranes or thin sections of organic tissue and would like to planar and flush surface needed.

Des weiteren sind im Bereich der mikromechanischen Bauelemente Rückseitenkontakte vorteilhaft, da hier die Montage vereinfacht erfolgen kann, wenn keinerlei Bonddrähte an der Oberfläche der Bauelemente zu berücksichtigen sind.They are also in the field of micromechanical components Rear contacts are advantageous, since the assembly can be simplified if no bond wires on the surface of the components have to be taken into account.

Ein Verfahren mit den Merkmalen des Oberbegriffs von Patentanspruch 1 ist aus der deutschen Patentschrift DE 44 30 812 C1 bekannt. In dieser Patentschrift wird ein Verfahren zum Herstellen eines ionensensitiven Feldeffekttransistors mit Rückseitenkontakt beschrieben. Die Herstellung der Rückseitenkontakte erfolgt nach Bereitstellung des vollständig prozessierten Bauelements ohne Anschlußmetallisierung durch einen Schritt zum anisotropen Ätzen von V-förmigen Gräben von der Rückseite des Substrats her an den Kontaktbereichen, einen Schritt zur Rückseitenkontaktimplantation mit beispielsweise Phosphor-Ionen, die einerseits den Anschluß der Source/Drain-Gebiete zur Rückseite sowie andererseits die elektrische Isolation durch Ausbildung von pn-Übergängen gegenüber dem Substrat ermöglicht und den Schritt zum strukturierten Aufbringen einer Metallisierungsschicht auf den implantierten Bereichen.A method with the features of the preamble of claim 1 is known from the German patent DE 44 30 812 C1 known. In this patent a Method for producing an ion-sensitive field effect transistor with Back contact described. The back contacts are made after Provision of the fully processed component without connection metallization through a step to anisotropically etch V-shaped trenches from the back of the substrate at the contact areas, a step towards Rear contact implantation with, for example, phosphorus ions, which on the one hand the Connection of the source / drain areas to the back and on the other hand the electrical Isolation made possible by the formation of pn junctions from the substrate and the step of structured application of a metallization layer on the implanted areas.

Probleme ergeben sich bei diesem Verfahren jedoch dahingehend, daß einerseits die V-förmigen Gräben sehr tief geätzt werden müssen, um einen Anschluß an das Bauelement sicherzustellen und daß ein Schritt zur Rückseitenkontaktimplantation durchgeführt werden muß. Insbesondere werden bei dieser Schrittabfolge CMOS-kompatible, CMOS-inkompatible und CMOS-kompatible Schritte hintereinander ausgeführt, was die Fertigung kompliziert macht, da die zu prozessierenden Wafer bei einer Massenfertigung in mehreren verschiedenen Anlagen bearbeitet werden müssen.Problems arise with this method in that, on the one hand, the V-shaped trenches must be etched very deep in order to connect to the Ensure device and that a step to back contact implantation must be carried out. In particular, this sequence of steps CMOS-compatible, CMOS-incompatible and CMOS-compatible steps in succession carried out, which complicates the production, since the wafers to be processed can be processed in mass production in several different plants have to.

Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, das bekannte Verfahren weiterzubilden, so daß ein vereinfachtes und kostengünstigeres Verfahren zur Herstellung von Rückseitenkontakten bereitgestellt wird. Es ist ferner Aufgabe der vorliegenden Erfindung, ein elektrisches Bauelement mit mindestens einem Rückseitenkontakt bereitzustellen.The present invention is therefore based on the object, the known To further develop methods, so that a simplified and less expensive method is provided for the production of rear contacts. It is also the task of present invention, an electrical component with at least one To provide rear contact.

Gemäß der vorliegenden Erfindung wird die Aufgabe durch die kennzeichnenden Merkmale von Patentanspruch 1 gelöst. Die Erfindung stellt darüber hinaus ein elektrisches Bauelement nach Anspruch 17 bereit.According to the present invention, the object is achieved by the characterizing Features of claim 1 solved. The invention also adjusts electrical component according to claim 17 ready.

Die vorliegende Erfindung betrifft somit ein Verfahren zur Kontaktierung eines elektrischen Bauelements, mit den Schritten zum Bereitstellen eines vollständig prozessierten Bauelements ohne Anschlußmetallisierung auf einem Halbleitersubstrat, Ausbilden von mit elektrisch leitendem Material gefüllten Kontaktlöchern in dem Halbleiter-Substrat, welche gegenüber dem Halbleiter-Substrat elektrisch isoliert sind und mit dem Bauelement elektrisch leitend verbunden sind, und Bereitstellen von Rückseitenkontakten auf der Rückseite des Halbleiter-Substrats, die in elektrischem Kontakt mit den Kontaktlöchern stehen. The present invention thus relates to a method for contacting a electrical component, with the steps to provide a complete processed component without connection metallization on a semiconductor substrate, Forming contact holes filled with electrically conductive material in the Semiconductor substrate which are electrically insulated from the semiconductor substrate and are electrically conductively connected to the component, and providing Back contacts on the back of the semiconductor substrate, which are in electrical Make contact with the contact holes.

Bei dem erfindungsgemäßen Verfahren handelt es sich somit um eine dreidimensionale Integrationstechnik, die frei wählbare Kontakte, die vorzugsweise vertikal sind, zwischen der Bauelementeebene und der Rückseitenmetallisierung realisiert. Die Kontaktierung erfolgt dabei direkt in die hochdotierten Kontaktbereiche der Bauelemente. Weitere Vorteile gegenüber bereits bekannten Verfahren liegen in der vollständig abgeschlossenen Prozessierung der Vorderseite und im Fehlen jeglicher Hochtemperaturprozeßschritte auf der Rückseite.The method according to the invention is therefore a three-dimensional integration technology, the freely selectable contacts, the preferred are vertical, between the component level and the backside metallization realized. The contact is made directly in the highly doped contact areas of the components. Further advantages over already known methods are in the fully completed processing of the front and in the absence any high temperature process steps on the back.

Gemäß einer bevorzugten Ausführungsform können die Bauelemente vor dem Schritt zum Bereitstellen von Rückseitenkontakten auf der Rückseite des Halbleiter-Substrats beispielsweise unter Verwendung von Kontaktstiften getestet werden, so daß eine effizientere Bearbeitung möglich ist.According to a preferred embodiment, the components can before the step to provide back contacts on the back of the semiconductor substrate for example using contact pins, so that a more efficient processing is possible.

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert werden.The present invention will hereinafter be described with reference to the accompanying drawings are explained in more detail.

Fig. 1a zeigt eine schematische Draufsicht auf ein kontaktiertes Bauelement; FIG. 1a shows a schematic plan view of an impacted component;

Fig. 1b zeigt eine Querschnittsansicht von Fig. 1a entlang der Linie A-A nach dem Schritt zum Ausbilden der Kontaktlöcher; FIG. 1b shows a cross-sectional view of FIG. 1a along line AA after the step of forming the contact holes;

Fig. 1c zeigt eine Querschnittsansicht von Fig. 1a entlang der Linie A-A nach dem Schritt zum Bereitstellen der Rückseitenkontakte; und Fig. 1c shows a cross-sectional view of Figure 1a along the line AA according to the step of providing the backside contacts. and

Fig. 2 zeigt eine weitere bevorzugte Ausführungsform, bei der ein sogenannter BESOI-Wafer als Halbleitersubstrat verwendet wird, im Querschnitt. FIG. 2 shows a further preferred embodiment in which a so-called BESOI wafer is used as the semiconductor substrate, in cross section.

In Fig. 1 bezeichnet Bezugszeichen 3 ein Halbleiter-Substrat, welches beispielsweise ein Bulk-Siliziumwafer oder auch ein SOI-Wafer sein kann, und Bezugszeichen 8 bezeichnet Komponenten eines fertig prozessierten Bauelements ohne Anschlußmetallisierung in den Kontaktbereichen 9. Ein derartiges Bauelement kann ohne Beschränkung der Allgemeinheit beispielsweise ein elektronischer Schaltkreis, eine beliebige Transistoranordnung, eine Detektoranordnung oder auch ein mikromechanisches Bauelement, beispielsweise ein mikromechanisches Relais sein. In FIG. 1, reference numeral 3 denotes a semiconductor substrate, which can be, for example, a bulk silicon wafer or an SOI wafer, and reference numeral 8 denotes components of a fully processed component without connection metallization in the contact areas 9 . Such a component can be, for example, an electronic circuit, any transistor arrangement, a detector arrangement or else a micromechanical component, for example a micromechanical relay, without restricting the generality.

Von diesen Kontaktbereichen 9 ausgehend werden in dem Halbleiter-Substrat 3 Kontaktlöcher 1, sogenannte deep-Vias ("vertikal integrierte Anschlüsse") ausgebildet, beispielsweise durch Lithographie und Plasmaätztechniken. Hierbei können je nach verwendeter Anlagenkonfiguration und Ätzchemie Kontaktlöcher mit einem Verhältnis von Tiefe zu Durchmesser von bis zu 50 : 1 ausgebildet werden. Werden als Halbleiter-Substrat beispielsweise Bulk-Siliziumwafer verwendet, so ist es vorteilhaft, zusätzlich um die Kontaktlöcher 1 eine geschlossene Grabenstruktur 2 zu ziehen, um eine elektrische Isolation gegenüber dem Halbleiter-Substrat zu erzielen. Dies ist in den Fig. 1a und 1b für Kontaktlöcher mit einem quadratischen Querschnitt von 2 × 2 µm² und einer Tiefe von etwa 15 µm gezeigt.Starting from these contact areas 9 , contact holes 1 , so-called deep vias (“vertically integrated connections”), are formed in the semiconductor substrate 3 , for example by means of lithography and plasma etching techniques. Depending on the system configuration and etching chemistry used, contact holes with a depth to diameter ratio of up to 50: 1 can be formed. If, for example, bulk silicon wafers are used as the semiconductor substrate, it is advantageous to additionally pull a closed trench structure 2 around the contact holes 1 in order to achieve electrical insulation with respect to the semiconductor substrate. This is shown in FIGS. 1a and 1b for contact holes with a square cross section of 2 × 2 μm ² and a depth of approximately 15 μm.

Es sind aber auch alternative Möglichkeiten zur elektrischen Isolation gegenüber dem Halbleiter-Substrat denkbar.But there are also alternative ways of electrical insulation compared to that Semiconductor substrate conceivable.

Nach Ätzen der Kontaktlöcher 1 und gegebenenfalls der Grabenstruktur 2 erfolgt ein Schritt zum Abscheiden einer isolierenden Schicht 4, die beispielsweise aus Siliziumdioxid besteht, und einer Haftvermittlungsschicht 5, beispielsweise Titannitrid. Darauffolgend wird das elektrisch leitende Material 6, beispielsweise Wolfram oder Kupfer, als sogenannte Viametallisierung abgeschieden. Diese Metallisierung wird derart ausgeführt, daß eine lunkerfreie Füllung der Kontaktlöcher 1 erfolgt. Die anschließende isotrope Rückätzung der drei aufgebrachten Schichten führt zu elektrisch isolierten, mit Metall gefüllten Kontaktlöchern. Dieses Verfahren wird detaillierter in der noch unveröffentlichten deutschen Patentanmeldung DE 198 13 239 beschrieben.After etching the contact holes 1 and possibly the trench structure 2 , a step is carried out to deposit an insulating layer 4 , which consists, for example, of silicon dioxide, and an adhesion-promoting layer 5 , for example titanium nitride. The electrically conductive material 6 , for example tungsten or copper, is then deposited as a so-called viametallization. This metallization is carried out in such a way that void-free filling of the contact holes 1 takes place. The subsequent isotropic etching back of the three applied layers leads to electrically insulated, metal-filled contact holes. This method is described in more detail in the as yet unpublished German patent application DE 198 13 239.

Der Kontakt zu dem hochdotierten Kontaktbereich 9 des Bauelements erfolgt darauffolgend mittels einer standardmäßigen Metallisierungssequenz inklusive Lithographie- und Strukturierungsschritte. Beispielsweise wird eine Aluminium- Metallisierung 11 abgeschieden. Im Anschluß daran kann die Bearbeitung der Vorderseite durch Abscheidung von Passivierungsschichten abgeschlossen werden.The contact to the highly doped contact region 9 of the component is then made using a standard metallization sequence including lithography and structuring steps. For example, an aluminum metallization 11 is deposited. Subsequently, the processing of the front side can be completed by depositing passivation layers.

An dieser Stelle ist es auch möglich, vor der Herstellung der Rückseitenkontakte die Funktion des Bauelements zu überprüfen. At this point, it is also possible to do the before making the back contacts Check the function of the component.

Zur Herstellung der Rückseitenkontakte kann zur Reduzierung des Flächenbedarfs der Rückseitenkontakte das Halbleiter-Substrat zunächst von der Rückseite her gedünnt und poliert werden. Dies kann bis herunter zu minimalen Dicken von 50 µm erfolgen. Unterhalb von Dicken von 30 µm wird insbesondere eine Siliziumscheibe flexibel, so daß weitere Maßnahmen zur Stabilisierung notwendig werden. Bei dem beschriebenen Ausführungsbeispiel erfolgt das Dünnen bis zu einer Dicke von 100 µm.To make the back contacts can reduce the space requirement Backside contacts, the semiconductor substrate is first thinned from the back and be polished. This can be done down to a minimum thickness of 50 µm. A silicon wafer, in particular, becomes flexible below thicknesses of 30 μm that further stabilization measures are necessary. In which described embodiment, the thinning takes place to a thickness of 100 µm.

Im folgenden wird beispielhaft beschrieben, durch welche Bearbeitungsschritte auf der Rückseite eine Verbindung von Rückseitenkontakten mit den Kontaktlöchern erfolgen kann, so daß der elektrische Kontakt zu den Kontaktbereichen auf der Vorderseite zustande kommt. Dazu werden von der Rückseite des Halbleiter-Substrats abgeschiedene Maskierungsschichten mittels Lithographie und Ätztechniken direkt gegenüber den Kontaktlöchern geöffnet. Das nun freiliegende Silizium kann entweder naßchemisch oder trocken mit bekannten chemischen Prozessen in die Tiefe geätzt werden, bis die Unterseiten der Kontaktlöcher freigelegt sind.The following describes an example of the processing steps involved the rear side a connection of rear side contacts with the contact holes can be done so that the electrical contact to the contact areas on the Front comes about. This is done from the back of the semiconductor substrate deposited masking layers directly using lithography and etching techniques opened towards the contact holes. The silicon now exposed can either wet chemical or dry using known chemical processes in the Depth etched until the bottom of the contact holes are exposed.

Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird beispielsweise ein naßchemischer Ätzschritt mit 33%-iger KOH-Lösung oder Cholin mit einem trockenen plasmainduzierten Ätzschritt kombiniert. Dadurch werden vorteilhafterweise durch den naßchemischen Ätzschritt Öffnungsflanken von 55° zur Scheibenoberfläche der Kristallebene <100< ausgebildet. Die Steuerung des Ätzvorgangs erfolgt mit einer Genauigkeit von ± 5% über die Ätzzeit. Der naßchemische Ätzvorgang wird vorzugsweise vor dem Erreichen der Kontaktlöcher abgebrochen, da sonst die Füllung der Kontaktlöcher angegriffen werden könnte, weil keine ausreichende Selektivität in der Ätzrate zwischen dem Isolationsoxid der Kontaktlöcher und dem Silizium vorhanden ist.According to a preferred embodiment of the present invention for example, a wet chemical etching step with 33% KOH solution or choline combined with a dry plasma-induced etching step. This will advantageously by the wet chemical etching step opening flanks of 55 ° to Disc surface of the crystal plane <100 <formed. The control of the Etching takes place with an accuracy of ± 5% over the etching time. Of the Wet chemical etching is preferably carried out before reaching the contact holes canceled, otherwise the filling of the contact holes could be attacked, because insufficient selectivity in the etch rate between the isolation oxide Contact holes and the silicon is present.

Statt dessen erfolgt der verbleibende Abtrag des Siliziums vorzugsweise mit einem Trockenätzschritt, der eine ausreichende Selektivität zwischen dem Isolationsoxid der Kontaktlöcher und dem abzutragenden Silizium besitzt. Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung kann SF₆ als Fluorträger zum Ätzen von Silizium verwendet werden. Ferner kann in einem zusätzlichen Prozeßschritt Plasmaoxid (SiO₂) 13 abgeschieden werden, welches zur elektrischen Isolierung der Öffnungsflanken dient.Instead, the remaining removal of the silicon is preferably carried out using a dry etching step which has sufficient selectivity between the insulation oxide of the contact holes and the silicon to be removed. According to a preferred embodiment of the present invention, SF ₆ can be used as a fluorine carrier for etching silicon. Furthermore, plasma oxide (SiO ₂ ) 13 can be deposited in an additional process step, which serves for the electrical insulation of the opening flanks.

Es ist aber gemäß der vorliegenden Erfindung ebenso möglich, den Ätzschritt von der Rückseite her als einen rein anisotropen oder isotropen Ätzschritt durchzuführen. Beispielsweise ist ein isotroper Ätzschritt bei dünnen bzw. gedünnten Halbleiter- Substraten zweckmäßig durchzuführen.However, it is also possible according to the present invention to remove the etching step from the Back as a purely anisotropic or isotropic etching step. For example, an isotropic etching step in the case of thin or thinned semiconductor Appropriately perform substrates.

Durch einen nachfolgenden Lithographieschritt mit Strukturierungsprozessen kann der Kontaktbereich 7 zwischen einer darauffolgend aufzubringenden Metallisierung 12 und den Kontaktlöchern 1 definiert werden. Bei Vorhandensein von Grabenstrukturen 2 liegt die Öffnung des Plasmaoxids innerhalb der Grabenstruktur 2, damit die Metallisierung 12 keinen Kontakt zum Halbleiter-Substrat 3 erhält. Die Metallisierungsflächen werden abschließend ebenfalls durch Lithographie und Strukturierungsprozesse definiert.The contact region 7 between a subsequently applied metallization 12 and the contact holes 1 can be defined by a subsequent lithography step with structuring processes. In the presence of trench structures 2 , the opening of the plasma oxide lies within the trench structure 2 , so that the metallization 12 is not in contact with the semiconductor substrate 3 . Finally, the metallization areas are also defined by lithography and structuring processes.

Gemäß der vorliegenden Erfindung kann das Halbleiter-Substrat ein beliebiges Halbleiter-Substrat sein, so auch ein Halbleiter-Substrat mit einer Oxidschicht, beispielsweise einer vergrabenen SiO₂-Schicht, z. B. ein SOI- oder ein BESOI-Substrat ("back etched silicon on insulator") sein. Gemäß der BESOI-Technik werden zwei Wafer unter extrem staubfreien Bedingungen mit ihren polierten Oberflächen zusammengebracht. Dabei sind die beiden Wafer in der Regel mit einer SiO₂-Schicht versehen, die beispielsweise mittels thermischer Oxidation hergestellt werden kann. Die Haftung zwischen den beiden Waferflächen beruht auf der Ausbildung von Wasserstoffbrücken zwischen adsorbierten OH-Gruppen. Bei einer anschließenden Erwärmung der Wafer bilden sich bei etwa 300°C Si-O-Si-Bindungen aus, wobei schließlich bei Temperaturen um 1000°C aufgrund eines viskosen Flusses des Oxids eine feste, von einem gewachsenen Oxid nicht unterscheidbare Verbindung auftritt. Nach dem auf diese Weise durchgeführten Bonden der beiden Wafer kann einer der Wafer mittels üblicher Verfahren gedünnt werden, so daß eine dünne SOI-Nutzschicht unlösbar gebondet mit dem Träger zurückbleibt. According to the present invention, the semiconductor substrate can be any semiconductor substrate, including a semiconductor substrate with an oxide layer, for example a buried SiO ₂ layer, e.g. B. a SOI or a BESOI substrate ("back etched silicon on insulator"). According to BESOI technology, two wafers are brought together with their polished surfaces under extremely dust-free conditions. The two wafers are usually provided with an SiO ₂ layer, which can be produced, for example, by means of thermal oxidation. The adhesion between the two wafer surfaces is based on the formation of hydrogen bonds between adsorbed OH groups. When the wafers are subsequently heated, Si-O-Si bonds form at about 300 ° C., and finally a solid compound, indistinguishable from a grown oxide, occurs at temperatures around 1000 ° C. due to a viscous flow of the oxide. After the two wafers have been bonded in this way, one of the wafers can be thinned using customary methods, so that a thin SOI wear layer remains inseparably bonded to the carrier.

Eine bevorzugte Ausführungsform unter Verwendung eines BESOI-Substrats ist in Fig. 2 gezeigt. In Fig. 2 bezeichnet Bezugszeichen 14 eine BESOI-SiO₂-Schicht, die ungefähr 4 bis 10 µm von der Substratoberfläche entfernt ist. Ansonsten bezeichnen dieselben Bezugszeichen wie in Fig. 1 in Fig. 2 dieselben Komponenten.A preferred embodiment using a BESOI substrate is shown in FIG. 2. In Fig. 2, reference numeral 14 denotes a BESOI-SiO ₂ layer which is approximately 4 to 10 µm away from the substrate surface. Otherwise, the same reference numerals as in FIG. 1 denote the same components in FIG. 2.

Bei Verwendung eines BESOI-Siliziumwafers für die Herstellung der Bauelemente ist die Ausbildung einer Grabenstruktur zur elektrischen Isolation nicht erforderlich, da unter Nutzung des vergrabenen BESOI-Oxids eine elektrische Isolation gegenüber dem Siliziumsubstrat gewährleistet ist. Trotzdem wird auch bei dieser Ausführungsform bei der Prozessierung der Rückseite der Schritt zum Ätzen vorzugsweise als eine Kombination aus einer naßchemischen ersten Stufe und einer trockenen zweiten Stufe durchgeführt.When using a BESOI silicon wafer for the manufacture of the components the formation of a trench structure for electrical insulation is not necessary because electrical isolation from using the buried BESOI oxide the silicon substrate is guaranteed. Nevertheless, this too Embodiment when processing the back of the etching step preferably as a combination of a wet chemical first stage and a carried out dry second stage.

Claims

1. Method for contacting an electrical component, with the steps of

- Providing a completely processed component without connection metallization on a semiconductor substrate, characterized by the steps for
Forming contact holes filled with electrically conductive material in the semiconductor substrate, which are electrically insulated from the semiconductor substrate and are electrically conductively connected to the component,
- Providing back contacts on the back of the semiconductor substrate, which are in electrical contact with the contact holes.

2. The method according to claim 1, characterized in that the step of Forming the vias the steps for lithographically defining the Contact holes and for plasma etching the contact holes.

3. The method according to claim 1 or 2, characterized in that the Contact holes are filled with tungsten or copper.

4. The method according to any one of the preceding claims, characterized in that an SiO ₂ layer and an adhesion-promoting layer for the electrically conductive material are applied in the contact holes for insulation from the semiconductor substrate.

5. The method according to any one of the preceding claims, characterized characterized in that the contact holes have a depth to diameter ratio up to 50: 1.

6. The method according to any one of the preceding claims, characterized characterized in that the contact holes by a standard metallization step be electrically connected to the component.

7. The method according to any one of the preceding claims, characterized by the step of applying a passivation layer on the front of the Device before the step to provide back contacts.

8. The method according to any one of the preceding claims, characterized characterized in that the semiconductor substrate is a bulk silicon wafer.

9. The method according to any one of claims 1 to 7, characterized in that the Semiconductor substrate is an SOI wafer.

10. The method according to any one of the preceding claims, characterized characterized in that the step of providing back contacts a Includes step to thin the back.

11. The method according to any one of the preceding claims, characterized characterized in that the step of providing back contacts a Comprises the step of etching the semiconductor substrate, in which the undersides of the Contact holes are exposed.

12. The method according to claim 11, characterized in that the step of Etching comprises at least one anisotropic etching step.

13. The method according to claim 11 or 12, characterized in that the Step for etching a wet chemical and a dry chemical etching step includes.

14. The method according to any one of the preceding claims, characterized characterized in that the step of providing back contacts a selective metallization step, in which metallization is in contact with the contact holes is applied in a structured manner.

15. The method according to any one of the preceding claims, characterized by the step of testing the device before the step of providing Rear contacts.

16. The method according to any one of the preceding claims, characterized by the step of forming isolation trenches simultaneously with the step of Forming contact holes.

17. Electrical component with at least one rear-side contact, through the Method according to one of claims 1 to 16 is produced.