DE19750965A1

DE19750965A1 - Verfahren zur Erzeugung von hohen Kapazitäten

Info

Publication number: DE19750965A1
Application number: DE19750965A
Authority: DE
Inventors: Tri-Rung Yew; Water Lur; Shih-Wei Sun
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1997-09-22
Filing date: 1997-11-18
Publication date: 1999-06-02
Also published as: FR2770930A1; GB9722664D0; NL1007477C2; GB2330691B; US5869368A; GB2330691A; FR2770930B1

Description

Hintergrund der Erfindung 1. Erfindungsgebiet

Die Erfindung betrifft die Ausbildung von Kondensatoren für integrierte Speicherschaltungen und insbesondere Verfahren zur Ausbildung von Strukturen mit hoher Kapazität in einer Fertigungsanlage mit hohem Produktionsvolumen.

2. Stand der Technik

Bei dynamischen Speichern mit wahlfreiem Zugriff (DRAMs) werden die Informationen im allgemeinen durch selektives Aufladen oder Entladen aller Kondensatoren einer Anordnung von Kondensatoren gespeichert, die auf der Oberfläche eines Halbleitersubstrates (Trägermaterial) ausgebildet sind. In der überwiegenden Anzahl der Fälle wird ein einzelnes Bit einer binären Information an jedem Kondensator dadurch gespeichert, daß eine logische 0 einem entladenen Zustand des Kondensators und eine logische 1 einem geladenen Zustand des Kondensators zugeordnet wird. Der Oberflächenbereich der Elektroden der Speicherkondensatoren bestimmt die Größe der Ladung, die in jedem Kondensator bei einer gegebenen Betriebsspannung gespeichert werden kann, und zwar für die Elektrodentrennung, die zuverlässig realisiert werden kann, sowie für die Dielektrizitätskonstante des zwischen den Elektroden der Ladungsspeicherkondensatoren verwendeten Kondensator- Dielektrikums. Lese- und Schreibvorgänge an dem Speicher werden durch selektive Verbindung des Ladungsspeicherkondensators mit einer Bitleitung durchgeführt, um entweder Ladung zu dem Ladungsspeicherkondensator zu führen oder aus diesem zu entfernen. Die selektive Verbindung des Ladungsspeicherkondensators mit der Bitleitung wird im allgemeinen unter Verwendung eines Transfer- Feldeffekttransistors (FET) bewirkt. Der Bitleitungskontakt wird im allgemeinen mit einer der Source/Drain-Elektroden des Transfer-FET hergestellt. Der Ladungsspeicherkondensator wird dabei im allgemeinen in Verbindung mit der entsprechenden anderen Source/Drain-Elektrode des Transfer-FET ausgebildet. An das Gate des FET werden Wortleitungssignale angelegt, um eine Elektrode des Ladungsspeicherkondensators über den Transfer-FET mit dem Bitleitungskontakt zu verbinden, wodurch die Übertragung von Ladungen zwischen dem Ladungsspeicherkondensator und der Bitleitung erleichtert wird.

Es wird ständig versucht, die Speicherdichte von integrierten Speicherschaltungen zu erhöhen, um größere Mengen von Datenspeichern auf einem einzelnen Chip zu realisieren. Höhere Speicherdichten führen zu einem Speicher, der im allgemeinen kompakter und sehr oft pro Bit billiger ist, als eine gleiche Größe von Speicherraum auf mehreren Chips. Generell ist es möglich, diese höheren Speicherwerte mit im Vergleich zu den früheren, weniger dichten Speicherchips äquivalenten oder verbesserten Leistungen zu schaffen. Historisch betrachtet ist die Dichte von integrierten Schaltungseinrichtungen zum Teil durch Verkleinerung der Abmessungen der Strukturen, wie zum Beispiel der Verdrahtungsleitungen und der Transistor-Gates, und zum Teil durch Verminderung der Trennung zwischen den Strukturen, aus denen die integrierte Schaltungseinrichtung besteht, erhöht worden. Bei einer Verkleinerung der Abmessungen der Schaltungsstrukturen spricht man im allgemeinen von einer Verkleinerung der für die Herstellung der integrierten Schaltungseinrichtung angewendeten "Entwurfsregeln".

Eine Anwendung von verkleinerten Entwurfsregeln auf ein DRAM reduziert den Oberflächenbereich des Substrates, der für einen Ladungsspeicherkondensator des DRAM verwendet werden kann. Die Anwendung von verkleinerten Entwurfsregeln auf übliche planare Kondensatorformen reduziert somit die Menge der Ladung (das heißt die Kapazität), die in dem Ladungsspeicherkondensator gespeichert werden kann. Eine Reduzierung der Ladungsmenge in einem Kondensator führt zu verschiedenen Problemen, die unter anderem in einem möglichen Verlust von Daten aufgrund einer größeren Neigung zu Zerfallsmechanismen und zu Ladungsverlusten bestehen. Diese größere Gefahr von Ladungsverlusten kann dazu führen, daß das DRAM häufigere Auffrischungszyklen erfordert, die unerwünscht sind, da der Speicher während der Auffrischung für eine Datenspeicherung und ein Auslesen von Daten nicht verfügbar ist. Zusätzlich können reduzierter Werte der Ladungsspeicherung kompliziertere Verfahren zum Auslesen von Daten und empfindlichere Verstärker zur Erfassung von Ladungen erfordern. Somit erfordern moderne DRAM also erhöhte Werte der Kapazität auf verkleinerten Substratbereichen von DRAM-Zellen. Zu diesem Zweck sind eine Vielzahl von sehr komplexen Kondensatorstrukturen min dreidimensionalen Ladungsspeicherflächen vorgeschlagen worden. Diese komplexen Kondensatorstrukturen sind im allgemeinen sehr schwierig herzustellen. Dies trifft insbesondere dann zu, wenn die Erfordernisse für die Bildung solcher Kondensatorstrukturen mit einer Fertigungsanlage mit hohem Durchsatz bei hoher Ausbeute berücksichtigt werden.

Eine Strategie, die bei den Versuchen zur Verbesserung der DRAM-Zellenkapazität übernommen wurde, bestand darin, halbkugelig gekörntes Polysilizium in den Ladungsspeicherkondensator einzubringen. Die meisten geläufigen DRAM-Kondensatorkonstruktionen enthalten in beiden Elektroden des Kondensators übliches Polysilizium. Während übliches Polysilizium in sehr komplexe Formen gebracht werden kann, ist seine Oberfläche im wesentlichen glatt. Halbkugelig gekörntes Polysilizium (HSG-Si) stellt eine bestimmte Form von Polysilizium dar, das eine rauhe Oberfläche aufweist, wenn es unter sorgfältig eingestellten Bedingungen abgelagert wird, und das auf die Oberfläche der Kondensatorelektrode aufgebracht werden kann, um den Oberflächenbereich der Elektrode zu vergrößern. Durch das Aufbringen einer Schicht aus halbkugelig gekörntem Polysilizium auf eine Kondensatorelektrode kann die Kapazität eines gegebenen DRAM-Ladungs speicherkondensators um einen Faktor von näherungsweise 1,8 erhöht werden.

Andererseits gibt es aber auch Nachteile bei der Verwendung von HSG-Si in DRAM-Kondensatoren. HSG-Si kann unvorhersehbare Oberflächeneigenschaften haben, die die Kapazität oder die Stabilität des Kondensators reduzieren. Weiterhin kann es schwierig sein, das HSG-Si während der Ablagerung geeignet zu dotieren. Zusätzlich zu der präzisen Steuerung, die für den Vorgang der Ablagerung erforderlich ist, ist es somit im allgemeinen notwendig, einen zusätzlichen Dotierungsschritt einzufügen, um sicherzustellen, daß die HSG-Si-Schicht eine für die Anwendung auf der Oberfläche der Kondensatorelektrode ausreichende Leitfähigkeit aufweist. Die mit der Anwendung von HSG-Si auf der Oberfläche einer Polysilizium-Kon densatorelektrode verbundenen Schwierigkeiten bei der Verarbeitung setzen seiner Anwendbarkeit im Hinblick auf eine Massenfertigung Grenzen. In vielen Fällen rechtfertigt der durch die Anwendung von HSG-Si in einem Kondensator erzielte Gewinn an Kapazität nicht den zusätzlichen Aufwand und die mit dieser Anwendung verbundene reduzierte Ausbeute.

Der Erfindung liegt die Aufgabe zugrunde, größere Werte der Ladungsspeicherkapazität für einen Kondensator für eine integrierte Schaltung zu erzielen, der in einem Speicher verwendet werden kann. Ferner soll mit der Erfindung eine erhöhte Kapazität in einer leicht herstellbaren Weise realisiert werden.

Zusammenfassung der bevorzugten Ausführungsformen

Unter einem Gesichtspunkt wird mit der Erfindung eine größere Kapazität bei einer Ladungsspeicherstruktur in einer integrierten Schaltung geschaffen, die eine Zugriffsschaltung zur Steuerung des Zugriffs auf die Ladungsspeicherstruktur über einen Elektrodenkontakt aufweist. Auf das Substrat (Trägermaterial) ist eine erste leitende Schicht aufgebracht, auf der sich eine Schicht aus dielektrischem Material befindet. Auf die Oberfläche der Schicht aus dielektrischem Material wird eine aus Körnern aus Polysilizium bestehende Schicht aufgebracht, so daß zwischen den Körnern aus Polysilizium freie (nicht bedeckte) Bereiche der Oberfläche der dielektrischen Schicht bestehen bleiben. Die freiliegenden Bereiche der Schicht aus dielektrischem Material werden selektiv entfernt, um voneinander beabstandete Säulen aus dielektrischem Material zu bilden, die sich über die erste leitende Schicht erstrecken. Auf die Säulen aus dielektrischem Material wird eine zweite leitende Schicht aufgebracht. Auf der zweiten leitenden Schicht wird eine Kondensator-Dielektrikumsschicht abgelagert.

Anschließend wird eine dritte leitende Schicht auf die Kondensator-Dielektrikumsschicht aufgebracht.

Unter einem anderen Gesichtspunkt der Erfindung wird eine größere Kapazität bei einem Ladungsspeicherkondensator erzielt, der mit einem auf einem Substrat (Trägermaterial) gebildeten Feldeffekttransistor mit einem Source/Drainbereich verbunden ist. Auf dem Feldeffekttransistor befindet sich eine erste dielektrische Schicht, wobei ein Kontaktweg gebildet wird, um den Source/Drainbereich freizulegen. Auf die erste dielektrische Schicht wird eine erste Polysiliziumschicht aufgebracht, die elektrisch mit dem Source/Drainbereich verbunden ist. Auf der ersten Polysiliziumschicht befindet sich eine zweite dielektrische Schicht, auf die wiederum eine Schicht aus halbkugelig gekörntem Polysilizium aufgebracht wird. Teile der zweiten dielektrischen Schicht liegen zwischen den Körnern der Schicht aus halbkugelig gekörntem Polysilizium frei. Durch anisotropes Ätzen wird die zweite dielektrische Schicht entfernt, um einen Teil der ersten Polysiliziumschicht mit einem durch die Körner der Schicht aus halbkugelig gekörntem Polysilizium bestimmten Muster freizulegen. Strukturen, die aus der zweiten dielektrischen Schicht geätzt wurden, erstrecken sich über die erste Polysiliziumschicht. Auf dem freiliegenden Muster der ersten Polysiliziumschicht sowie auf der aus der zweiten dielektrischen Schicht geätzte Struktur wird eine zweite Polysiliziumschicht abgelagert. Auf die zweite Polysiliziumschicht wird eine dritte dielektrische Schicht aufgebracht, auf der wiederum eine dritte Polysiliziumschicht abgelagert wird.

Kurze Beschreibung der Zeichnungen

Die Fig. 1 bis 7 zeigen Schritte der Herstellung eines DRAM entsprechend den bevorzugten Gesichtspunkten der Erfindung.

Fig. 8 zeigt eine weitere Konfiguration eines erfindungsgemäßen DRAM.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Mit den bevorzugten Ausführungsformen der Erfindung wird unter Anwendung von Verfahren, die für eine Massenherstellung geeignet sind, ein DRAM-Kondensator mit einer hohen Kapazität geschaffen. Gemäß einer besonders bevorzugten Ausführungsform der Erfindung wird in und auf einem Substrat (Trägermaterial) ein Transfer-FET für die DRAM-Zelle zusammen mit Verdrahtungsleitungen und anderen Teilen einer Zugriffsschaltung für die DRAM-Zelle ausgebildet. Die untere Elektrode des Ladungsspeicherkondensators wird in einem Verfahren mit mehreren Stufen erzeugt. Eine erste Schicht aus Polysilizium wird in Kontakt mit einem der Source/Drainbereiche des Transfer-FET abgelagert. Auf die erste Schicht aus Polysilizium wird dann eine Schicht aus Siliziumoxid aufgebracht. Halbkugelig gekörntes Polysilizium (HSG-Si) wird auf der Oberfläche der Siliziumoxidschicht ausgebildet, so daß die Körner relative dünn auf der Oberfläche verteilt sind. Die Körner des HSG-Si werden als Maske verwendet, um die Oxidschicht selektiv zu ätzen, wobei das Ätzen vorzugsweise an der ersten Schicht aus Polysilizium endet, die als Barriere (Grenze) für den Vorgang des Ätzens dient. Eine zweite Schicht aus Polysilizium wird auf den Körnern des HSG-Si, auf den übrigen, säulenförmigen Teilen der Oxidschicht sowie in Kontakt mit der ersten Schicht aus Polysilizium abgelagert, um eine Oberfläche für die untere Kondensatorelektrode zu schaffen. Die zweite Schicht aus Polysilizium wird vorzugsweise durch in situ- Dotierung während der Ablagerung leitend gemacht. Zur Vervollständigung des DRAM-Kondensators sind eine Kondensator-Dielektrikumsschicht und eine obere Kondensatorelektrode vorgesehen.

Die Herstellung eines DRAM in dieser Weise führt zu einer Einrichtung, die bei Anwendung eines vergleichsweise einfachen Verfahrens einen hohen Kapazitätswert hat. Der DRAM-Kondensator kann mit Merkmalen versehen werden, die kleiner sind, als die durch die fotolithographische Auflösung bestimmte Grenze, da die sich vertikal erstreckenden Teile der unteren Elektrode durch einen Ätzvorgang erzeugt werden, der unter Anwendung einer Maske aus Körnern aus halbkugelig gekörntem Polysilizium abläuft. Die Schicht aus halbkugelig gekörntem Polysilizium hat eine Korngröße im Bereich von näherungsweise 50 bis 100 nm und einzelne Körner, die einen Abstand von vorzugsweise 50 bis 100 nm aufweisen. Die untere Kondensatorelektrode, die um die unter Verwendung der Maske abgegrenzten isolierenden Strukturen gebildet ist, hat Strukturen mit seitlichen Abmessungen, die wesentlich kleiner sind, als die durch die lithographische Auflösung bestimmte Grenze, die gegenwärtig mit kommerziellen Schrittgeräten erzielbar ist. Zusätzlich zu der Tatsache, daß dieses Verfahren in einfacher Weise bei Kondensatoren auf der Basis von Polysiliziumelektroden implementiert werden kann, ist zu berücksichtigen, daß das Verfahren auch dann durchführbar ist, wenn in dem Kondensator eine Vielzahl von anderen Leitern verwendet wird. Im folgenden sollen diese Gesichtspunkte und anderer bevorzugte Gesichtspunkte der Erfindung mit Bezug auf die Fig. 1 bis 7 erläutert werden.

Die Ausbildung eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) beginnt bei den bevorzugten Ausführungsformen der Erfindung auf einem Siliziumsubstrat (Trägermaterial) 10 mit dem Leitfähigkeitstyp P. Fig. 1 zeigt ein Substrat 10 mit Isolationsstrukturen 12 für Elemente, die an seiner Oberfläche ausgebildet sind, sowie eine Gateoxidschicht 14, die die aktiven Elementbereiche auf dem Substrat bedeckt. Das in Fig. 1 gezeigte Element umfaßt Feldoxidbereiche, die durch ein Verfahren zur örtlichen Oxidation von Silizium (LOCOS) als Element-Iso lationsstrukturen 12 gebildet werden. Alternativ dazu können auch andere Arten von Element-Iso lationsbereichen vorgesehen sein, wie zum Beispiel Isolationsbereiche, die durch Oberflächenausnehmung und Auffüllung mit CVD Oxid entstehen. Die Transfer-FETs werden in dem aktiven Elementbereich in bekannter Weise gebildet. Im allgemeinen wird auf dem Substrat eine Polysiliziumschicht abgelagert und zur Abgrenzung von Polysilizium-Gateelektroden 16 und Verdrahtungsleitungen 18 entsprechend strukturiert. Das Polysilizium kann entweder in situ während der Ablagerung oder durch Ionenimplantation der abgelagerten Polysiliziumschicht vor der Strukturbildung oder zu einem späteren Zeitpunkt während der Verarbeitung dotiert werden. An beiden Seiten der Gateelektrode 16 werden in dem Substrat 10 Source/Drainbereiche 20, 22 vom N-Typ geschaffen. Bei einigen Ausführungsformen kann es vorteilhaft sein, eine schwach dotierte Drain (LDD)-Struktur für jeden der Source/Drainbereiche 20, 22 gemäß der Darstellung in Fig. 1 vorzusehen. Gegenwärtig wird jedoch bevorzugt, für jeden Source/Drainbereich 20, 22 einen gleichförmig dotierten Bereich vom N-Typ zu schaffen.

Im allgemeinen wird es vorgezogen, um die Gateelektrode 16 und die Verdrahtungsleitung 18 schützende dielektrische Schichten anzuordnen, um diese Leiter während der folgenden Verarbeitung zu schützen und die Gefahr der Entstehens von unerwünschten Kontakten mit den Leitern 16, 18 zu verringern. Somit ist es üblich, auf die Gateelektrode 16 beziehungsweise die Verdrahtungsleitung 18 Oxidschichten 24, 26 aufzubringen. Diese Oxidschichten werden auf die abgelagerte Polysilizium-Deckschicht im allgemeinen vor den Strukturierungsschritten, die zur Abgrenzung der Gateelektrode 16 und der Verdrahtungsleitung 18 dienen, aufgebracht. Alternativ dazu kann auf der Gateelektrode auch Siliziumnitrid oder ein Oxynitrid als abdeckende schützende dielektrische Schicht vorgesehen sein. Es wird auch vorgezogen, an den Seiten der Gateelektrode 16 und der Verdrahtungsleitung 18 schützende dielektrische Schichten auszubilden. In einigen Fällen werden an den Seiten der Gateelektrode 16 und der Verdrahtungsleitung 18 bei der Ausbildung einer schwach dotierten Drain (LDD)-Struktur für die Source/Drainbereiche des Transfer-FET Oxid-Distanz strukturen 28 erzeugt. Bei den Ausführungsformen, bei denen eine LDD-Struktur für die Source/Drainbereiche erzeugt wird, bleiben die Oxid-Distanz strukturen im allgemeinen während der nachfolgenden Verarbeitung bestehen. Bei den gegenwärtig bevorzugten Ausführungsformen der Erfindung, bei denen zumindest anfänglich eine konstante Dotierung der Source/Drainbereiche 20, 22 durchgeführt wird, sind die Oxid-Distanzstrukturen 28 vorzugsweise neben der Gateelektrode 16 und der Verdrahtungsleitung 18 ausgebildet, um diese Leiter zu schützen und Kurzschlüsse bei der späteren Verarbeitung zu verhindern. Die Oxid-Distanzstrukturen 28 können durch chemische Aufdampfung (CVD) einer flachen Oxid-Deck schicht mit einer Dicke erzeugt werden, die näherungsweise gleich der Breite der gewünschten Oxid-Distanz strukturen 28 ist. Zur Erzeugung der gezeigten Oxid-Distanzstrukturen 28 kann ein anisotropes Rückätzverfahren zum Beispiel unter Verwendung eines Ätzmittels angewendet werden, das von einer Plasmaquelle mit einer CF₄ oder ein anderes Fluor enthaltenden Art abgeleitet ist.

Nach der Abgrenzung des Transfer-FET und der Verdrahtungsleitungen wird auf die in Fig. 1 gezeigte Struktur eine Oxidschicht 30 aufgebracht. Die Oxidschicht wird im allgemeinen mit einem chemischen Aufdampf- (CVD) Verfahren mit einer Dicke von 1.000 bis 2.000 Angström abgelagert. Die in Fig. 2 gezeigte Oxidschicht 30 dient zum Schutz der auf dem FET ausgebildeten Schaltung einschließlich der Source/Drainbereiche 20, 22, so daß nicht gewünschte Kontakte während der folgenden Verarbeitungsschritte vermieden werden. Das Verfahren zur Ausbildung des Kondensators beginnt mit einer Abgrenzung eines Kontaktweges, der den Source/Drainbereich 22 des Transfer-FET freilegt, so daß die untere Kondensatorelektrode in Kontakt mit dem Source/Drainbereich 22 erzeugt werden kann. Zu diesem Zweck wird mit einem bekannten fotolithographischen Verfahren auf der Oxidschicht 30 eine Fotolackmaske in der Weise abgegrenzt, daß eine Öffnung 34 über dem ausgewählten Source/Drainbereich 22 entsteht. Es wird durch die Öffnung 34 hindurchgeätzt, um einen Weg durch die Oxidschicht 30 zu schaffen, wobei zum Beispiel eine Plasmaätzung mit einer chemischen Fluor-Ätzverbindung angewendet wird. Dieser Ätzvorgang endet vorzugsweise an dem Substrat, er kann jedoch den Source/Drainbereich 22 freilegen, so daß die untere Kondensatorelektrode teilweise an dem Source/Drainbereich 22 ausgebildet werden kann. Die Fotolackmaske 32 wird vorzugsweise durch Aschebildung abgelöst, so daß die nicht geätzten Teile der Oxidschicht 30 zurückbleiben. Die Seitenwände 34 der Oxidschicht 30, die auf den Kontaktweg gerichtet sind, erzeugen eine Erhebung und eine weitere Struktur für die untere, in Kontakt mit dem Source/Drainbereich 22 auszubildende Kondensatorelektrode. Als nächstes wird gemäß Fig. 3 mit einem chemischen Aufdampfverfahren mit geringem Druck (LPCVD) eine Schicht aus Polysilizium 36 mit einer Dicke von näherungsweise 1.500 bis 2.500 Angström abgelagert. Die Polysiliziumschicht 36 kann in situ während der Ablagerung oder während eines nachfolgenden Schrittes in bekannter Weise durch Ionenimplantation und Glühen N-dotiert werden. Es ist möglich, auch andere Leiter als Platte zu verwenden, auf der die untere Kondensatorelektrode gebildet wird, solange das Material bei den folgenden Ätzschritten als Ätzgrenze (Barriere) dienen kann.

Als nächstes wird gemäß Fig. 4 durch Blanket-CVD auf der Polysiliziumschicht 36 eine Oxidschicht 38 mit einer Dicke von etwa 2.000 bis 3.000 Angström abgelagert. Die Oxidschicht 38 wird zu Strukturen geformt, die sich über die Platte, auf der die untere Kondensatorelektrode ausgeformt ist, erstrecken. Diese Strukturen brauchen kein Oxid oder ein isolierendes Material zu sein. Vielmehr wird das für die Schicht 38 verwendete Material so gewählt, daß es sich ausreichend von der Schicht 36 und dem halbkugelig gekörnten Polysilizium unterscheidet, so daß das halbkugelig gekörnte Polysilizium als Maske zum Ätzen der Schicht 38 unter Verwendung der Schicht 36 als Ätzbarriere dienen kann. Für die Schicht 38 werden Siliziumoxid und andere isolierende Stoffe besonders bevorzugt, da Ätzmittel, die selektiv Oxide und andere Isolatoren ätzen, wenn Polysilizium als Maske und als Ätzbarriere verwendet wird, leicht erhältlich sind.

Auf die Oxidschicht 38 wird eine Maske 40 aus halbkugelig gekörntem Polysilizium (HSG-Si) aufgebracht, die als Maske zum Ätzen der Oxidschicht 38 dient, um Strukturen zu erzeugen, die sich von der Oberfläche der Polysiliziumschicht 36 vertikal erheben. Die HSG-Si-Schicht 40 kann mit jedem beliebigen bekannten Verfahren aufgebracht werden und aus HSG-Si bestehen, das durch chemische Aufdampfung mit geringem Druck aus einem Silan-Quellengas auf ein bei einer Temperatur von zwischen 555°C und 595°C gehaltenen Substrat abgelagert wird. Die sich ergebende Struktur umfaßt eine unregelmäßige Oberfläche von HSG-Si-Körnern aufgrund der weitgehend willkürlichen Natur der Kernbildung des HSG-Si-Wachstums. Die HSG-Si-Schicht hat besonders bevorzugt eine nur dünne Verteilung von Körnern auf der Oberfläche der Oxidschicht 38. Die HSG-Si-Schicht 40 kann zum Beispiel Körner aufweisen, deren Durchmesser im Bereich zwischen 50 und 100 nm liegt und die einen mittleren Abstand von näherungsweise 50 bis 150 nm aufweisen. Im allgemeinen ist es nicht erforderlich, die als Ätzmaske zu verwendenden Körner der HSG-Si-Schicht 40 zu dotieren. Die HSG-Si-Schicht 40 dient in diesem Fall als Maske zum Ätzen der Oxidschicht 38. Der Ätzvorgang kann zum Beispiel in einer Plasmaätzung unter Verwendung eines Ätzmittels bestehen, das entweder von einem CHF₃ oder einem SF₆-Quellengas abgeleitet wird. Die geätzte Struktur ist in Fig. 6 gezeigt und weist vertikal verlaufende Abschnitte 42 auf, die von der Oxidschicht 38 während des Ätzvorgangs abgegrenzt werden.

Bei den bevorzugten Ausführungsformen der Erfindung, bei denen Oxid- oder andere Isolatoren zur Bildung der Struktur 42 angewendet werden, die sich vertikal von der Oberfläche der bevorzugten Polysiliziumschicht 36 zu den Körnern 40 der HSG-Si-Maske erstrecken, ist es erforderlich, auf den Strukturen 42 und, bei den meisten Ausführungsformen, auf den nicht dotierten Körnern des HSG-Si eine leitende Oberfläche vorzusehen. Dies wird am einfachsten dadurch erreicht, daß durch LPCVD eine dünne Schicht aus Polysilizium, das vorzugsweise in situ während der Ablagerung oder durch einen nachfolgenden Diffusionsschritt N-dotiert wird, erzeugt wird. Eine solche dünne Polysiliziumschicht ist in Fig. 7 mit der Bezugsziffer 44 bezeichnet und wurde in einer im wesentlichen entsprechenden Weise abgelagert. Die dünne Polysiliziumschicht 44 ist vorzugsweise dick genug, um die durch die Polysiliziumschicht 36, die vertikalen Strukturen 42 und die Körner 40 der HSG-Si-Maske erzeugte Topographie zuverlässig abzudecken und einen Leiter mit guter Qualität an der Oberfläche der unteren Kondensatorelektrode zu schaffen. Andererseits wird die Polysiliziumschicht so dünn gehalten, daß die Schicht 44 die Topographie der unteren Elektrode nicht zu sehr einebnet und die Schicht 44 die Zwischenräume zwischen den vertikalen Strukturen 42 nicht ausfüllt. Um dies zu erreichen, wird die Schicht 44 vorzugsweise mit einer Dicke von etwa 100 bis 400 Angström abgelagert.

Nachdem die dünne Polysiliziumschicht 44 auf der Oberfläche der unteren Kondensatorelektrode abgelagert worden ist, wird die seitliche Ausdehnung der unteren Elektrode durch Aufbringen einer Fotolackmaske auf die Polysiliziumschicht 44 sowie durch Ätzen der dünnen Polysiliziumschicht 44 und der unteren Platte 36 abgegrenzt, wobei zum Beispiel eine Plasmaätzung unter Verwendung eines von einem HCl- und HBr-Quellengas abgeleiteten Ätzmittels angewendet wird. Anschließend wird auf die Oberfläche der dünnen Polysiliziumschicht 44 und die Kanten der unteren Platte 36 gemäß der Darstellung in Fig. 7 eine Kondensator-Dielektri kumsschicht 46 aufgebracht. Es sind verschiedene Kondensator-Dielektrika bekannt, wie zum Beispiel das als "ONO" bezeichnete mehrschichtige Oxid/Nitrid/Oxid-Dielektrikum. Eine solche Struktur kann dadurch ausgebildet werden, daß man eine native Oxidschicht auf die unebene Polysiliziumoberfläche aufwachsen läßt, eine dünne Schicht aus Siliziumnitrid durch chemische Aufdampfung ablagert und dann einen dünnen Abschnitt der Nitridoberfläche mit einem thermischen Oxidationsverfahren oxidieren läßt, um das ONO-Kondensator-Dielektrikum 46 fertigzustellen. Es wird besonders bevorzugt, die ganz unten liegende Oxidschicht der Struktur zu unterdrücken, so daß ein "NO"-Kondensator-Dielektrikum entsteht. Insbesondere wird auch die Verwendung eines Materials mit einer höheren Dielektrizitätskonstante bevorzugt, wie zum Beispiel Ta₂O₅ oder eines der perovskite Dielektrika wie Bariumstrontiumtitanat. Als nächstes wird durch Blanket-LPCVD von Polysilizium auf der unteren Kondensatorelektrode eine obere Kondensatorelektrode 50 erzeugt, die vorzugsweise in situ während der Ablagerung oder durch Ionenimplantation und Glühen dotiert wird. Die obere Kondensatorelektrode 50 wird entsprechend geformt. Die weitere Verarbeitung erfolgt zur Fertigstellung des DRAM-Elementes.

Fig. 8 zeigt eine alternative Ausführungsform einer DRAM-Zelle, die ebenfalls zu den bevorzugten Ausführungsformen der Erfindung gehört. Die in Fig. 8 gezeigte Struktur unterscheidet sich von der Struktur gemäß Fig. 7 in erster Linie dadurch, daß in der DRAM-Zelle gemäß Fig. 8 ein planarisiertes Dielektrikum 60 als Zwischenschicht verwendet wird. Die strukturellen Elemente der in Fig. 8 gezeigten DRAM-Zelle sind im allgemeinen denen der DRAM-Zelle gemäß Fig. 7 ähnlich, so daß die folgende Beschreibung nur eine Zusammenfassung des zur Herstellung der in Fig. 8 gezeigten Struktur verwendeten Verfahrens ist. Nach der Ausbildung des Transfer-FET und der Verdrahtungsleitungen gemäß Fig. 1 wird die Herstellung der in Fig. 8 gezeigten DRAM-Zelle durch Ablagerung einer vergleichsweise dicken dielektrischen Zwischenschicht 60, die ein Oxid oder andere Isolatoren umfassen kann, auf die Oberfläche der in Fig. 1 gezeigten Einrichtung fortgesetzt. Die Oberfläche der dielektrischen Zwischenschicht 60 wird dann zum Beispiel mit einem chemischen oder mechanischen Polierverfahren (CMP) planarisiert. Anschließend wird in die planarisierte dielektrische Zwischenschicht 60 ein Weg (Durchgang) 62 eingebracht, um den Source/Drainbereich 22, der die untere Elektrode des unteren Kondensators berühren soll, freizulegen.

Für die Kondensatorelektrode wird eine untere leitende Platte erzeugt, und zwar im allgemeinen durch LPCVD einer näherungsweise 1.500 bis 2.500 Angström dicken Schicht aus Polysilizium, sowie durch Anwendung entweder einer in situ Dotierung während der Ablagerung oder einer Ionenimplantation, gefolgt von einem Glühen. Sofern es gewünscht wird, kann die Oberfläche der Platte 64 durch CMP planarisiert werden. Als nächstes wird auf die Oberfläche der Polysiliziumplatte 64 eine dicke Oxidschicht ähnlich der Schicht 38 in Fig. 4 aufgebracht. Auf der Oberfläche der dicken Oxidschicht wird dann in ähnlicher Weise, wie es in Fig. 5 dargestellt ist, halbkugelig gekörntes Polysilizium 66 abgelagert. Unter Verwendung von HSG-Si-Körnern 66 als Maske sowie eines Ätzmittels, das in einem Plasmaverfahren aus einem Fluor tragenden Quellengas abgeleitet wird, erfolgt dann ein anisotropes Ätzen der dicken Oxidschicht, um vertikale Strukturen 68 zu bilden, die sich von der Oberfläche der Polysiliziumplatte 64 zu den Körnern 66 der HSG-Si-Maske erstrecken. Der Prozeß wird mit der Ausbildung einer dünnen leitenden Polysiliziumschicht 70 auf der Topographie der unteren Elektrode fortgesetzt. Unter Anwendung der Fotolithographie wird dann die seitliche Ausdehnung der unteren Kondensatorelektrode abgegrenzt. Auf die untere Elektrode wird ein Kondensatordielektrikum 72 aufgebracht, und die obere Kondensatorelektrode 74 wird in der oben beschriebenen Weise ausgebildet. Die in Fig. 8 gezeigte Struktur sowie das Verfahren zur Herstellung dieser Struktur hat gegenüber der in Fig. 7 gezeigten Struktur den Vorteil einer größeren Verfahrensbandbreite, da während des Herstellungsverfahrens gemäß Fig. 8 eine weniger ausgeprägte Topographie an die Schritte des Maskierens und Ätzens angepaßt werden muß.

Auch wenn die Erfindung an Hand von bestimmten bevorzugten Ausführungsformen beschrieben worden ist, können durch einen Fachmann verschiedene Modifikationen der beschriebenen Ausführungsformen vorgenommen werden, ohne von der grundsätzlichen erfindungsgemäßen Lehre abzuweichen. Die Erfindung ist somit nicht auf die beschriebenen Ausführungsformen begrenzt. Der Schutzumfang der Erfindung wird vielmehr durch die folgenden Ansprüche abgegrenzt.

Claims

1. Verfahren zum Erzeugen einer erhöhten Kapazität an einer Ladungsspeicherstruktur in einer integrierten Schaltungseinrichtung mit folgenden Schritten:
Erzeugen einer Zugriffsschaltung in und auf einem Substrat (Trägermaterial), die den Zugriff auf eine Elektrode der Ladungsspeicherstruktur über einen Elektrodenkontakt steuert;
Erzeugen einer ersten leitenden Schicht auf dem Substrat, die mit dem Elektrodenkontakt verbunden ist;
Erzeugen einer Schicht aus einem dielektrischen Material auf der ersten leitenden Schicht;
Erzeugen einer aus Körnern aus Polysilizium bestehenden Schicht auf einer Oberfläche der Schicht aus dielektrischem Material in der Weise, daß nicht bedeckte Bereiche der Oberfläche der Schicht aus dielektrischem Material zwischen den Körnern aus Polysilizium vorhanden bleiben;
Selektives Entfernen der freiliegenden Bereiche der Schicht aus dielektrischem Material, um voneinander beabstandete Säulen aus dielektrischem Material zu bilden, die sich über die erste leitende Schicht erstrecken;
Erzeugen einer zweiten leitende Schicht auf den Säulen aus dielektrischem Material;
Erzeugen einer Kondensator- Dielektrikumsschicht auf der zweiten leitenden Schicht; und
Erzeugen einer dritten leitenden Schicht auf der Kondensator-Dielektrikumsschicht.

2. Verfahren nach Anspruch 1, bei dem die Zugriffsschaltung einen Feldeffekttransistor aufweist und die Ladungsspeicherstruktur ein DRAM-Kon densator über einer Bitleitungszelle ist.

3. Verfahren nach Anspruch 2, bei dem die erste leitende Schicht Polysilizium ist, das auf einer planarisierten Oberfläche einer Schicht aus Oxid abgelagert wird.

4. Verfahren nach Anspruch 1, bei dem die erste leitende Schicht Polysilizium aufweist, und bei dem der Schritt des selektiven Entfernens an der ersten leitenden Schicht endet.

5. Verfahren nach Anspruch 4, bei dem die Schicht aus dielektrischem Material ein Oxid oder ein Nitrid aufweist.

6. Verfahren nach Anspruch 5, bei dem der Schritt des selektiven Entfernens ein Ätzen mit einem Ätzmittel umfaßt, das von einem Fluor tragenden Quellengas abgeleitet ist.

7. Verfahren nach Anspruch 4, bei dem der Schritt des selektiven Ätzens unter Anwendung der Körner von Polysilizium als Maske für einen Ätzvorgang erfolgt.

8. Verfahren nach Anspruch 7, bei dem die Körner des Polysiliziums eine mittlere Größe von zwischen etwa 500 und 1.000 Angström aufweisen.

9. Verfahren nach Anspruch 7, bei dem die Schicht aus dielektrischem Material Oxid aufweist und der Schritt des selektiven Entfernens ein Ätzen mit einem Ätzmittel umfaßt, das von einem Fluor tragenden Quellengas abgeleitet wird.

10. Verfahren nach Anspruch 7, bei dem die zweite leitende Schicht Polysilizium aufweist, das auf den Körnern aus Polysilizium, den Säulen aus dielektrischem Material und der ersten leitenden Schicht abgelagert wird.

11. Verfahren nach Anspruch 10, bei dem die dritte leitende Schicht Polysilizium aufweist.

12. Verfahren nach Anspruch 11, bei dem die Schicht aus dielektrischem Material Siliziumoxid aufweist.

13. Verfahren zum Erzeugen einer erhöhten Kapazität an einer Ladungsspeicherstruktur in einer integrierten Schaltungseinrichtung mit folgenden Schritten:
Erzeugen eines Feldeffekttransistors auf einem Substrat (Trägermaterial), wobei der Feldeffekttransistor einen Source/Drainbereich aufweist;
Erzeugen einer ersten dielektrischen Schicht auf dem Feldeffekttransistor, sowie Erzeugen eines Kontaktweges durch die erste dielektrische Schicht, um den Source/Drainbereich freizulegen;
Erzeugen einer ersten Polysiliziumschicht auf der ersten dielektrischen Schicht, sowie Erzeugen einer elektrischen Verbindung zwischen der ersten Polysiliziumschicht und dem Source/Drainbereich;
Erzeugen einer zweiten dielektrischen Schicht auf der ersten Polysiliziumschicht;
Erzeugen einer Schicht aus halbkugelig gekörntem Polysilizium auf der zweiten dielektrischen Schicht, wobei die Schicht aus halbkugelig gekörntem Polysilizium Bereiche der zweiten dielektrischen Schicht zwischen den Körnern der Schicht aus halbkugelig gekörntem Polysilizium freilegt;
Anisotropes Ätzen durch die zweite dielektrische Schicht, um Bereiche der ersten Polysiliziumschicht mit einem Muster freizulegen, das durch die Körner der Schicht aus halbkugelig gekörntem Polysilizium abgegrenzt ist, wobei sich die aus der zweiten dielektrischen Schicht geätzten Strukturen über die erste Polysiliziumschicht erstrecken;
Ablagern einer zweiten Polysiliziumschicht auf dem freiliegenden Muster der ersten Polysiliziumschicht sowie auf den aus der zweiten dielektrischen Schicht geätzten Strukturen;
Erzeugen einer dritten dielektrischen Schicht auf der zweiten Polysiliziumschicht; und
Erzeugen einer dritten dielektrischen Polysiliziumschicht auf der dritten dielektrischen Schicht.

14. Verfahren nach Anspruch 13, bei dem der Schritt des anisotropen Ätzens unter Anwendung der Körner der Schicht aus halbkugelig gekörntem Polysilizium als Maske erfolgt.

15. Verfahren nach Anspruch 14, bei dem die zweite Polysiliziumschicht auf den Körnern der Schicht aus halbkugelig gekörntem Polysilizium abgelagert wird.

16. Verfahren nach Anspruch 15, bei dem die zweite dielektrische Schicht Siliziumoxid aufweist.

17. Verfahren nach Anspruch 16, bei dem die Körner eine mittlere Größe von zwischen etwa 500 und 1.000 Angström aufweisen.