CN103916126A - 一种具有数字校正模块的流水线adc电路 - Google Patents

Abstract

本发明涉及一种具有数字校正模块的流水线ADC电路，本发明在模块电路的设计中，为了避免普通CMOS开关导通电阻变化引入的非线性，首先，ADC整体结构上，使用9级流水线单元，每级采用相同的1.5位结构，使得电路更加模块化。使用数字校正技术，降低非理想因素的影响。其次，对模块电路进行优化设计以减小ADC误差。使用单电容采样保持电路和栅压自举开关，提高采样线性度和精度；数字校正使用全加器电路实现，能够有效减少模拟电路，提高数字电路的应用，同时提高ADC转换精度和效率，有效地减少误差和非理想特性对电路的影响。

Description

一种具有数字校正模块的流水线ADC电路

技术领域

本发明涉及一种流水线ADC电路，具体涉及一种具有数字校正模块的流水线ADC电路。

背景技术

20世纪90年代以来，数字技术的应用越来越广泛。有以下几个原因使数字技术比传统的模拟技术更优越：第一，由于对噪声和电源变化等干扰不敏感，数字处理方式能够达到比模拟处理方式更高的精度；第二，数字信号能够方便的保存而不会产生失真和丧失完整性；第三，数字信号处理方式使得更复杂的处理算法能够比较方便的实现，也利于产品的升级和更新换代；第四，计算机辅助设计技术的发展使数字技术能够非常方便和有效的实现设计自动化；第五，更重要的是大规模集成电路工艺的发展使数字信号处理速度越来越高，集成的功能越来越多，集成度越来越高，实现成本越来越低，数字集成电路已经开始逐渐取代原有的模拟电路。随着微处理器的运算速度和数据管理能力的提高，数字信号处理的技术和理论日趋强大和完善，数字技术发挥着越来越重要的作用。

尽管数字技术具有很多的优势，但是自然界中都是连续变化的模拟量，而计算机所处理和传送的是不连续的数字信号，因此模拟量经传感器转换成为电信号的模拟量后，需经模/数(analog/digital)转换变成数字信号，才可输入到数字系统中进行处理和控制。所以模数转换器(ADC)性能的好坏，直接影响转换模拟量的精确度和后续数字系统的处理。ADC已成为电子技术发展的关键和瓶颈所在。ADC在模拟IC领域的重要性越来越大，随着集成电路设计和制造水平的提高，ADC在工艺，结构，性能上都有很大的进步，但是依然不能满足数字系统的要求。

ADC的类型有并行(Flash)，逐次逼近型(SAR)，折叠型(Folding)，积分型，还有近来发展起来的过采样Σ-Δ型和流水线(Pipelined)型。流水线ADC采用多级结构级联而成，每一级进行低精度的量化，然后把量化的模拟余量送到下一级进行同样的转换，从而像一个生产线。把每一级的低精度输出组合在一起，就得到了最终高精度的数字输出值。一个模拟采样值从输入到输出要经过N级，但是总体来看，由于流水线结构的每一级都具有采样保持电路，所以各级可以并行工作，这样，在同一时间里，所有级都在同时处理不同的采样值，从而采样的速率就等于最终数字量化码转换的速率，提高了转换效率。

在电路精度允许的情况下，如果要提高流水线ADC的分辨率，只需要级联更多的子级即可。但是实际当中由于增益误差，比较器失调，运放有限增益等原因，流水线ADC的精度会受到限制。

在流水线ADC中，非理想特性和误差是必须要考虑的因素，需通过结构的优化来提高实际流水线ADC的性能，减小误差和非理想特性的影响。流水线ADC中的主要误差来源包括，开关非线性、比较器失调，运放非理想特性：包括有限增益误差、失调等、电容失配误差、这些因素会带来MDAC增益误差，还存在热噪声、时钟馈通等非理想因素影响，使得流水线ADC传输特性非理想化。

本申请发明一种对流水线ADC电路，能够有效减少模拟电路，提高数字电路的应用，同时提高ADC转换精度和效率，且包含数字校正模块，能够有效地减少误差和非理想特性对电路的影响。

发明的内容

为了实现上述目的，本发明采用如下技术方案：

一种具有数字校正模块的流水线ADC电路，包括采样保持电路（S/H），9级流水单元处理模块，时钟产生电路模块，延时处理模块和数字校正模块。

该保持采样电路采用翻转围绕式电路结构，整个电路在采样相和保持相只使用一个电容；

该9级流水单元处理模块用于将采样的模拟信号转换为10位的数字信号；

该时钟产生电路模块用于产生2相非重叠时钟信号；

该延时处理模块用于将9个流水线单元输出的数字信号对齐；

该数字校正模块用于对每一单元的数字输出叠位相加完成校正。

如上所述的流水线ADC电路，其特征还在于：该数字校正模块的实现是通过带进位功能的2位加法器级联完成的。

如上所述的流水线ADC电路，其特征还在于：该保持采样电路还包括一个自举开关。

附图说明

图1、本发明涉及的流水线ADC整体电路示意图

图2、本发明涉及的9级10位流水单元处理结构图

图3、本发明涉及的流水线ADC的采样保持电路示意图

图3-A、采样保持电路中自举开关电路示意图

图3-B、采样保持电路中电流传输器电路示意图

图3-C、采样保持电路中电流传输器构成的缓冲器电路示意图

图4、本发明涉及的CLK模块电路示意图

图5、本发明涉及的延时模块电路示意图

图6、本发明涉及的数字校正模块算法示意图

图7、本发明涉及的数字校正模块结构

图8、本发明涉及的数字校正模块电路示意图

图9、本发明涉及的数字校正模块电路中加法器电路和真值表示意图

具体实施方式

本发明涉及的流水线ADC采用0.6μmBiCMOS工艺下的流水线ADC，流水线ADC系统采用2.5V电源，模拟信号的输入范围为-1V-1V，转换速率为2M/s。该流水线ADC包括采样保持电路、9级10位流水单元处理模块、外部时钟产生电路模块和延时和数字校正电路模块。

系统的整体电路设计如图1所示。输入模拟量VIN通过采样保持电路(S/H)，经过9级流水线单元处理，每级单元的两位数字输出经过延时模块(DELAY)在时间上“对齐”后，并行输入数字校正模块(Digital Correction)，产生10位流水线ADC输出D9-D0。其中，外部4MHz时钟CLK-IN通过非重叠时钟产生模块(CLK-GEN)产生4相2MHz非交叠时钟输出，CLK1和CLK2作为各级采样保持驱动时钟，CLK11和CLK22作为各级数字输出锁存时钟，并且作为延时电路(DELAY)的时钟驱动。流水线ADC相邻两级要采用相位相反的时钟信号驱动，这样才能保证各单元交替的工作在采样和输出保持阶段，例如：第一级单元输出余量信号时，第二级单元必须工作在采样阶段，采样第一级的模拟输出OUT1。这样流水线式的工作方式就得到实现。一个模拟输入值从进入流水线ADC，到得出对应的数字量，须经过5个周期的时间，但是由于流水线的每一级同时在工作，处理不同时间的信号，因此，流水线数字输出速率与采样速率是一样的，为2Mps。

各个模块的具体电路和完成功能如下：

1、采样保持电路

本申请使用运放为核心组成的采样保持电路，采用翻转围绕式电路结构，整个电路在采样相和保持相只使用一个电容，因此不存在电容匹配的问题。对比电荷分配式采样保持电路，翻转围绕式采样保持电路的理想反馈系数为1，为电荷分配式采样保持电路的2倍，同时对运放的增益带宽的要求降低了50%。

采样保持电路整体结构如图3所示，电路工作原理为：两个反向时钟驱动采样保持电路，CLK2为高时，电路在采样相，CLK1为高时，电路在保持相。在采样相开关S1和S3接通，S2断开，使得运放复位，输入电压被采样到电容C两端，由于输入输出短接，失调电压被存储在了采样电容上，从而消除了运放失调电压的影响。在保持相只有开关S2接通，通过运放的反馈回路，输出C的采样电压值，并被保持到下一次采样相为止。由于不存在电容匹配，采样电容的优化主要考虑噪声的影响。

其中，开关S1不同于另两个开关，S2和S3都是普通的CMOS开关。由于S1是整个流水线ADC输入模拟电压的入口，因此它的开关特性显的尤为重要，本申请采用自举栅压开关，是为了减小开关S1导通电阻随输入电压的变化，也就是减少开关S1的非线性失真。KG模块为自举开关，CMOS开关模为SCH模块，OP为运算放大器。

（1）自举开关

通常电路中采用CMOS开关，但MOS管的物理特性决定了它不是一个理想的开关，MOS管的导通电阻受到其栅源电压的影响，而在采样保持电路中更是如此，因为在流水线ADC的采样保持电路中，输入为模拟信号，而加在CMOS开关管栅极的采样时钟信号，当开关导通时，栅极电压为恒定的高电平，因此CMOS管的栅源电压随着输入信号的变化而变化，进而影响导通电阻的变化。使得开关引入了非线性误差，通过MOS管的输入信号会有谐波失真。而对于采样保持电路来说，这种误差是不允许的，否则会在模拟信号输入ADC一开始就产生误差，使得后续电路的精度都变得没有意义。自举开关是通过把充电的电容与输入信号串联，给MOS管提供栅极电压，这样MOS管的栅源电压差值就为电容上的电压值，这个电压为一定值，解决了开关管的非线性问题。

具体电路工作原理如图3-A，M7和M8是一个基本的CMOS开关管，来控制输入输出电压的传输。电路的上下两部分结构一样，上部分电路驱动N开关管M7，下部分电路驱动P开关管M8，采样时钟为CLK，保持时钟为其反相信号XCLK。从上半部分来说，电容C1两端通过传输门开关与输入Vin和M7的栅极分别相连，在保持阶段，CLK为0，M3接通，M7的栅极通过M3接负电源，保证开关管在保持阶段稳定的关闭。传输门A1和A2关闭，电容C1一端通过M1接负电源V_ss，另一端通过M2接到共模电平V_cm，电容被充电，充电后C1两端电压为V_cm-V_ss；在采样阶段，CLK为1，传输门A1，A2接通，M1、M2、M3断开。输入Vin与C1串联，通过A1接到M7栅极，这样M7栅极电压为V_in+V_cm-V_ss，实现了栅极电压随着输入电压变化而浮动。

V_gs,m7＝V_in+V_cm-V_ss-V_in＝V_cm-V_ss     (4.1)

M7的栅源电压为Vcm-Vss，这是一个定值，从而解决了开关的非线性失真。下半部分电路是同样的原理，采样阶段，M8的栅级电压为V_in+V_cm-V_DD。

V_gs,m8＝V_in+V_cm-V_DD-V_in＝V_cm-V_DD     (4.2)

本申请设计的流水线ADC使用±2.5V供电，V_cm＝0，可以看出，在采样阶段，M7和M8始终保持导通状态，并且栅源电压恒定，导通电阻不变。

（2）电流传输器

在本申请涉及的1.5位流水线ADC系统结构中，输入每一级单元的信号需要驱动SubADC和MDAC电路，为了提高输入信号驱动能力，在每一级单元的输入端加入缓冲器，由电流传输器来实现。

公式4-3为第二代电流传输器(Current Conveyor II)电路，是一个3端电流模器件，X和Y为输入，Z为输出。电流传输器特性为：Y端口为电压输入端，理想情况下阻抗无穷大，端口输入电流为零；X端口为电流输入端，理想情况下输入阻抗无穷小，跟随Y端口电压；Z端口的电流输出跟随X端口的电流。用矩阵表示为：

$\left(\begin{array}{c}{I}_y\\ V_x\\ I_z\end{array}\right)=\left(\begin{array}{ccc}0& 0& 0\\ a_v& 0& 0\\ 0& a_i& 0\end{array}\right)\·\left(\begin{array}{c}{V}_y\\ I_x\\ V_z\end{array}\right)---\left(4.3\right)$

其中a_v＝1-ε_v，a_i＝1-ε_i，ε_v和ε_i分别表示电压和电流追踪的误差。理想情况下，误差为0，X端电压完全等于Y端电压，Z端电流也完全等于X端电流。实际电路中会存在一定的误差。

如图3-B所示，本申请的电流传输器采用运放构成的输出电流反馈式CCII电路，其工作原理为：晶体管M4-M8和M10，M11构成了一个运算放大器，M5栅极为运放负端，M6栅极为运放正端，X为运放输出端，同时也是运放的负输入端，这样形成电压-电压负反馈，使得X端输入阻抗降低近似为零，X端电压精确跟随Y端电压。流过M10和M11的电流与流过M12，M13的电流是相同的，因此Z端复制了X端的电流。M9和C1做为频率补偿。M1-M3为电路提供偏置电压。这种CCII电路的实现形式在噪声、线性度和电压跟随精度方面都有很好的性能。

本申请涉及的流水线ADC中，电流传输器被用来作为电压缓冲器，连接成图3-C的结构。高阻抗的Y端作为输入，低阻抗的X端口电压跟随Y端口电压，具有很强的驱动能力，作为缓冲器输出。通过电容连接X端和Z端，使得输出电压稳定的更快，并且能减少噪声干扰。

2、9级10位流水单元处理模块

图2是10位流水线系统级的结构图。在实际的每一级流水线结构中，不再有单独的采样保持模块，整个流水线ADC只在模拟信号输入端有单独采样保持模块S/H。模拟信号经过采样保持电路的采样，输入到第一级流水线单元中，量化的两位数字量输入到延时模块中，模拟余量输出到第二级进行处理，依次类推。整个电路在两相非交叠时钟的驱动下工作，由外部输入的时钟信号，通过非交叠时钟产生电路模块，产生非交叠的时钟，控制各级在采样和量化之间交替工作，同时控制延时电路把各级的2位数字输出在时间上“对齐”，把18位的数字信号送到数字校正模块进行叠位相加的数字校正，最终得到10位的数字量。

3、外部时钟产生电路模块

非重叠时钟产生电路通过外部时钟产生2相非重叠时钟信号CLK1，CLK2，以驱动各级单元交替工作在采样和保持周期，使各单元同时工作，因此产生两相的非重叠时钟是实现“流水线”的根本所在。

如图4所示CLK模块电路。通过一个外部时钟输入，产生两个相位相反的时钟信号输出。其原理是通过一个RS触发器产生两相不重叠的时钟信号。上下两路中的或非门和其后的两个反相器的输出A，B交叉耦合到或非门的输入端，构成了一个RS触发器，CLK输入端相当于置位端S，输入端相当于复位端R，那么A点就是RS触发器的端，B点就是RS触发器的Q端，这样A点的信号与CLK相反，B点信号与CLK相同，这就实现了两相非交叠时钟的产生，从A，B端到输出分别加入了两个反相器，是为了提高转换速度，对时钟信号整形。

4、延时和数字校正电路模块

延时电路：延时电路是为了把9个流水线单元的输出数字信号进行对齐。因为当一个采样的模拟信号进入流水线ADC系统时，第一级单元总是先处理这个模拟信号，因而最先产生数字输出，第9级是最后处理这个模拟采样值的单元，数字输出也是最后，相邻单元数字输出相差半个周期。这9级的18位的数字输出要在时间上对齐，才能送到下一级的数字校正单元进行处理并最终输出。

延时对齐是通过上边沿D触发器的级联来实现，每一级单元的数字输出通过不同数量的D触发器的延时，最终到输出。每一个D触发器可以认为是一个寄存器，通过CP端来控制数据的录入。如图5所示电路，从第一级单元到最后一级单元的数字输出通路上的D触发器数量依次减少，每一行的D触发器都由一个相同的时钟来控制，相邻行的时钟都是反相的，奇数行时钟为CLK1，偶数行时钟为CLK2，相位相差半个周期。

数字校正电路：数字校正电路对每一单元的数字输出叠位相加完成校正。9级流水线单元，有18位输出，经过数字校正，叠位相加得到最终的10位数字输出。

鉴于前面所分析的非理想因素的影响，本设计单级流水线采用.5位结构，但同时带来的问题就是ADC的输出不能像理想情况一样，每级移位相加得到。而是需要采用另外的算法来组合各级的输出，得出正确的ADC数字量。这就是数字校正技术。依照实际应用的.5位流水线单元原理，进行计算分析。可以得出根据每一级的数字输出来进行数字校正的具体实现形式。

下面计算正输入范围的ADC校正技术，正负输入范围的ADC数字校正技术逻辑与之一样。

第i级的模拟输入为

$V_{\mathrm{in}}\left(i\right)=V_{\mathrm{dac}}\left(i\right)+\frac{V_{\mathrm{out}}\left(i\right)}{2^{B-1}}---\left(3.15\right)$

又因为第i级的输出是第i+1级的输入

$V_{\mathrm{in}}\left(i\right)=V_{\mathrm{dac}}\left(i\right)+\frac{V_{\mathrm{in}}(i+1)}{2^{B-1}}---\left(3.16\right)$

循环套用3.15式，得到第一级输入也就是ADC模拟输入的表达式

$\begin{array}{c}{V}_{\mathrm{in}}\left(1\right)=V_{\mathrm{dac}}\left(1\right)+\frac{V_{\mathrm{in}}\left(2\right)}{2^{B-1}}\\ =V_{\mathrm{dac}}\left(1\right)+\frac{V_{\mathrm{dac}}\left(2\right)}{2^{B-1}}+\frac{V_{\mathrm{dac}}\left(3\right)}{2^{2(B-1)}}+\·\·\·+\frac{V_{\mathrm{dac}}\left(i\right)}{2^{(i-1)(B-1)}}+\·\·\·+\frac{V_{\mathrm{dac}}\left(N\right)}{2^{(N-1)(B-1)}}+\frac{V_{\mathrm{out}}\left(N\right)}{2^{N(B-1)}}---\left(3.17\right)\end{array}$

其中，最后一项同样为最后一级余量等效到第一级输入的值，是整个ADC量化误差，记为V_res。

第i级的SubADC输出为D_i(二进制)。

D_i＝(b_B-1b_B-2···b₁b₀)     (3.18)

用十进制表示为

$D_{\mathrm{out}}\left(i\right)=\underset{j=0}{\overset{B-1}{\mathrm{\Σ}}}{b}_{i,j}\·2^j---\left(3.19\right)$

第i级SubDAC的输出模拟电压为

$V_{\mathrm{dac}}\left(i\right)=D_{\mathrm{out}}\left(i\right)\·\frac{\mathrm{FS}}{2^B}---\left(3.20\right)$

所以3.20代入3.17得

$V_{\mathrm{in}}\left(1\right)\begin{array}{c}=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[\frac{\mathrm{FS}}{2^B}\·\frac{D_{\mathrm{out}}\left(i\right)}{2^{(i-1)(B-1)}}]+\frac{V_{\mathrm{out}}\left(N\right)}{2^{N(B-1)}}\\ =\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[D_{\mathrm{out}}\left(i\right)\·\frac{\mathrm{FS}}{2^{\mathrm{iB}-i+1}}]+V_{\mathrm{res}}\end{array}---\left(3.21\right)$

量化误差的最大值：

$\max V_{\mathrm{res}}=\frac{\mathrm{FS}}{2^{\mathrm{NB}}}---\left(3.22\right)$

因此3.21式变形为

$V_{\mathrm{in}}\left(1\right)=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[D_{\mathrm{out}}\left(i\right)\·2^{(N-i)(B-1)}]\·\frac{\mathrm{FS}}{2^{\mathrm{NB}-N+1}}+V_{\mathrm{res}}---\left(3.23\right)$

3.23式中，记A_out为

$A_{\mathrm{out}}=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[D_{\mathrm{out}}\left(i\right)\·2^{(N-i)(B-1)}]---\left(3.24\right)$

假设A_out就是整个ADC的数字输出D_out，那么每一级流水线单元叠位相加得到的总ADC的位数应为NB-N+1，最低有效位为

$1\mathrm{LSB}=\frac{\mathrm{FS}}{2^{\mathrm{NB}-N+1}}---\left(3.25\right)$

因此输入ADC的模拟量应该表示为：

$V_{\mathrm{in}}\left(1\right)=A_{\mathrm{out}}\·\frac{\mathrm{FS}}{2^{\mathrm{NB}-N+1}}+V_{\mathrm{res}}---\left(3.26\right)$

本申请的±1V输入范围的1.5位/级的10位流水线ADC。9级流水线单元，相邻级的两位数字输出叠位相加，进行数字修正，得到最终的10位数字信号。

如图6所示，数字校正模块的实现是通过带进位功能的2位加法器级联完成的。如图7所示，由于从第一级到最后一级，数字输出由高位到低位加法器从低位向高位进位，每级的输出依次移位相加，即本级0位和下级1位相加。第一级的1位和最后一级的0位不需要加运算，但是为了信号延时的统一，所以把它们分别与0相加。

电路如图8所示，ADDER模块是加法器电路，完成两位二进制加法功能。B11-B90是延时模块的18位输出值。使用10个加法器级联，每一单元的两位数字输出叠位相加，即本单元的低位与下一单元的高位相加，依次类推，第9级单元的低位就是最终的流水线ADC的最低位数字量，但是为了10位数字量具有相同的延时，把它与数字0相加。第一级的高位同样与0相加。这样经过数字校正，得到流水线ADC的最终10位数字输出D9-D0。

其中加法器如图9所示，I1，I2分别为加数和被加数输入，CI端为低位进位输入，C-out为进位输出(记为CO)，D为全加和。从真值表可以得出输入输出的逻辑关系为 $D=I1\·\stackrel{\‾}{\mathrm{CO}}+I2\·\stackrel{\‾}{\mathrm{CO}}+\mathrm{CI}\·\stackrel{\‾}{\mathrm{CO}}+I1\·I2\·\mathrm{CI},$ CO=I1·I2+CI·I2+CI·I1。

本申请发明的这种电路设计能够优化模块电路的设计、提高模数转换器的速度，同时采用数字自校准技术进一步提高ADC的线性度和精度。

Claims (3)

1.一种有数字校正模块的流水线ADC电路，包括采样保持电路，9级流水单元处理模块，时钟产生电路模块，延时处理模块和数字校正模块，其特征在于：

该保持采样电路采用翻转围绕式电路结构，整个电路在采样相和保持相只使用一个电容；

该9级流水单元处理模块用于将采样的模拟信号转换为10位的数字信号；

该时钟产生电路模块用于产生2相非重叠时钟信号；

该延时处理模块用于将9个流水线单元输出的数字信号对齐；

该数字校正模块用于对每一单元的数字输出叠位相加完成校正。

2.如权利要求1所述的流水线ADC电路，其特征还在于：该数字校正模块的实现是通过带进位功能的2位加法器级联完成的。

3.如权利要求1所述的流水线ADC电路，其特征还在于：该保持采样电路还包括一个自举开关。