DE19727582A1 - Verfahren und Schaltungsanordnung zur Synchronisation eines Zeittaktes mit in einem Zeitraster auftretenden Ereignissen - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Synchronisation eines Zeittaktes mit in einem festen, dem Zeittakt entsprechenden Zeitraster auftretenden Ereignis sen, bei dem die Ereignisse detektiert werden und ein Zähler mit einem solchen Taktsignal gesteuert wird, daß dieser ein den Zeittakt bestimmendes Über­ laufsignal abgibt. Die Erfindung betrifft ferner eine Schal­ tungsanordnung zur Durchführung des Verfahrens.

Es ist grundsätzlich bekannt, einen in einem Gerät hergestell­ ten Zeittakt mit einer phase-locked loop (PLL) auf Ereignisse zu synchronisieren, die innerhalb eines dem Zeittakt entspre­ chenden Zeitrasters auftreten können, jedoch nicht immer auf­ treten. Ein derartiges Verfahren dient somit zur Wiederher­ stellung eines Zeittaktes, der für das die Ereignisse enthal­ tende Signal verwendet worden ist.

Eine bevorzugte Verwendung des erfindungsgemäßen Verfahrens liegt in der Demodulation von empfangenen Radiosignalen, die mit einer DARC-Kodierung versehen. Bei dieser Kodierung wird die logische Information in einem Frequenzwechsel von + oder -4 kHz um eine Mittenfrequenz von 76 kHz übertragen (ETSI Normentwurf pr ETS 300 YYY, Februar 1996, Ver.1.0.0., S. 15).

Die Demodulation eines so kodierten Signals erfordert eine Er­ kennung von Nulldurchgängen des Ausgangssignals eines FM-Demo­ dulators. In diesem Fall sind also die Nulldurchgänge die in einem vorgegebenen Zeitraster auftretenden Ereignisse, wobei diese Ereignisse in dem Zeitraster n × T auftreten können, jedoch nicht zu jedem Zeitpunkt des Zeitrasters ein Nulldurch­ gang (Vorzeichenwechsel) stattfindet.

Die Wiederherstellung des Zeittaktes erfolgt mit einem digital gesteuerten Oszillator (DCO), bei dem einem Zähler mit einer vorgegebenen Taktrate Inkremente hinzugefügt werden bis dieser Zähler eine als Überlaufsignal gewertete Änderung eines vorge­ gebenen Bits produziert.

Aus der zeitlichen Differenz zwischen dem Ereignis und dem Auftreten des Überlaufsignals wird ein Regelsignal gebildet, mit dem der DCO beeinflußt wird. Dies ist beispielsweise durch eine gesteuerte zusätzliche Inkrementierung oder Dekrementie­ rung des Zählers möglich.

Das der Erfindung zugrundeliegende Problem besteht darin, ei­ nen zusätzlichen Aufwand für die Synchronisation des Zeittak­ tes mit dem Zeitraster des empfangenen Signals zu vermeiden.

Ausgehend von dieser Problemstellung ist erfindungsgemäß ein Verfahren der eingangs erwähnten Art dadurch gekennzeichnet, daß der Zählerstand der gegenüber dem als Überlaufsignal ge­ werteten Bit niederwertigen Bits zum Zeitpunkt einer Detektion des Ereignisses als vorzeichenbehafteter Signalwert multipli­ ziert mit einem Proportionalitätsfaktor zum Zählerstand zu dessen entsprechender Inkrementierung oder Dekrementierung addiert wird.

Ausgehend von der erwähnten Problemstellung ist ferner eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens mit einer ein Erkennungssignal beim Auftreten des Ereignisses abgebenden Detektionseinrichtung, einem durch vor­ gegebene Inkremente inkrementierbaren Zähler mit einer einen Wechsel eines vorgegebenen Bits des Zählers als Überlaufsignal überwachenden Auswertungseinrichtung gekennzeichnet durch ein den Zählerstand der gegenüber dem vorgegebenen Bit niederwer­ tigen Bits erfassendes Schaltungselement, einer an das Schal­ tungselement angeschlossene Multiplikationsstufe, deren ande­ rem Eingang ein Multiplikationswert als Proportionalitätsfak­ tor zuführbar ist, und durch eine Koinzidenzstufe, der das Erkennungssignal und das Ausgangssignal der Multiplikations­ stufe zuführbar und deren Ausgang mit dem Zähler verbunden ist.

Erfindungsgemäß wird zur Synchronisation des vom DCO produ­ zierten Zeittaktes der Zählerstand des Zählers in den gegen­ über dem als Überlaufsignal gewerteten Bit niederwertigen Bits unmittelbar verwendet, um die Inkrementierung bzw. Dekremen­ tierung des Zählerstands zur Phasenkorrektur durchzuführen.

Dabei wird vorzugsweise der Zählerstand in den niederwertigen Bits in einem Teil-Schieberegister so verschoben, daß ein Da­ tenwort im vollen Bitformat entsteht, wobei das höchstwertige Bit als Vorzeichensignal dient. Auf diese Weise wird die Kor­ rekturrichtung (Inkrementierung oder Dekrementierung des Zäh­ lerstands) bestimmt, so daß eine Korrektur zum nächstgelegenen Zeitpunkt eines Überlaufsignals erfolgt, also eine geringst­ mögliche Korrektur vorgenommen wird.

Zum schnellen Einrasten der PLL ist es zweckmäßig, wenn der Proportionalitätsfaktor im nicht eingeregelten Zustand größer als im eingeregelten Zustand gewählt wird.

Bei der Multiplikation des Zählerwerts mit dem Proportionali­ tätsfaktor wird der Zählerwert, vorzugsweise nach dem Ver­ schieben zu einem vollen Bitformat eines Datenworts, als Wert zwischen -1 und +1 gewertet, wobei zwischen 0 und 1 die ent­ sprechende Bitlänge des Datenworts entstehenden Bruchteile entstehen. Für ein 16-Bit-Datenwort entspricht ein Bitschritt somit 1/65.536. Diese Schritte werden von 0 bis 1 und darauf­ folgend von -1 bis 0 durchlaufen.

Die Erfindung soll im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert werden.

Die Zeichnung zeigt ein schematisches Schaltbild mit einem Eingang I für ein Multiplexsignal, das beispielsweise ein SWIFT-codiertes Rundfunksignal sein kann. Mit dem Eingang I ist eine Additionsstufe 1 verbunden, an die sich ein Schiebe­ register mit vier in Serie geschalteten Schieberegisterelemen­ ten 2, 3, 4, 5 anschließen.

Die Ausgänge der Schieberegisterelemente 2, 3, 4, 5 sind je­ weils über Multiplikatoren 6, 7, 8, 9, die feste Koeffizienten C1, C2, C3, C4 mit dem Dateninhalt multiplizieren, mit einer Additionsstufe 10, 11, 12 verbunden. Den Additionsstufen 10, 11, 12 wird ferner der jeweilige Rückkopplungszweig des fol­ genden Schieberegisterelement 3, 4, 5 zugeführt. Die zum er­ sten Schieberegisterelement gehörende Additionsstufe 10 ist mit ihrem Ausgang an einen zweiten Eingang der Additionsstufe 1 angeschlossen.

Die bisher beschriebene Schaltungsanordnung bildet einen Band­ paß. Die Taktfrequenz des Schieberegisterelements liegt bei­ spielsweise bei 228 kHz, so daß der Bandpaß eine Mittenfrequenz von 76 kHz aufweist, wobei die Koeffizienten c1 = 1,6897, c2 = 2,1325, c3 = 1,2208 und c4 = 0,522 sein können.

An der Reihenschaltung der Schieberegisterelemente 2, 3, 4, 5 sind Anzapfstellen A, B, C, D realisiert, wobei sich die Anzapfstelle A zwischen der Additionsstufe 1 und dem ersten Schieberegisterelement 2, die Anzapfstelle B zwischen dem er­ sten Schieberegisterelement 2 und dem zweiten Schieberegister­ element 3, die Anzapfstelle C zwischen dem dritten Schiebere­ gisterelement 4 und dem vierten Schieberegisterelement 5 und die Anzapfstelle D am Ausgang des vierten Schieberegisterele­ ments 5 befindet.

Die beiden äußeren Anzapfstellen A, D sind mit zwei Eingängen einer Multiplikationsstufe 13 und die beiden inneren Anzapf­ stellen B, C mit den beiden Eingängen einer weiteren Multipli­ kationsstufe 14 verbunden. Die Ausgänge der beiden Multiplika­ tionsstufen 13, 14 sind an die Eingänge einer Subtraktionsstu­ fe 15 angeschlossen.

Die Schieberegisterelemente 2, 3, 4, 5 bilden durch ihre An­ zapfstellen A, B, C, D, die Multiplikationsstufen 13, 14 und die Subtraktionsstufe 15 einen FM-Demodulator. Das Signal an der ersten Anzapfstelle A ist im allgemeinen Fall um n₀T ver­ zögert, wobei in dem dargestellten Ausführungsbeispiel (und ohne Einschränkung der Allgemeinheit) n₀ = 0 ist. An der zwei­ ten Anzapfstelle B ist das Signal um n₁T verzögert, an der dritten Anzapfstelle C um n₂T und an der vierten Anzapfstelle D um n₄T.

In dem dargestellten Ausführungsbeispiel ist n₁ = 1, n₂ = 3 und n₃ = 4. Das am Eingang I anstehende Multiplexsignal liegt bei­ spielsweise als digital abgetastetes 16-bit-Signal vor, wobei die 16-bit-Worte den jeweils abgetasteten Amplitudenwert charakterisieren. Bei einer unter Berücksichtigung der Grenz­ frequenz ausreichenden Abtastrate verhalten sich die digitalen 16-bit-Abtastwerte wie analoge Signalwerte.

Der in der Zeichnung dargestellte obere Teil der Schaltung mit den Schieberegisterelementen 2, 3, 4, 5, den Multiplikatoren 6, 7, 8, 9 und den Additionsstufen 1, 10, 11, 12 bilden bei einer Taktung mit 228 kHz ein Bandfilter um die Mittenfrequenz von 76 kHz, also ein Bandfilter wie es für die Ausfilterung der SWIFT-Codierung benötigt wird. Die Koeffizienten werden dabei in üblicher Weise bestimmt und können die oben angegebenen Werte aufweisen.

Für den unteren Teil der Schaltung zwischen den Anzapfstellen A und D, also mit den Schieberegisterelementen 2, 3, 4, 5, den beiden Multiplikationsstufen 13, 14 und der Subtraktionsstufe 15 bildet einen FM-Demodulator, was aus folgender Betrach­ tungsweise deutlich wird:
Das Eingangssignal am Eingang des Schieberegisters sei cos ωt mit ω = 2πf (f = Frequenz).

An der Anzapfstelle A steht im allgemeinen Fall das Signal cos ω(t - n₀T) an. Dementsprechend steht an der Anzapfstelle B das Signal cos ω(t - n₁T), an der Anzapfstelle C das Signal cos ω(t - n₂T) und an der Anzapfstelle D das Signal cos ω(t - n₃T) an. Am Ausgang der als Mischer fungierenden Multiplikationsstufe 13 steht somit das Signal

cos (ω(t - n₀T)) × cos (ω(t - n₃T))

an.

Durch Umformung ergibt sich hieraus

cos (ω(2t - (n₀ + n₃)T))/2 + cos (ωT(n₃ - n₀))/2.

An dem Ausgang der ebenfalls als Mischer fungierenden anderen Multiplikationsstufe 14 steht dementsprechend das Signal

cos (ω(t - n₁ × T)) × cos (ω(t - n₂T))

an.

Durch Umformung ergibt sich

cos (ω/2t - (n₁ + n₂T))/2 + cos (ωT(n₂ - n₁))/2.

Unter der Voraussetzung n₀ + n₃ = n₁ + n₂ ergibt sich bei der Sub­ traktion der beiden Ausgangssignale der Multiplikationsstufen 13, 14 in der Subtraktionsstufe 15 das Signal

cos (ωT(n₂ - n₁))/2 - cos (ωT(n₃ - n₀))/2 = sin (ωT(n₃ - n₂ + n₁ - n₀)/2) × sin (ωT(n₃ + n₂ - n₁ - n₀)/2).

Unter der oben genannten Voraussetzung, daß ω im wesentlichen als konstant angenommen werden kann, ist der sich ergebende Term von t unabhängig.

In einer bevorzugten Ausführungsform der Erfindung wird das Argument des ersten Sinusterms, das kleiner ist als das des zweiten Sinusterms, zweckmäßigerweise = ωT gewählt. Dies ge­ lingt, wenn n₃ = n₂ + 1 und n₁ = n₀ + 1 ist. Mit diesem Sinusterm wird eine Nullstelle bei der halben Taktfrequenz und bei Null erzeugt.

Der andere Sinusterm erzeugt weitere Nullstellen, die für die FM-Demodulation nutzbar sind, und zwar bei den Frequenzen f= i/(T ×(n₃ + n₂ - n₁ - n₀)) mit i = 1 . . . (n₃ + n₂ - n₁ - n₀)/2-1.

Für das oben genannte Beispiel (n₀ = 0, n₁ = 1, n₂ = 3, n₃ = 4) ergibt sich am Ausgang der Subtraktionsstufe 15 die Funktion

sin ωT × sin 3ωT.

Die für die FM-Demodulation nutzbaren Nullstellen liegen bei 38 kHz und bei 76 kHz.

Die Nullstelle bei 76 kHz ist für die SWIFT-Demodulation geeig­ net, da die Frequenz 80 kHz ein positives Signal am Ausgang der Subtraktionsstufe 15 und die Frequenz 72 kHz ein negatives Si­ gnal liefert (die am Ausgang der Subtraktionsstufe 15 anste­ henden Signale sind 16-bit-Datenwörter, bei denen das höchst­ wertige Bit (MSB) als Vorzeichen-Bit fungiert).

Aus den obigen Betrachtungen ist ohne weiteres erkennbar, daß ein längeres Schieberegister (z. B. n₀ = 0, n₁ = 1, n₂ = 6, n₃ = 7) eine Funktion erzeugt (für das Beispiel sin ωT × sin 6ωT), die nicht nur mehrere Nullstellen aufweist, sondern bei 76 kHz auch eine größere Steigung (im Beispiel: eine doppelt so hohe Steigung) hat und so eine höhere Demodulatorausbeute be­ wirkt.

Die Grenze der Verlängerung des Schieberegisters liegt nicht nur in dem damit verbundenen höheren Aufwand sondern auch in der Einhaltung der Bedingung, daß über die Verzögerungszeit die Frequenz des Eingangssignals am Eingang I praktisch kon­ stant sein muß.

Das am Ausgang der Subtraktionsstufe 15, also am Ausgang des FM-Demodulators, anstehende Signal wird in einer Auswertungs­ stufe 16 weiter verarbeitet, um beispielsweise die SWIFT-De­ codierung vorzunehmen. Das Ausgangssignal gelangt einerseits auf ein 16-bit-Register 17 und andererseits direkt auf ein XOR-Glied 18. Das XOR-Glied 18 vergleicht somit zwei aufein­ ander folgende Datenwörter am Ausgang der Subtraktionsstufe 15 auf Änderungen. Soweit Änderungen vorhanden sind, werden diese auf einen Eingang eines AND-Gliedes 19 geleitet. Der andere Eingang des AND-Gliedes 19 wird mit einem Maskierungssignal 20 beaufschlagt, mit dem lediglich das MSB für das Vorzeichen auf 1, die übrigen Bits auf Null gesetzt sind. Auf diese Weise läßt sich eine Nulldurchgangsflanke dadurch erkennen, daß der Ausgang des AND-Gliedes 19 ungleich Null wird.

An den Ausgang des AND-Gliedes 19 schließt sich eine erfin­ dungsgemäße Phasenkorrekturstufe 21 an, in der die für die Taktung des SWIFT-Signals verwendete Taktfrequenz zurückgewon­ nen und mit den detektierten Flanken synchronisiert wird. Hierzu gelangt das Ausgangssignal der AND-Stufe 19 über eine Multiplikationsstufe 22 und eine Additionsstufe 23 auf einen Speicher 24 der zusammen mit der Additionsstufe 23 einen Zäh­ ler 23, 24 bildet. Das Ausgangssignal des Speichers 24 gelangt auf einen weiteren Speicher 25 einerseits und auf eine Addi­ tionsstufe 26 andererseits, deren anderem Eingang ein de­ finiertes Phaseninkrement INC über einen Anschluß 27 zuführbar ist. Der Ausgang der Additionsstufe 26 ist mit dem zweiten Eingang der Additionsstufe 23 verbunden. Das Ausgangssignal des Speichers 24 gelangt ferner auf einen Eingang einer XOR- Stufe 28, deren anderem Eingang das Ausgangssignal des weite­ ren Speichers 25 zuführbar ist. Mit dem Ausgangssignal der XOR-Stufe 28 ist in einer Vergleichsstufe 29 eine Bitgrenzen­ erkennung einerseits und eine Wortgrenzenerkennung anderer­ seits möglich. Eine 1 im MSB (most significant bit) markiert die Wortgrenze bzw. ein 16 Datenbit-Paket und eine 1 an fünft­ höchster Stelle markiert eine Bitgrenze.

In einem Phasenkorrekturzweig wird das Ausgangssignal des Speichers 24 in einem Teil-Schieberegister 30 um fünf Stellen nach links verschoben und einer Multiplikationsstufe 31 zuge­ führt. Dem anderen Eingang der Multiplikationsstufe 31 wird ein Multiplikationskoeffizient K über einen Anschluß 32 zuge­ führt. Das Ausgangssignal der Multiplikationsstufe 31 gelangt auf einen zweiten Eingang der Multiplikationsstufe 22 und wird dort mit dem Ausgangssignal der AND-Stufe 19 multipliziert.

Bei einer SWIFT-Codierung findet ein Vorzeichenwechsel (= Auf­ treten von Flanken) des demodulierten Signals nur zu Zeiten n × T statt, wobei T = 1/16 kHz und n ganzzahlig ist. Der Vor­ zeichenwechsel findet jedoch nicht für jedes n statt sondern in Abhängigkeit von dem Inhalt des Datensignals, das über den SWIFT-Code übertragen wird. Aufgrund von Zeilensteuerworten ist eine Mindesthäufigkeit der Flanken gewährleistet.

Zur Wiederherstellung des 16 kHz-Taktes wird dem Speicher 24 mit einer hohen Frequenz von 228 kHz jeweils ein Inkrement INC zugeführt, das einem Dateninhalt multipliziert mit der Bitfre­ quenz (16 kHz) und dividiert durch die Abtastfrequenz (228 kHz) entspricht und daher etwa 144 beträgt. Wird dieses Inkrement mit der Abtastfrequenz von 228 kHz zugeführt, läuft der Spei­ cher 24 mit der Frequenz von 16 kHz über und erzeugt einen ent­ sprechenden Überlaufimpuls. Als Überlauf wird dabei ein Bit­ wechsel 0 → 1 oder 1 → 0 an der zwölften Position des 16-bit- Wortes angesehen. Durch Vergleich des Inhalts des Speichers 24 mit dem vorherigen Wert im weiteren Speicher 25 wird der Über­ lauf in der XOR-Stufe 28 detektiert und in der Vergleichsstufe 29 als Bitgrenze erkannt.

Der Speicherinhalt des Speichers 24 in den elf geringwertig­ sten Bits beim Auftreten einer Flanke wird durch das Teil- Schieberegister 30 um fünf Stellen nach links verschoben, also zu einem 16-bit-Wort gemacht. Dieses wird mit einem Koeffi­ zienten K in der Multiplikationsstufe 31 multipliziert und aufgrund der Multiplikationsstufe 22 nur beim Auftreten einer Flanke der Inkrementierung des Speichers 24 mit Hilfe der Additionsstufe 23 hinzugefügt. Auf diese Weise wird der mit der Additionsstufe 26 als Zähler fungierende Speicher 24 pro­ portional zu dem mit einem Vorzeichen versehenen Phasenfehler verstellt. Auf diese Weise wird der Phasenfehler immer gerin­ ger.

Die Vergleichsstufe 29 erkennt beim Auftreten einer Bitände­ rung im MSB des Speichers 24 eine Wortgrenze.

Innerhalb der erkannten Bitgrenzen werden die Ausgangssignale der Subtraktionsstufe 15 über eine Additionsstufe 33 einem Speicher 34 zugeführt, dessen Ausgang auf den zweiten Eingang der Additionsstufe 33 gelangt, so daß eine Aufsummierung stattfindet, um eine verbesserte Erkennung des demodulierten Datenbits, also des Bitinhalts, zu erzielen. Ist eine Bit­ grenze erreicht, wird der Speicher 34 zur Erzeugung des Daten­ stroms aus gelesen und über ein Reset-Signal der Vergleichs­ stufe 29 zurückgesetzt.

Claims (6)

1. Verfahren zur Synchronisation eines Zeittaktes mit in einem festen, dem Zeittakt entsprechenden Zeitraster auf­ tretenden Ereignissen, bei dem die Ereignisse detektiert werden und ein Zähler (23, 24, 26) mit einem solchen Taktsignal gesteuert wird, daß dieser ein den Zeittakt bestimmendes Überlaufsignal abgibt, dadurch gekennzeich­ net, daß der Zählerstand der gegenüber dem als Überlauf­ signal gewerteten Bit niederwertigen Bits zum Zeitpunkt einer Detektion des Ereignisses als vorzeichenbehafteter Signalwert multipliziert mit einem Proportionalitätsfak­ tor (K) zum Zählerstand zu dessen entsprechender Inkre­ mentierung oder Dekrementierung addiert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Zählerstand der gegenüber dem als Überlaufsignal ge­ werteten Bit niederwertigen Bits zur Bildung eines Signalwertes im vollen Datenwortformat verschoben und dann verarbeitet wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Proportionalitätsfaktor (K) im nicht eingeregel­ ten Zustand größer als im eingeregelten Zustand gewählt wird.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3 mit einem ein Erkennungssig­ nal beim Auftreten des Ereignisses abgebenden Detektions­ einrichtung (18, 19, 20), einem durch vorgegebene Inkre­ mente (INC) inkrementierbaren Zähler (23, 24, 26) und mit einer einen Wechsel eines vorgegebenen Bits des Zählers (23, 24, 26) als Überlaufsignal überwachenden Auswer­ tungseinrichtung (25, 28), gekennzeichnet durch ein den Zählerstand der gegenüber dem vorgegebenen Bit niederwer­ tigen Bits erfassendes Schaltungselement (30), eine an das Schaltungselement (30) angeschlossene Multiplika­ tionsstufe (31), deren anderem Eingang ein Multiplika­ tionswert als Proportionalitätsfaktor (K) zuführbar ist, und eine Koinzidenzstufe (22), der das Erkennungssignal und das Ausgangssignal der Multiplikationsstufe (31) zu­ führbar und deren Ausgang mit dem Zähler (23, 24, 26) verbunden ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeich­ net, daß das Schaltungselement ein Teil-Schieberegister (30) ist, daß den erfaßten Zählerstand zur Bildung eines Datenwortes im vollen Bitformat verschiebt.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch ge­ kennzeichnet, daß der Multiplikationswert (K) variierbar ist.