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DE19645745B4 - Dynamischer Schreib-/Lesespeicher - Google Patents

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DE19645745B4 DE19645745A DE19645745A DE19645745B4 DE 19645745 B4 DE19645745 B4 DE 19645745B4 DE 19645745 A DE19645745 A DE 19645745A DE 19645745 A DE19645745 A DE 19645745A DE 19645745 B4 DE19645745 B4 DE 19645745B4
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Abstract

Dynamischer Schreib-/Lesespeicher mit:
a) einer Zellmatrix (31, 32) zum Speichern von Daten;
b) einem Spaltenadressen-Strobeanschlusspuffer (33, 43) zum Aktivieren eines externen Spaltenadressen-Strobeanschlusssignals (/CAS), wenn ein Spaltenadressen-Strobeanschlussignal (enb) aktiviert ist, und zum Generieren von zumindest zwei internen Spaltenadressen-Strobeanschlusssignalen (ucas, lcas; cas1–cas4) entsprechend den Zuständen von zumindest zwei internen Spaltenadressen-Strobeaktivierungssignalen (EN1, EN2; EN1–EN4), um Daten von der Zellmatrix (31, 32) auszuwählen;
c) einer Steuervorrichtung (36) zum Erzeugen der internen Spaltenadressen-Strobeaktivierungssignale (EN1, EN2; EN1–EN4), um die internen Spaltenadressen-Strobeanschlusssignale (ucas, lcas; cas1–cas4) entsprechend den logischen Zuständen der Eingabedaten entsprechend dem externen Spaltenadressen-Strobeanschlusssignal (/CAS) einzustellen;
d) wobei der Spaltenadressen-Strobeanschlusspuffer (33, 43) dazu eingerichtet ist, das externe Spaltenadressen-Strobeanschlusssignal (/CAS) durch einen externen Gehäuseanschluss zu empfangen und das empfangene Signal mit den internen Spaltenadressen-Strobeaktivierungssignalen (EN1, EN2; EN1–EN4) von der Steuereinrichtung (36) zum Erzeugen der internen Spaltenadressen-Strobeanschlusssignale (ucas, lcas; cas1–cas4) zu kombinieren; und
e) wobei die Steuereinrichtung (36) dazu eingerichtet ist, die internen...

Description

  • Die Erfindung betrifft einen dynamischen Schreib-/Lesespeicher.
  • Mit Bezug auf 1 ist die Konstruktion eines üblichen DRAM in Blockform gezeigt. Wie in dieser Zeichnung gezeigt, weist das DRAM einen Spaltenadressen-Strobeanschlusspuffer (im weiteren als /CAS-Puffer bezeichnet) 13 zum Erzeugen von internen Mehrspaltenadressen(beispielsweise 2)-Strobesignalen ucas und lcas ansprechend auf externe Mehrspaltenadressen-Strobeanschlusssignale /UCAS und /LCAS auf. Die internen Spaltenadresssen-Storbesignale lcas und ucas von dem /CAS-Puffer 13 werden mit Daten von Zellmatrixblocken 11 und 12 kombiniert, um L-Daten und U-Daten auszuwählen.
  • Beim oben erwähnten herkömmlichen DRAM ist die Anzahl von externen Spaltenadressen-Strobeanschlußstiften dieselbe wie die der internen Spaltenadressen-Strobesignale, was im folgenden detaillierter mit Bezug auf die 2A und 2B beschrieben wird.
  • Die 2A und 2B sind logische Schaltpläne des /CAS-Puffers 13 in 1. Wie in diesen Zeichnungen gezeigt, ist die Anzahl von externen Spaltenadressen-Strobeanschlussstiften, die zum Empfangen der externen Mehrspaltenadressen-Strobeanschlusssignale benutzt wird, die gleiche, wie die der internen Spaltenadressen-Strobesignale.
  • Wenn die internen Spaltenadressen-Strobesignale anzahlmäßig zunehmen, nehmen die externen Spaltenadressen-Strobeanschlussstifte ebenfalls anzahlmäßig zu, was in einer Erhöhung der Packungsgröße resultiert. Daraus resultierend hat solch ein Anstieg der Anzahl der /CAS-Puffer-Eingangsanschlussstifte einen schlechten Einfluss auf die Miniaturisierung, die vom Systemhersteller erwünscht ist. Weiterhin tritt ein Zeitversatz zwischen den externen Merhspaltenadressen-Strobeanschlusssignalen auf, wenn sie gleichzeitig aktiviert werden. Solch ein Zeitversatz resultiert in einem fehlerhaften Betrieb des DRAM.
  • Die Druckschrift US 5,327,390 A beschreibt einen synchronisierten Burst-Zugriffsspeicher, der ein Taktsignal, ein Zeilenadress-Strobesignal, ein Spaltenadress-Strobesignal und Adresssignale empfängt. Der Burstzugriffsspeicher weist dabei eine Speicherzellenmatrix, eine Zwischenspeichereinrichtung, eine mit der Zwischenspeichereinrichtung gekoppelte Eingabe-/Ausgabeeinrichtung, eine mit der Speicherzellenmatrix gekoppelte Zeilenadress-Dekodiereinrichtung, eine voreingestellte Adress-Zähleinrichtung, eine mit der Adress-Zähleinrichtung gekoppelte Spaltenadress-Dekodiereinrichtung und eine mit der Speicherzellenmatrix, mit der Eingabe-/Ausgabeeinrichtung und mit der Adress-Zähleinrichtung gekoppelte Datentransfereinrichtung zum Übertragen von Daten von der Eingabe-/Ausgabeeinrichtung zu der Speicherzellenmatrix und von der Speicherzellenmatrix zu der Eingabe-/Ausgabeeinrichtung auf, wobei Daten zu und von den Speicherzellen übertragen werden, welche in von der Spaltenadressen-Dekodiereinrichtung ausgewählten Spalten und in der von der Zeilenadress-Dekodiereinrichtung ausgewählten Zeilen angeordnet sind, wobei das interne Steuersignal in dem Speicher direkt durch das Zeilenadress-Strobesignal und das Taktsignal erzeugt wird, und wobei das zweite interne Steuersignal in dem Speicher direkt durch das Spaltenadress-Strobesignal und das Taktsignal erzeugt wird und an die Adress-Zähleinrichtung angelegt wird.
  • Die Druckschrift US 5,226,008 A beschreibt einen dynamischen RAM-Speicher mit der Möglichkeit, einen Schreib-/Lesesteuertypus während der letzten Stufe des Herstellungsverfahrens zu bestimmen.
  • Daher wurde die vorliegende Erfindung in Anbetracht der obigen Probleme geschaffen, und es ist eine Aufgabe der vorliegenden Erfindung, ein DRAN zu schaffen, bei dem ein externer Spaltenadressen-Strobeanschlussstift zum Erzeugen interner Mehrspaltenadressen-Strobesignale benutzt wird, so dass die Packungsgröße reduziert werden kann, der Zeitversatz vermieden werden kann und die internen Mehrspaltenadressen-Strobesignale selektiv aktiviert werden können.
  • Gemäß der vorliegenden Erfindung können die obige und weitere Aufgaben gemäß Anspruch 1 durch Bereitstellung eines dynamischen Schreib-/Lesespeichers gelöst werden, welcher umfasst:
    • a) eine Zellmatrix zum Speichern von Daten;
    • b) einen Spaltenadressen-Strobeanschlusspuffer zum Aktivieren eines externen Spaltenadressen-Strobeanschlusssignals, wenn ein Spaltenadressen-Strobeanschlussginal aktiviert ist, und zum Generieren von zumindest zwei internen Spaltenaddressen-Strobeanschlusssignalen entsprechend den Zuständen zumindest zwei interner Spaltenadressen-Strobeaktivierungssignale um Daten von der Zellmatrix auszuwählen;
    • c) eine Steuervorrichtung zum Erzeugen der internen Spaltenadressen-Strobeaktivierungssignale, um die internen Spaltenadressen-Strobeanschlusssignale entsprechend den logischen Zuständen der Eingabedaten entsprechend dem externen Spaltenadressen-Strobeanschlusssignal einzustellen;
    • d) wobei der Spaltenadressen-Strobeanschlusspuffer dazu eingerichtet ist, das externe Spaltenadressen-Strobeanschlusssignal durch einen externen Gehäuseanschluss zu empfangen und das empfangene Signal mit den internen Spaltenadressen-Strobeaktivierungssignalen von der Steuereinrichtung zum Erzeugen der internen Spaltenadressen-Strobeanschlusssignale zu kombinieren; und
    • e) wobei die Steuereinrichtung dazu eingerichtet ist, die internen Spaltenadressen-Strobeaktivierungssignale ansprechend auf das externe Spaltenadressen-Strobeanschlusssignal ein Zeilenadressen-Strobeanschlusssignal, ein Schreibaktivierungssignal und ein Eingangs-/Ausgangssignal zu erzeugen.
  • Die obigen und weiteren Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit den begleitenden Zeichnungen klarer erscheinen.
  • In den Figuren zeigen:
  • 1 ein Blockdiagramm zum Illustrieren des Aufbaus eines üblichen DRAM;
  • 2A und 2B logische Schaltpläne eines /CAS-Puffers in 1;
  • 3 ein Blockdiagramm zum Illustrieren des Aufbaus eines DRAM in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung;
  • 4A und 4B logische Schaltpläne eines /CAS-Puffers in 3;
  • 5 ein Schaltplan einer Erzeugungsschaltung für ein internes Spaltenadressen-Strobeaktivierungssignal in 3; und
  • 6 ein Zeitablaufdiagramm zum Illustrieren des Betriebs der Erzeugungsschaltung für das interne Spaltenadressen-Strobeaktivierungssignal in 5.
  • Mit Bezug auf 3 ist der Aufbau eines DRAN in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung in Blockform gezeigt. Wie in dieser Zeichnung gezeigt, weist das DRAM Zellmatrixblöcke 31 und 32 zum Speichern von Daten, einen /CAS-Puffer 33 zum Erzeugen von mindestens einem internen Spaltenadressen-Strobesignal ansprechend auf ein externes Spaltenadressen-Strobeanschlußsignal /CAS zum Auswählen von Daten aus den Zellmatrixblöcken 31 und 32, sowie eine Erzeugungsschaltung 36 für ein internes Spaltenadressen-Strobeaktivierungssignal (im weiteren als internes CAS-Aktivierungssignal bezeichnet) zum Erzeugen von mindestens einem internen CAS-Aktivierungssignal ENi zum Steuern der Anzahl von internen Spaltenadressen-Strobesignalen) von dem /CAS-Puffer 33 auf. Wie aus 3 ersichtlich, ist der /CAS-Puffer 33 zum Empfangen des externen Spaltenadressen-Strobeanschlußsignals /CAS durch einen Eingangsanschlußstift ausgelegt. Der /CAS-Puffer 33 erzeugt eine Vielzahl von internen Spaltenadressen Strobesignalen ansprechend auf ein externes Spaltenadressen-Strobeanschlußsignal /CAS, wie im weiteren detaillierter mit Bezug auf die 4A und 4B beschrieben wird.
  • Die 4A und 4B sind logische Schaltpläne des /CAS-Puffers 33 in 3. In 4A ist der /CAS-Puffer 43 derart aufgebaut, daß er interne Mehrspaltenadressen-Strobesignale ucas und lcas ansprechend auf das externe Spaltenadressen-Strobeanschlußsignal /CAS und die internen CAS-Aktivierungssignale EN1 und EN2 von der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal erzeugt. In 4B ist der /CAS-Puffer 43 derart aufgebaut, daß er interne Mehrspaltenadressen-Strobesignale cas1 bis cas4 ansprechend auf das externe Spaltenadressen-Strobeanschlußsignal /CAS und die internen CAS-Aktivierungssignale EN1 bis EN4 von der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal erzeugt. Mit anderen Worten empfängt der vorliegende /CAS-Puffer ein externes Spaltenadressen-Strobeanschlußsignal durch einen Eingangsanschluß, obwohl der übliche /CAS-Puffer eine Vielzahl externer Spaltenadressen-Strobeanschlußsignale durch eine Vielzahl von Eingangsanschlüssen empfängt.
  • Der Betrieb des /CAS-Puffers 43 mit dem oben erwähnten Aufbau in Übereinstimmung mit der bevorzugten Ausführungsform der vorliegenden Erfindung wird nachstehend detailliert mit Bezug auf die 4A und 4B beschrieben.
  • In dem Fall, bei dem zwei interne Spaltenadressen-Strobesignale ucas und lcas durch den Aufbau nach 4A zu erzeugen sind, werden das externe Spaltenadressen-Strobeanschlußsignal /CAS logisch L und ein /CAS-Puffer-Aktivierungssignal enb logisch L an ein NOR-Gatter 41 angelegt, und die internen CAS-Aktivierungssignale EN1 und EN2 logisch H werden von der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal an ein erstes und ein zweites NAND-GAtter 42 und 43 angelegt.
  • Daraus resultierend wird das Ausgangssignal des NOR-Gatters 41 logisch H, das Ausgangssignal des ersten NAND-Gatters 42 wird logisch L, und das interne Spaltenadressen-Strobesignal ucas oder das Ausgangssignals eines ersten Inverters 44 wird logisch H.
  • Ebenfalls wird das Ausgangssignal des zweiten NAND-Gatters 43 logisch L, und das interne Spaltenadressen-Strobesignal lcas oder das Ausgangssignal eines zweiten Inverters 45 wird logisch H.
  • Mit anderen Worten empfängt der /CAS-Puffer 43 das externe Spaltenadressen-Strobeanschlußsignal CAS ansprechend auf das /CAS-Puffer-Aktivierungssignal enb, das aktiviert ist und die internen Spaltenadressen-Strobesignale ucas und lcas ansprechend auf die internen CAS-Aktivierungssignale ENi und EN2 erzeugt, welche aktiviert sind.
  • Die internen Spaltenadressen-Strobesignale lcas und ucas von dem /CAS-Puffer 43 werden mit Daten von den Zellmatrixblöcken 31 und 32 kombiniert, um L-Daten und U-Daten auszuwählen. Die ausgewählten L-Daten und U-Daten werden über erste und zweite Eingangs-/ und Ausgangs-(im weiteren als I/O bezeichnet)-Puffer 341 und 342 eingegeben/ausgegeben.
  • In dem Fall, in dem die internen Mehrspaltenadressen-Strobesignale cas1 bis cas4 ansprechend auf das externe Spaltenadressen-Strobeanschlußsignal /CAS und die internen CAS-Aktivierungssignale EN1 bis EN4 von der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal, wie in 4B gezeigt, erzeugt werden, werden sie mit Daten von den Zellmatrixblöcken kombiniert, um U1-Daten, U2-Daten, L1-Daten und L2-Daten auszuwählen. Die ausgewählten U1-Daten, U2-Daten, L1-Daten und L2-Daten werden über erste bis vierte I/O-Puffer eingegeben/ausgegeben.
  • Wie oben erwähnt, empfängt der /CAS-Puffer nach der vorliegenden Erfindung ein externes Spaltendadressen-Strobeanschlußsignal /CAS und kombiniert das empfangene Signal mit einer Vielzahl interner CAS-Aktivierungssignale von der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal, um interne Mehrspaltenadressen-Strobesignale zu erzeugen.
  • 5 ist ein Schaltplan der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal in 3. Wie in dieser Zeichnung gezeigt, ist die Erzeugungsschaltung 36 für das interne CAS-Aktivierungsssignal zum Erzeugen von mindestens einem internen CAS-Aktivierungssignal ENi ansprechend auf das externe Spaltenadressen-Strobeanschlußsignal /CAS, ein Zeilenadressen-Strobeanschlußsignal /RAS, sowie ein Schreibaktivierungssignal /WE und ein Eingangs-/Ausgangssignal I/Oi ausgelegt. Dazu enthält die Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal einen Betriebscontroller 52 zum Steuern des Schaltungsbetriebs gemäß einem logischen Zustand des Zeilenadressen-Strobeanschlußsignals /RAS, wenn das externe Spaltenadressen-Strobeanschlußsignal /CAS logisch H und das Schreibaktivierungssignal /WE logisch L ist, wobei die logischen Gatter 53 und 54 ansprechend auf das Schreibaktivierungssignal /WE im logischen H-Zustand angesteuert werden. Wenn die logischen Gatter 53 und 54 angesteuert sind, erzeugen sie mindestens ein internes CAS-Aktivierungssignal ENi ansprechend auf das Eingangs-/Ausgangssignal I/Oi und steuern einen logischen Zustand von mindestens einem internen CAS-Aktivierungssignal ENi gemäß einem logischen Zustand des Eingangs-/Ausgangssignals I/Oi.
  • Der Betrieb der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal bei dem oben erwähnten Aufbau in Übereinstimmung mit der bevorzugten Ausführungsform der Erfindung wird nachstehend detailliert mit Bezug auf 5 beschrieben.
  • Falls das Zeilenadressen-Strobeanschlußsignal /RAS logisch L ist, wenn das externe Spaltenadressen-Strobeanschlußsignal /CAS logisch H ist und das Schreibaktivierungssignal /WE logisch L ist, wird ein Signal an einem ersten Knoten N1 oder dem Latch-Ausgang logisch H. Das Signal am ersten Knoten N1 wird an ein Gate eines NMOS-Transistors MN1 angelegt. Daraus resultierend wird der NMOS-Transistor MN1 eingeschaltet, um die gesamte Schaltung betriebsbereit zu machen.
  • Falls dabei das Eingangs-/Ausgangssignal I/Oi logisch H ist, wird ein Signal an einem zweiten Knoten M2 logisch L, was bewirkt, daß ein Signal an einem dritten Knoten N3 von logisch H auf logisch L geht. Daraus resultierend kann es, da das interne CAS-Aktivierungsignal ENi logisch L wird, nicht das entsprechende interne Spaltenadressen-Strobesignal cas aktivieren. In diesem Fall werden die Daten zu einem I/O-Puffer entsprechend dem deaktivierten internen Spaltenadressen-Strobesignal cas maskiert.
  • 6 ist ein Zeitablaufdiagramm zum Darstellen des Betriebs der Erzeugungsschaltung 36 für das interne CAS-Aktivierungssignal in 5. Wenn das Eingangs-/Ausgangssignal I/Oi unter der Bedingung logisch H ist, daß das Zeilenadressen-Strobeanschlußsignal /RAS logisch L ist, das externe Spaltenadressen-Strobeanschlußsignal /CAS logisch H ist und das Schreibaktivierungssignal /WE logisch L ist, wird das interne CAS-Aktivierungssignal ENi deaktiviert, um das entsprechende interne Spaltenadressen-Strobesignal cas zu deaktivieren. Falls dies nicht der Fall ist, wird das interne CAS-Aktivierungssignal ENi aktiviert, um das entsprechende interne Spaltenadressen-Strobesignal cas zu aktivieren.
  • Wie aus der obigen Beschreibung klar erscheint, wird gemäß der vorliegenden Erfindung ein externer Spaltenadressen-Strobeanschlußstift benutzt, um interne Mehrspaltenadressen-Strobesignale zu erzeugen. Deshalb kann die Packungsgröße reduziert werden, um die vom Systemhersteller erwünschte Miniaturisierung zu verwirklichen. Weiterhin hat die Benutzung von einem externen Spaltenadressen-Strobeanschlußstift den Effekt, daß ein Zeitversatz zwischen externen Mehrspaltenadressen-Strobeanschlußsignalen vermieden wird.

Claims (3)

  1. Dynamischer Schreib-/Lesespeicher mit: a) einer Zellmatrix (31, 32) zum Speichern von Daten; b) einem Spaltenadressen-Strobeanschlusspuffer (33, 43) zum Aktivieren eines externen Spaltenadressen-Strobeanschlusssignals (/CAS), wenn ein Spaltenadressen-Strobeanschlussignal (enb) aktiviert ist, und zum Generieren von zumindest zwei internen Spaltenadressen-Strobeanschlusssignalen (ucas, lcas; cas1–cas4) entsprechend den Zuständen von zumindest zwei internen Spaltenadressen-Strobeaktivierungssignalen (EN1, EN2; EN1–EN4), um Daten von der Zellmatrix (31, 32) auszuwählen; c) einer Steuervorrichtung (36) zum Erzeugen der internen Spaltenadressen-Strobeaktivierungssignale (EN1, EN2; EN1–EN4), um die internen Spaltenadressen-Strobeanschlusssignale (ucas, lcas; cas1–cas4) entsprechend den logischen Zuständen der Eingabedaten entsprechend dem externen Spaltenadressen-Strobeanschlusssignal (/CAS) einzustellen; d) wobei der Spaltenadressen-Strobeanschlusspuffer (33, 43) dazu eingerichtet ist, das externe Spaltenadressen-Strobeanschlusssignal (/CAS) durch einen externen Gehäuseanschluss zu empfangen und das empfangene Signal mit den internen Spaltenadressen-Strobeaktivierungssignalen (EN1, EN2; EN1–EN4) von der Steuereinrichtung (36) zum Erzeugen der internen Spaltenadressen-Strobeanschlusssignale (ucas, lcas; cas1–cas4) zu kombinieren; und e) wobei die Steuereinrichtung (36) dazu eingerichtet ist, die internen Spaltenadressen-Strobeaktivierungssignale (EN1, EN2; EN1–EN4) ansprechend auf das externe Spaltenadressen-Strobeanschlusssignal (/CAS), ein Zeilenadressen-Strobeanschlusssignal (/RAS), ein Schreibaktivierungssignal (/WE) und ein Eingangs-/Ausgangssignal (I/Oi) zu erzeugen.
  2. Dynamischer Schreib- und Lesespeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Steuereinrichtung (36) zum Steuern eines logischen Zustands von mindestens einem internen Spaltenadressen-Strobeaktivierungssignal (EN1, EN2; EN1–EN4) gemäß einem logischen Zustand des Eingangs-/Ausgangssignals (I/Oi) ausgelegt ist.
  3. Dynamischer Schreib-/Lesespeicher nach Anspruch 1, dadurch gekennzeichnet, dass mindestens ein internes Spaltenadressen-Strobeanschlusssignal (ucas, lcas; cas1–cas4) von dem Spaltenadressen-Strobeanschlusspuffer (33, 43) selektiv aktiviert wird, um einen entsprechenden Datenweg zu steuern.
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