DE19608504A1

DE19608504A1 - Isolierschicht-Feldeffekttransistor und Herstellungsverfahren dafür

Info

Publication number: DE19608504A1
Application number: DE19608504A
Authority: DE
Inventors: Naoto Okabe; Makio Iida; Norihito Tokura
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1995-03-07
Filing date: 1996-03-05
Publication date: 1996-09-12
Also published as: US5753943A; FR2731841B1; JP3355851B2; JPH08250713A; FR2731841A1; US6146947A

Description

Die vorliegende Erfindung betrifft einen Isolier schicht-Feldeffekttransistor bzw. IGFET, welcher als ein Leistungsschaltelement für einen Motoransteuerwechselrich ter, einen Anlasser oder dergleichen verwendet wird.

Es gibt eine wohlbekannte bipolare integrierte Schal tung, bei welcher ein eingebetteter Bereich in einer Halb leiterschicht vorgesehen ist, um einen Kollektorwiderstand eines Bipolartransistors zu verringern. Ein Thermodiffu sionsverfahren wird im allgemeinen verwendet, um einen sol chen eingebetteten Bereich auszubilden. Bei diesem Verfah ren wird ein Oxidfilm als eine Maske verwendet und Stör stellen werden durch ein Diffusionsfenster, welches durch eine teilweise Öffnung des Oxidfilms in dem Oxidfilm ausge bildet ist, diffundiert. Wenn zum Beispiel Arsen (As) unter Verwendung einer Festquelle aus As₂O₃ diffundiert wird, wird die Festquelle aus As₂O₃ verdampft und dann unter Trä gergas dem Diffusionsfenster zugeführt, um As in die Halb leiterschicht zu diffundieren.

In diesem Fall wird ein Oxidationsgas als das Trägergas verwendet und deshalb wird ein dünner Oxidfilm auf die Oberfläche der Halbleiterschicht aufgewachsen, welche durch das Diffusionsfenster nach außen freigelegt ist. Das heißt, eine Vertiefung wird durch eine Ausbildung des Oxidfilms während des Diffusionsverfahrens auf der Oberfläche der un terliegenden Siliziumschicht ausgebildet. Das gleiche Phä nomen tritt in einem Fall eines Diffundierens anderer Stör stellen (Phosphor (P), Antimon (Sb), Bor (B), usw.) auf.

Im allgemeinen wird dann durch ein epitaxiales Auf wachsverfahren eine Siliziumschicht in einer vorbestimmten Dicke ausgebildet, nachdem die Maske und der aufgewachsene Oxidfilm entfernt worden sind. Bei diesem Verfahren wird ebenso nachfolgend eine Vertiefung auf der Oberfläche der aufgewachsenen Siliziumschicht ausgebildet, und somit wird die Oberfläche der Siliziumschicht uneben (das heißt, ein Stufenabschnitt wird auf der Siliziumschicht ausgebildet).

Der Stufenabschnitt aufgrund der Unebenheit der Silizi umschicht wird verwendet, um ein Muster des eingebetteten Bereichs und ein Oberflächenmuster (um Elemente auszubil den) bei einem Verfahren eines Ausbildens einer bipolaren integrierten Schaltung zu positionieren.

Eine Struktur, die einen eingebetteten Bereich auf weist, ist ebenso bei einem IGBT (Isolierschicht-Bipolar transistor) des vertikalen Typs und einem MOSFET (Metall oxidhalbleiter-Feldeffekttransistor) des vertikalen Typs bekannt (wie es in WO91/03842, geprüfte Japanische Patent schrift Nr. Hei3-30310, offenbart ist).

Hierin gibt es in einem Fall, in dem der eingebettete Bereich als eine Pufferschicht über der gesamten Schnitt stelle zwischen einem Halbleitersubstrat und einer epita xialen Halbleiterschicht ausgebildet ist, kein Problem. Wenn der eingebettete Bereich jedoch teilweise an der Schnittstelle ausgebildet ist, wurde es von den Erfindern der vorliegenden Erfindung festgestellt, daß die Struktur das Problem aufweist, daß der unebene Abschnitt der Wafer oberfläche, das heißt, die Stufenabschnitte, die dem Muster des eingebetteten Bereichs entsprechend ausgebildet sind, wie es zuvor beschrieben worden ist, von einem Muster einer Isolierschicht-Feldeffekttransistorstruktur überlappt wird, welche auf dem oberen Abschnitt des Wafers ausgebildet ist, und dadurch wird eine Elementcharakteristik verschlechtert. Das heißt, bei dieser Struktur wird ein elektrisches Feld an dem Stufenabschnitt mehr konzentriert und somit wird ein Wert des elektrischen Feldes an diesem Abschnitt, vergli chen mit einer MOS-Struktur, die auf einer flachen Oberflä che ausgebildet ist, größer. Als Ergebnis wird die Charak teristik einer Isolationsspannungsfestigkeit zwischen dem Gate und dem Substrat verschlechtert. Wenn desweiteren der Stufenabschnitt von einem Kanalbereich überlappt wird, kann dadurch ein Problem auftreten, daß die Kanallänge und der Kanalwiderstand auf der Fläche eines Chips ungleichmäßig werden, und somit kann eine Stromkonzentration auftreten.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen einen eingebetteten Bereich aufweisenden Isolier schicht-Feldeffekttransistor bzw. IGFET zu schaffen, bei welchem verhindert werden kann, daß sich die Gate-Substrat- Isolationsspannungsfestigkeitscharakteristik verschlech tert.

Das heißt, ein Isolierschicht-Feldeffekttransistor ge mäß der vorliegenden Erfindung weist einen eingebetteten Bereich in seinem Substrat und eine Halbleiterschicht auf, die einen Gateoxidfilm aufweist, der auf ihrem oberen Ab schnitt ausgebildet ist, wobei die oberste Oberfläche der Halbleiterschicht so abgeflacht ist, daß die Abmessung ei nes Stufenabschnitts der abgeflachten Oberfläche so ausge wählt ist, daß sie 8 Nanometer (nm) oder weniger beträgt.

Insbesondere werden die folgenden Herstellungsverfahren verwendet, wenn eine Halbleiterschicht einer niedrigen Kon zentration epitaxial auf eine Halbleiterschicht einer hohen Konzentration aufgewachsen wird, um ein Substrat zu erhal ten.

Gemäß einem ersten Verfahren wird, bevor das epitaxiale Wachstum durchgeführt wird, ein Diffusionsbereich (welcher ein eingebetteter Bereich wird) unter einer Oxidationsatmo sphäre durch ein Thermodiffusionsverfahren ausgebildet. Dann wird die Halbleiterschicht der niedrigen Konzentration epitaxial aufgewachsen und ihre Oberfläche wird abgeflacht.

Gemäß einem zweiten Verfahren wird, nachdem der Diffu sionsbereich ausgebildet worden ist, die Oberfläche des Substrats abgeflacht und der Rest des Substratbereichs, das heißt, die Halbleiterschicht der niedrigen Konzentration, wird epitaxial aufgewachsen.

Gemäß einem dritten Verfahren ist eine Störstellen quelle durch einen Oxidfilm gegeben, der Störstellen ent hält, und ist an der Oberfläche des Substrats angebracht, um Störstellen in das Substrat einzubringen, wenn der Dif fusionsbereich ausgebildet wird.

Gemäß einem vierten Verfahren wird der Diffusionsbe reich durch ein Ionenimplantationsverfahren ausgebildet, und dann wird die Halbleiterschicht der niedrigen Konzen tration ausgebildet. Bei diesem Verfahren ist es wichtig, daß der Substratbereich unter dem Diffusionsbereich, zum Beispiel, der Bereich der hohen Konzentration, einer Get terbehandlung ausgesetzt wird. Um die Getterbehandlung durchzuführen, wird es bevorzugt, daß eine polykristalline Schicht einer hohen Konzentration in dem Substratbereich angeordnet wird, um als eine Getterstelle verwendet zu wer den.

Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

Fig. 1A bis 1G Schnittansichten eines Herstellungsverfah rens gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 einen ein experimentelles Ergebnis der Be ziehung zwischen einer Oberflächenstufenab messung und einer Gate-Source-Isolations spannungsfestigkeitscharakteristk darstel lenden Graph;

Fig. 3A bis 3F Schnittansichten eines Herstellungsverfah rens gemäß einem zweiten Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 4A bis 4F Schnittansichten eines Herstellungsverfah rens gemäß einem dritten Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 5A bis 5E Schnittansichten eines Herstellungsverfah rens gemäß einem vierten Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 6A bis 6G Schnittansichten eines Herstellungsverfah rens gemäß einem fünften Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 7A und 7B Schnittansichten eines Herstellungsverfah rens gemäß einem sechsten Ausführungsbei spiel der vorliegenden Erfindung;

Fig. 8A bis 8F Schnittansichten eines Herstellungsverfah rens gemäß einem siebten Ausführungsbei spiel der vorliegenden Erfindung; und

Fig. 9A und 9B durch ein Ionenimplantationsverfahren bzw. ein Thermodiffusionsverfahren erzielte TDDB-Charakteristiken darstellende Graphen.

Im weiteren Verlauf werden bevorzugte Ausführungsbei spiele der vorliegenden Erfindung unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben.

Nachstehend erfolgt die Beschreibung eines ersten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 1A bis 1G zeigen Ansichten eines Herstel lungsverfahrens eines Isolierschicht-Bipolartransistors bzw. IGBT des vertikalen Typs gemäß dem ersten Ausführungs beispiel der vorliegenden Erfindung. Diese Figuren zeigen die Querschnittsstruktur einer Einheitszelle.

Zuerst wird eine p⁺-Siliziumschicht 1, die als ein Halbleitersubstrat dient, vorgesehen (Fig. 1A) und eine n^-- Schicht 2, die einen hohen Widerstand aufweist, wird durch ein Verfahren einer Gasphasenepitaxie bzw. VPE auf der p⁺- Schicht 1 ausgebildet (Fig. 1B). Danach wird durch ein thermisches Oxidieren der Oberfläche der n^--Schicht 2 ein thermischer Oxidfilm 3 auf der Oberfläche der n^--Schicht 2 ausgebildet und dann einer selektiven Ätzbehandlung unter zogen, um ein Diffusionsfenster für Störstellen auszubilden (Fig. 1C).

Nachfolgend werden Störstellen eines n-Typs durch ein Thermodiffusionsverfahren, wie zum Beispiel ein Festphasen diffusions- oder Gasphasendiffusionsverfahren, in die n^-- Schicht 2 diffundiert, um einen Diffusionsbereich 5 auszu bilden (Fig. 1D). Bei dem Thermodiffusionsverfahren kann eine Festquelle als eine Störstellenquelle verwendet wer den, wie es in der vorhergehenden Beschreibung des Standes der Technik beschrieben worden ist, oder es kann eine Dif fusionsquelle 4, die in Fig. 1D gezeigt ist, als eine Stör stellenquelle verwendet werden (das heißt, ein Beschich tungsdiffusionsverfahren kann verwendet werden). Die Ther modiffusion wird unter einer Oxidationsatmosphäre bei dem Thermodiffusionsverfahren durchgeführt, so daß ein Oxidfilm an dem Fensterabschnitt aufgewachsen wird und eine Vertie fung auf der Oberfläche der n^--Schicht 2 ausgebildet wird.

Danach wird der Oxidfilm 3 entfernt und eine n^--Schicht 6 wird durch das Verfahren einer Gasphasenepitaxie in einer vorbestimmten Dicke ausgebildet (Fig. 1E). Zu diesem Zeit punkt erscheint eine Vertiefung auf der Oberfläche 7 der n^--Schicht 6 und somit wird die Oberfläche 7 uneben. Die unebene Oberfläche 7 der n^--Schicht 6 wird durch eine Po lier- bzw. Schleifbehandlung abgeflacht (Fig. 1F). Bei dem Verfahren einer Gasphasenepitaxie wird eine Vertiefung in einem Dotierungs- bzw. Konzentrationsprofil der n⁺-Schicht (eingebetteter Bereich) 5, welche auf dem oberen Abschnitt der n⁺-Schicht 5 ausgebildet ist, bei dem Diffusionsverfah ren verringert; jedoch kann es berücksichtigt werden, daß ein leichter Vertiefungsabschnitt an dem oberen Abschnitt der n⁺-Schicht 5 in einem Konzentrationsprofil zurück bleibt, wie es in Fig. 1F gezeigt ist.

Unter Verwendung des selektiven Diffusionsverfahrens wird nachfolgend ein Senkenbereich 8 eines p-Typs an einer vorbestimmten Position auf der Oberfläche der n^--Schicht 6, welche durch die Polierbehandlung abgeflacht ist, ausgebil det. Desweiteren wird die Oberfläche der n^--Schicht 6 oxi diert, um einen Gateoxidfilm 11 auszubilden und eine Gate elektrode 12 wird auf dem Gateoxidfilm 11 ausgebildet. Un ter Verwendung der Gateelektrode 12 als eine Maske werden nachfolgend ein Kanalsenkenbereich 9 des p-Typs und ein n⁺- Bereich 10 durch ein sogenanntes Diffusionsselbstausrich tungs- bzw. DSA-Verfahren in einer selbstausgerichteten Struktur ausgebildet. Danach wird ein Zwischenschichtisola tionsfilm, wie zum Beispiel BPSG bzw. Borophosphorsilikat glas 13, über der Oberfläche abgeschieden, ein Kontaktloch wird geöffnet, Aluminium wird in einer Dicke von mehreren Mikrometern (µm) abgelagert und gemustert, um sowohl eine Sourceelektrode 14 als auch einen Gatepfad (nicht gezeigt) auszubilden, und ein Metallfilm wird auf der hinteren Ober fläche der p⁺-Schicht 1 abgeschieden, um eine Drainelektro de 15 auszubilden (Fig. 1G).

Durch das vorhergehende Verfahren wird das IGBT-Ele ment, das den eingebetteten Bereich 5 aufweist, herge stellt. Bei dem so hergestellten IGBT-Element wird ein Ab schnitt einer MOS-Struktur auf der abgeflachten Oberfläche der n^--Schicht 6 ausgebildet und somit kann verhindert wer den, daß sich die Gate-Source-Isolationsspannungsfestig keitscharakteristik verschlechtert.

Die Beziehung zwischen der Abmessung der Oberflächen stufe (unebener Abschnitt auf der Oberfläche) und der Gate- Source-Isolationsspannungsfestigkeitscharakteristik wurden experimentell überprüft. Das experimentelle Ergebnis ist in Fig. 2 gezeigt. Wenn die Abmessung der Oberflächenstufe der n^--Schicht 6 kleiner wird, erhöht sich ein Wert eines elek trischen Feldes, welcher einen Gate-Source-Durchbruch indu ziert bzw. verursacht, und die Gate-Source-Isolationsspan nungsfestigkeitscharakteristik ist ähnlich der eines IGBT- Elements, das keinen eingebetteten Bereich aufweist, wenn die Oberflächenstufenabmessung nicht mehr als 8 nm beträgt. Demgemäß wird die Oberfläche der n^--Schicht 6 bevorzugt so abgeflacht, daß die Oberflächenstufenabmessung höchstens 8 nm beträgt.

Nachstehend erfolgt die Beschreibung eines zweiten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 3A bis 3F zeigen Ansichten eines Herstel lungsverfahrens eines IGBT des vertikalen Typs gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung.

In dem ersten Ausführungsbeispiel wird die unebene Oberfläche abgeflacht, nachdem die n^--Schicht 6 ausgebildet worden ist. In dem zweiten Ausführungsbeispiel wird jedoch die Oberfläche der n^--Schicht 2 abgeflacht, bevor die n^-- Schicht 6 ausgebildet wird, wodurch im voraus ein Auftreten einer Unebenheit auf der Oberfläche der n^--Schicht 6 ver hindert wird.

Genauer gesagt werden die in den Fig. 3A bis 3D ge zeigten Schritte ausgeführt, welche identisch zu den in den Fig. 1A bis 1D gezeigten Schritten sind, und danach wird der Diffusionsbereich 5 ausgebildet, der Oxidfilm 3 wird entfernt und die Oberfläche der n^--Schicht 2 wird abge flacht. Danach wird die n^--Schicht 6 durch das Verfahren einer Gasphasenepitaxie ausgebildet (Fig. 3F). Da die Ober fläche der n^--Schicht 2 abgeflacht ist, tritt in diesem Fall keine Unebenheit auf der Oberfläche 7 der n^--Schicht 6 auf. Nachfolgend wird ein Abschnitt einer MOS-Struktur auf der Oberfläche der n^--Schicht 6 auf die gleiche Weise wie in dem ersten Ausführungsbeispiel ausgebildet.

Nachstehend erfolgt die Beschreibung eines dritten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 4A bis 4F zeigen Ansichten eines Herstel lungsverfahrens einer Halbleitervorrichtung gemäß dem drit ten Ausführungsbeispiel der vorliegenden Erfindung.

Gemäß dem dritten Ausführungsbeispiel wird ein einge betteter Bereich unter Verwendung eines Ionenimplantations verfahrens ausgebildet.

Zuerst wird eine p⁺-Schicht 1, die als ein monokri stallines Halbleitersubstrat dient, vorgesehen (Fig. 1A) und eine polykristalline Schicht 1a eines p⁺-Typs wird durch ein chemisches Gasphasenabscheidungs- bzw. CVD-Ver fahren auf der Oberfläche des monokristallinen Halbleiter substrats 1 ausgebildet. Nachfolgend wird ein monokri stallines Halbleitersubstrat 1b des p⁺-Typs auf die Ober fläche des monokristallinen Halbleitersubstrats 1 geschich tet, um die polykristalline Schicht 1a beidseitig zu umfas sen, und sowohl das Substrat 1 als auch das Substrat 1b werden unter Verwendung eines sogenannten Waferdirektver bindungsverfahrens ("wafer direct bond method") verbunden. Desweiteren wird das monokristalline Substrat 1b einer Po lierbehandlung unterzogen, um die Dicke des monokristalli nen Substrats 1b auf eine vorbestimmte Dicke einzustellen, wodurch ein Halbleitersubstrat 1A ausgebildet wird (Fig. 4B).

Nachfolgend wird eine n^--Schicht 2, die einen hohen Wi derstand aufweist, durch das Verfahren einer Gasphasenepi taxie auf dem Halbleitersubstrat 1A ausgebildet (Fig. 4C). Danach wird ein Oxidfilm 3 in einer vorbestimmten Dicke auf der Oberfläche der n^--Schicht 2 ausgebildet und ein Photo resist- bzw. Photolackfilm 16, der ein vorbestimmtes Muster aufweist, wird auf dem Oxidfilm 3 ausgebildet. Nachfolgend werden zum Beispiel Arsenionen (As) oder Antimonionen (Sb) durch ein Ionenimplantationsverfahren unter Verwendung des gemusterten Photoresistfilms 16 als eine Maske in die n^-- Schicht 2 dotiert.

Nachfolgend wird der Photoresistfilm 16 entfernt und eine vorbestimmte Thermobehandlung wird durchgeführt, um einen n⁺-Diffusionsbereich 5 auszubilden (Fig. 4E). Danach wird der Oxidfilm 3 entfernt und eine n^--Schicht 6 wird durch das Verfahren einer Gasphasenepitaxie ausgebildet (Fig. 4F). Da der Diffusionsbereich durch das Ionenimplan tationsverfahren ausgebildet wird, behält die n^--Schicht 2 in diesem Fall eine flache Oberfläche und somit tritt keine Unebenheit auf der Oberfläche 7 der n^--Schicht 6 auf. Nach folgend wird ein Abschnitt einer MOS-Struktur auf der Ober fläche der n^--Schicht 6 auf die gleiche Weise wie in dem ersten Ausführungsbeispiel ausgebildet.

Anders als in dem Fall, in dem das Thermodiffusionsver fahren wie in dem ersten und zweiten Ausführungsbeispiel verwendet wird, tritt kein Oberflächenstufenabschnitt auf, wenn der eingebettete Bereich durch das Ionenimplantations verfahren ausgebildet wird.

Eine Ausbildung eines eingebetteten Bereichs durch das Ionenimplantationsverfahren ist zum Beispiel in der offen gelegten Japanischen Patentanmeldung Nr. 63-18675 offen bart. Jedoch haben die Erfinder der vorliegenden Erfindung die Spannungsfestigkeitscharakteristiken eines Gateoxid films in den Fällen untersucht, in denen einfach das Ionen implantationsverfahren verwendet wird bzw. in denen das Thermodiffusionsverfahren verwendet wird (die Oberflächen stufenabmessung wird durch das erste Ausführungsbeispiel auf ungefähr 4 nm verringert), und dadurch aus dieser Un tersuchung die folgende Tatsache festgestellt. Die Fig. 9A und 9B zeigen das Untersuchungsergebnis. Die Untersu chung wurde hier auf der Grundlage der Charakteristik eines TDDB ("Time Dependent Dielectric Breakdown" = zeitabhängi ger dielektrischer Durchbruch) durchgeführt, welche eine Durchbruchsrate mit einem Zeitverlauf in einem Zustand zeigt, in dem ein elektrisches Feld von 8 Megavolt pro Zen timeter (MV/cm) an den Gateoxidfilm angelegt wird. Fig. 9A zeigt das Untersuchungsergebnis des Falls, in dem das Io nenimplantationsverfahren verwendet wird, während Fig. 9B den Fall zeigt, in dem das Thermodiffusionsverfahren ver wendet wird. Wie aus den Fig. 9A und 9B ersichtlich ist, tritt in dem Fall, in dem das Ionenimplantationsverfahren verwendet wird, keine Oberflächenstufe auf, jedoch ist eine wachsende Ausfallrate höher als in dem Fall, in dem das Thermodiffusionsverfahren verwendet wird. Demgemäß gibt es in dem Fall, in dem der eingebettete Bereich lediglich un ter Verwendung der Ionenimplantation ausgebildet wird, ein Problem, daß die Gate-Source-Spannungsfestigkeitscharakte ristik verschlechtert wird.

Andererseits enthalten gemäß dem Herstellungsverfahren dieses Ausführungsbeispiels die polykristalline Schicht 1a, die in dem Halbleitersubstrat 1A angeordnet ist, und ihr umgebender Abschnitt eine große Anzahl von Defekten und dieser Defekte enthaltende Bereich in dem Halbleiter substrat 1A dient als eine Absorptionsquelle für verunrei nigte Störstellen (zum Beispiel Schwermetall, wie zum Bei spiel Eisen (Fe), Aluminium (Al) oder dergleichen) oder die Defekte bei dem Verfahren eines Ausbildens des Diffusions bereichs 5, das heißt, er dient als eine Getterstelle.

Demgemäß kann die Filmqualität des Gateoxidfilms, wel cher auf dem oberen Abschnitt des Diffusionsbereichs 5 aus gebildet wird, durch die Getterwirkung der Getterstelle er höht werden und die Spannungsfestigkeitscharakteristik des Gateoxidfilms kann verbessert werden, wenn der eingebettete Bereich unter Verwendung des Ionenimplantationsverfahrens ausgebildet wird.

Anstelle des Halbleitersubstrats 1A kann ein anderer Typ eines Halbleitersubstrats als das Halbleitersubstrat verwendet werden, welches der Getterbehandlung unterzogen wird. Dieses Substrat kann durch ein Ausbilden eines De fektbereichs auf der hinteren Oberfläche eines Halbleiter substrats durch eine mechanische Arbeit oder durch ein Do tieren einer vorbestimmten Menge von Sauerstoff in ein Halbleitersubstrat und ein darauffolgendes Unterziehen des Halbleitersubstrats einer vorbestimmten Thermobehandlung, um Sauerstoffabscheidungsdefekte an jeweiligen Abschnitten auszubilden, durchgeführt werden.

In dem Fall des ersteren Substrats wird jedoch der De fektbereich auf der hinteren Oberfläche während den sich wiederholenden Oxidations- und Ätzverfahren in dem Gesamt verfahren verringert oder geht verloren und somit wird der Gettereffekt abgeschwächt. In dem Fall des letzteren Substrats ändert sich die Defektmenge in Übereinstimmung mit dem Sauerstoffgehalt und dem Thermobehandlungszustand und somit ist es schwierig, die Defektmenge zu steuern. Im Hinblick auf diesen Punkt ist der Fall, in dem die polykri stalline Schicht 1a verwendet wird, wie es zuvor beschrie ben worden ist, in dem Punkt vorzüglicher als die anderen beiden Fälle, daß der Defektbereich der polykristallinen Schicht durch den Thermobehandlungszustand in dem Gesamt verfahren kaum beeinträchtigt wird, und somit können Get terstellen, die eine hohe Wiederholbarkeit aufweisen, aus gebildet werden.

Nachstehend erfolgt die Beschreibung eines vierten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 5A bis 5E zeigen Ansichten eines Herstel lungsverfahrens gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung. Das vierte Ausführungsbeispiel ist eine Abänderung des dritten Ausführungsbeispiels.

Zuerst wird ein Halbleitersubstrat 17, welches der Get terbehandlung zu unterziehen ist, wie es zuvor beschrieben worden ist, vorbereitet (Fig. 5A) und eine n^--Schicht 2, die einen hohen Widerstand aufweist, wird durch das Verfah ren einer Gasphasenepitaxie auf dem Halbleitersubstrat 17 ausgebildet (Fig. 5B). Nachfolgend wird ein Oxidfilm 3 in einer vorbestimmten Dicke auf der Oberfläche der n^--Schicht 2 ausgebildet und wird dann einer Musterungsbehandlung un terzogen, um in einem erwünschten Muster ausgebildet zu werden. Danach werden die Ionen durch das Ionenimplanta tionsverfahren unter Verwendung des gemusterten Oxidfilms 3 als eine Maske in die n^--Schicht 2 dotiert (Fig. 5C).

Ein Glas 18 wird einer Spinbeschichtungsbehandlung un terzogen, während der Oxidfilm 3 zurückbleibt (oder nachdem der Oxidfilm 3 entfernt worden ist), und dann einer vorbe stimmten Thermobehandlung unterzogen, um einen n⁺-Diffu sionsbereich 5 auszubilden (Fig. 5D). Danach werden der Oxidfilm 3 und das beschichtete Glas 18 entfernt und dann wird eine n^--Schicht 6 ausgebildet (Fig. 5E). Nachfolgend wird ähnlich dem ersten Ausführungsbeispiel ein Abschnitt einer MOS-Struktur auf der n^--Schicht 6 ausgebildet.

Das beschichtete Glas 18 dient als eine Kappe, mit wel cher es verhindert werden kann, daß implantierte Störstel len aufgrund der Thermobehandlung ausgestreut werden. Das heißt, um zu verhindern, daß die implantierten Störstellen aufgrund der Thermobehandlung während ihres Diffusionsver fahrens nach außen gestreut werden, muß die Diffusion unter einer Oxidationsatmosphäre durchgeführt werden. In diesem Fall wird die Oberfläche ähnlich dem ersten Ausführungsbei spiel uneben, und somit wird das beschichtete Glas 18, das als die Kappe dient, verwendet, um die Ausbildung der un ebenen Oberfläche aufgrund der Thermobehandlung zu verhin dern.

Nachstehend erfolgt die Beschreibung eines fünften be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 6A bis 6G zeigen Ansichten eines Herstel lungsverfahrens einer Halbleitervorrichtung gemäß dem fünf ten Ausführungsbeispiel der vorliegenden Erfindung.

Das fünfte Ausführungsbeispiel entspricht einer Abände rung des ersten Ausführungsbeispiels und dieses Ausfüh rungsbeispiel verwendet ein Halbleitersubstrat 1A, das eine polykristalline Schicht 1a verwendet, wie es in dem dritten Ausführungsbeispiel gezeigt ist. Die Schritte der Fig. 6A bis 6C sind zu denen der Fig. 4A bis 4C identisch und durch diese Schritte wird das Halbleitersubstrat 1A ausge bildet.

Danach werden in den Schritten der Fig. 6D bis 6G die n^--Schicht 2, der Diffusionsbereich 5 und die n^-- Schicht 6 ausgebildet und die unebene Oberfläche der n^-- Schicht 6 wird auf die gleiche Weise wie in den Schritten der Fig. 1C bis 1F abgeflacht. Nachfolgend wird ähnlich dem ersten Ausführungsbeispiel ein Abschnitt einer MOS- Struktur auf der abgeflachten Oberfläche der n^--Schicht 6 ausgebildet.

In diesem Fall wird die Getterwirkung weiter an die sich ergebende Vorrichtung angelegt, welche unter Verwen dung des Thermodiffusionsverfahrens mit dem eingebetteten Bereich ausgebildet ist, und somit kann die Gate-Source- Isolationsspannungsfestigkeitscharakteristik weiter verbes sert werden.

In dem zweiten Ausführungsbeispiel kann das Halbleiter substrat 1A verwendet werden, um die Getterwirkung auf zu weisen.

Desweiteren können anstelle des Halbleitersubstrats, das die polykristalline Schicht 1a aufweist, andere Halb leitersubstrate, welche der Getterbehandlung unterzogen werden, wie es zuvor beschrieben worden ist, als das Halb leitersubstrat verwendet werden.

Nachstehend erfolgt die Beschreibung eines sechsten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

In den vorhergehenden Ausführungsbeispielen wird die n^--Schicht 6 durch das Verfahren einer Gasphasenepitaxie ausgebildet; in diesem Ausführungsbeispiel wird jedoch die n^--Schicht 6 unter Verwendung eines Waferdirektverbindungs verfahrens angeordnet.

Das heißt, ein Diffusionsbereich 5 wird in einer n - Schicht 2 auf einem Substrat auf die gleiche Weise wie in den Ausführungsbeispielen, wie sie zuvor beschrieben worden sind, ausgebildet und die Oberfläche des Ergebnisses (die Oberflächen des Diffusionsbereichs 5 und der n^--Schicht 2) wird einer Spiegelpolierbehandlung ausgesetzt (Fig. 7A). Das spiegelpolierte Substrat und ein Halbleitersubstrat, das eine n^--Schicht 6 aufweist, werden unter Verwendung des Waferdirektverbindungsverfahrens miteinander verbunden (Fig. 7B). Danach wird ein Abschnitt einer MOS-Struktur auf der Oberfläche der n^--Schicht 6 auf die gleiche Weise wie in dem ersten Ausführungsbeispiel ausgebildet.

In diesem Ausführungsbeispiel wird die n^--Schicht 6 durch das Waferdirektverbindungsverfahren vorgesehen, so daß eine geringe Unebenheit auf der Oberfläche 7 der n^-- Schicht 6 auftritt, und somit wird verhindert, daß die Ga te-Source-Isolationsspannungsfestigkeitscharakteristik auf grund der Oberflächenunebenheit der n^--Schicht 6 ver schlechtert wird.

Nachstehend erfolgt die Beschreibung eines siebten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 8A bis 8F zeigen Ansichten eines Herstel lungsverfahrens einer Halbleitervorrichtung gemäß dem sieb ten Ausführungsbeispiel der vorliegenden Erfindung.

Die Schritte der Fig. 8A bis 8C sind zu denen der Fig. 1A bis 1C identisch. Das heißt, die n^--Schicht 2 wird auf der p⁺-Siliziumschicht 1 ausgebildet, der thermi sche Oxidfilm 3 wird auf der Oberfläche der n^--Schicht 2 ausgebildet und dann wird ein Diffusionsfenster ausgebil det. Nachfolgend wird ein PSG- bzw. Phosphorsilikatglasfilm 19, welcher aus einem Glas besteht, das Störstellen des n- Typs enthält (zum Beispiel Phosphor), durch ein CVD-Verfah ren auf seiner Oberfläche ausgebildet (Fig. 8D) und danach einer vorbestimmten Thermobehandlung unterzogen, so daß Phosphor, der in dem PSG-Film 19 enthalten ist, in die n^-- Schicht 2 diffundiert wird, wodurch der n⁺-Diffusionsbe reich 5 ausgebildet wird (Fig. 8E).

Danach werden der Oxidfilm 3 und der PSG-Film 19 durch eine Ätzflüssigkeit einer Flußsäuregruppe entfernt und die n^--Schicht 6 wird durch das Verfahren einer Gasphasenepita xie ausgebildet (Fig. 8F). Danach wird ein Abschnitt einer MOS-Struktur auf der Oberfläche 7 der n^--Schicht 6 auf die gleiche Weise wie in dem ersten Ausführungsbeispiel ausge bildet.

In dem siebten Ausführungsbeispiel wird der PSG-Film 19 durch das CVD-Verfahren ausgebildet und der n⁺-Diffusions bereich 5 wird durch die Thermobehandlung ausgebildet. Un ter Verwendung dieser Verfahren ist der Oxidfilm, der auf dem Diffusionsfenster ausgebildet wird, so ausgelegt, daß er sehr dünn ist, und somit kann die Unebenheit der Ober fläche 7 der n^--Schicht 6 stark verringert werden. Demgemäß tritt auch dann, wenn der Abschnitt einer MOS-Struktur auf der Oberfläche 7 ausgebildet wird, keine Verschlechterung der Gate-Source-Isolationsspannungsfestigkeitscharakteri stik auf.

In dem siebten Ausführungsbeispiel kann das Halbleiter substrat, welches der Getterbehandlung unterzogen wird, ähnlich dem dritten Ausführungsbeispiel verwendet werden und die n^--Schicht 6 kann unter Verwendung des Direktver bindungsverfahrens ähnlich dem sechsten Ausführungsbeispiel ausgebildet werden.

In den Ausführungsbeispielen, wie sie zuvor beschrieben worden sind, kann der n⁺-Diffusionsbereich 5 so ausgebildet werden, daß er in Kontakt mit den Grenzoberflächen der n^-- Schicht 2 und der n^--Schicht 6 kommt oder kann in der Nach barschaft der Grenzflächen eingebettet werden.

Desweiteren ist die vorliegende Erfindung nicht nur an dem IGBT des vertikalen Typs anwendbar, wie es in den vor hergehenden Ausführungsbeispielen beschrieben worden ist, sondern ebenso an einem MOSFET des vertikalen Typs.

In der vorhergehenden Beschreibung ist ein Isolier schicht-Feldeffekttransistor und ein Herstellungsverfahren dafür offenbart worden, bei denen ein Diffusionsbereich un ter einer Oxidationsatmosphäre durch eine Thermodiffusion in einem Halbleitersubstrat ausgebildet wird und eine Halb leiterschicht eines ersten Leitfähigkeitstyps nach der Aus bildung des Diffusionsbereichs durch eine Gasphasenepitaxie auf dem Halbleitersubstrat ausgebildet wird. Danach wird die Oberfläche der Halbleiterschicht abgeflacht und ein Gateisolationsfilm und eine Gateelektrode werden auf der abgeflachten Halbleiterschicht ausgebildet. Danach werden sowohl ein Senkenbereich als auch ein Sourcebereich in der Halbleiterschicht ausgebildet, um einen Isolierschicht- Feldeffekttransistor auszubilden. Da die Oberfläche der Halbleiterschicht, in welcher der Isolierschicht-Feldef fekttransistor ausgebildet ist, abgeflacht ist, kann selbst dann, wenn der eingebettete Bereich in dem Wafer ausgebil det ist, verhindert werden, daß die Gate-Source-Isolations spannungsfestigkeitscharakteristik verschlechtert wird.

Claims

1. Isolierschicht-Feldeffekttransistor, der aufweist:
eine erste Halbleiterschicht (1; 1A), die eine hohe Störstellenkonzentration aufweist;
eine zweite Halbleiterschicht (2, 6) eines ersten Leit fähigkeitstyps (n), die auf der ersten Halbleiter schicht (1; 1A) angeordnet ist und eine niedrige Stör stellenkonzentration aufweist;
einen Senkenbereich (8, 9) eines zweiten Leitfähig keitstyps (p), der teilweise an einer Oberfläche (7) der zweiten Halbleiterschicht (2, 6) ausgebildet ist;
einen Oberflächenhalbleiterbereich (10) des ersten Leitfähigkeitstyps (n), der teilweise in dem Senkenbe reich (8, 9) ausgebildet ist, bei dem ein Kanalbereich an einer Oberfläche des Senkenbereichs (8, 9) zwischen der zweiten Halbleiterschicht (2, 6) und dem Oberflä chenhalbleiterbereich (10) definiert ist;
eine Gateelektrode (12), die mindestens dem Kanalbe reich entsprechend auf der Oberfläche des Senkenbe reichs (8, 9) mit einem dazwischenliegenden Gateisola tionsfilm (11) angeordnet ist;
einen eingebetteten Halbleiterbereich (5), der an oder in der Nähe einer Schnittstelle zwischen der ersten (1, 1A) und der zweiten Halbleiterschicht (2, 6) angeordnet ist und eine hohe Störstellenkonzentration aufweist;
eine erste Elektrode (14), die mindestens den Oberflä chenhalbleiterbereich (10) kontaktiert; und
eine zweite Elektrode (15), die die erste Halbleiter schicht (1, 1A) kontaktiert,
bei dem der eingebettete Halbleiterbereich (5) eine Vertiefung in seinem Konzentrationsprofil an seiner oberen Seite aufweist und die Oberfläche (7) der zwei ten Halbleiterschicht (2, 6) eine abgeflachte Oberflä che aufweist.

2. Isolierschicht-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die abgeflachte Oberfläche (7) der zweiten Halbleiterschicht (2, 6) eine Uneben heit aufweist, deren Abmessung (l) so gesteuert wird, daß sie höchstens 8 nm beträgt.

3. Isolierschicht-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der eingebettete Halbleiterbereich (5) von dem ersten Leitfähigkeitstyp (n) ist.

4. Isolierschicht-Feldeffekttransistor nach einem der vor hergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Halbleiterschicht (1, 1A) von dem zweiten Leitfä higkeitstyp (p) ist.

5. Isolierschicht-Feldeffekttransistor nach einem der vor hergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Elektrode (14) eine Sourceelektrode ist und die zweite Elektrode (15) eine Drainelektrode ist.

6 Isolierschicht-Feldeffekttransistor nach einem der vor hergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Halbleiterschicht (1A) einen Bereich (1a) bein haltet, welcher als eine Getterstelle dient.

7. Isolierschicht-Feldeffekttransistor nach Anspruch 6, dadurch gekennzeichnet, daß die erste Halbleiterschicht (1A) eine monokristalline Halbleiterschicht (1, 1b) und eine polykristalline Halbleiterschicht (1a) beinhaltet, die den gleichen Leitfähigkeitstyp wie die monokri stalline Halbleiterschicht (1, 1b) aufweist, wobei die polykristalline Halbleiterschicht (1a) als der Bereich angeordnet ist, der als die Getterstelle dient.

8. Isolierschicht-Feldeffekttransistor nach einem der vor hergehenden Ansprüche, dadurch gekennzeichnet, daß sich der eingebettete Halbleiterbereich (5) unter der Posi tion der Gateelektrode (12) befindet.

9. Isolierschicht-Feldeffekttransistor, der aufweist:
eine erste Halbleiterschicht (1A; 17), die eine hohe Störstellenkonzentration aufweist und einen Bereich (1a) beinhaltet, welcher als eine Getterstelle dient;
eine zweite Halbleiterschicht (2, 6) eines ersten Leit fähigkeitstyps (n), die auf der ersten Halbleiter schicht (1A; 17) angeordnet ist und eine niedrige Stör stellenkonzentration aufweist;
einen Senkenbereich (8, 9) eines zweiten Leitfähig keitstyps (p), der teilweise an einer Oberfläche (7) der zweiten Halbleiterschicht (2, 6) ausgebildet ist;
einen Oberflächenhalbleiterbereich (10) des ersten Leitfähigkeitstyps (n), der teilweise in dem Senkenbe reich (8, 9) ausgebildet ist, bei dem ein Kanalbereich an einer Oberfläche des Senkenbereichs (8, 9) zwischen der zweiten Halbleiterschicht (2, 6) und dem Oberflä chenhalbleiterbereich (10) definiert ist;
eine Gateelektrode (12), die mindestens dem Kanalbe reich entsprechend auf der Oberfläche des Senkenbe reichs (8, 9) mit einem dazwischenliegenden Gateisola tionsfilm (11) angeordnet ist;
einen eingebetteten Halbleiterbereich (5), der aus dif fundierten Störstellenionen ausgebildet ist, die so im plantiert sind, daß sie an oder in der Nähe einer Schnittstelle zwischen der ersten (1A; 17) und der zweiten Halbleiterschicht (2, 6) mit einer hohen Stör stellenkonzentration angeordnet sind;
eine erste Elektrode (14), die mindestens den Oberflä chenhalbleiterbereich (10) kontaktiert; und
eine zweite Elektrode (15), die die erste Halbleiter schicht (1A; 17) kontaktiert.

10. Isolierschicht-Feldeffekttransistor nach Anspruch 9, dadurch gekennzeichnet, daß die erste Halbleiterschicht (1A; 17) eine monokristalline Halbleiterschicht (1, 1b) und eine polykristalline Halbleiterschicht (1a) bein haltet, die den gleichen Leitfähigkeitstyp wie die monokristalline Halbleiterschicht (1, 1b) aufweist, wo bei die polykristalline Halbleiterschicht (1a) als der Bereich angeordnet ist, der als die Getterstelle dient.

11. Isolierschicht-Feldeffekttransistor nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der eingebettete Halbleiterbereich (5) von dem ersten Leitfähigkeitstyp (n) ist.

12. Isolierschicht-Feldeffekttransistor nach einem der An sprüche 9 bis 11, dadurch gekennzeichnet, daß die erste Halbleiterschicht (1A; 17) von dem zweiten Leitfähig keitstyp (p) ist.

13. Isolierschicht-Feldeffekttransistor nach einem der An sprüche 9 bis 12, dadurch gekennzeichnet, daß die erste Elektrode (14) eine Sourceelektrode ist und die zweite Elektrode (15) eine Drainelektrode ist.

14. Herstellungsverfahren eines Isolierschicht-Feldeffekt transistors, das die folgenden Schritte aufweist:
Vorbereiten eines Halbleitersubstrats (1; 1A, 2);
Ausbilden eines Diffusionsbereichs (5) in dem Halblei tersubstrat (1; 1A, 2) unter einer Oxidationsatmosphäre durch ein Thermodiffusionsverfahren;
Ausbilden einer Halbleiterschicht (6) eines ersten Leitfähigkeitstyps (n) auf dem Halbleitersubstrat durch ein epitaxiales Aufwachsverfahren, nachdem der Diffu sionsbereich (5) ausgebildet worden ist, wodurch der Diffusionsbereich (5) ein eingebetteter Bereich wird;
Abflachen der Oberfläche (7) der Halbleiterschicht (6); und
Ausbilden einer Isolierschicht-Feldeffekttransistor struktur an der abgeflachten Oberfläche der Halbleiter schicht (6).

15. Herstellungsverfahren eines Isolierschicht-Feldeffekt transistors, das die folgenden Schritte aufweist:
Vorbereiten eines Halbleitersubstrats (1, 2);
Ausbilden eines Diffusionsbereichs (5) in dem Halblei tersubstrat (1, 2) unter einer Oxidationsatmosphäre durch ein Thermodiffusionsverfahren;
Abflachen einer Oberfläche des Halbleitersubstrats (2), nachdem der Diffusionsbereich (5) ausgebildet worden ist;
Ausbilden einer Halbleiterschicht (6) eines ersten Leitfähigkeitstyps (n) auf der abgeflachten Oberfläche des Halbleitersubstrats (2), wodurch der Diffusionsbe reich (5) ein eingebetteter Bereich wird; und
Ausbilden einer Isolierschicht-Feldeffekttransistor struktur an einer Oberfläche der Halbleiterschicht (6).

16. Herstellungsverfahren eines Isolierschicht-Feldeffekt transistors, das die folgenden Schritte aufweist:
Vorbereiten eines Halbleitersubstrats (1, 2);
Ausbilden eines Phosphorsilikatglasfilms (19) auf dem Halbleitersubstrat (1, 2) durch ein chemisches Gaspha senabscheidungsverfahren und Durchführen einer Ther mobehandlung, um einen Phosphordiffusionsbereich (5) in dem Halbleitersubstrat (1, 2) auszubilden;
Ausbilden einer Halbleiterschicht (6) eines ersten Leitfähigkeitstyps (n) auf dem Halbleitersubstrat (1, 2), nachdem der Phosphordiffusionsbereich (5) ausgebil det worden ist; und
Ausbilden einer Isolierschicht-Feldeffekttransistor struktur an einer Oberfläche des Halbleiterschicht (6).

17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, daß der Schritt eines Vorbereitens des Halbleitersubstrats (1; 1A, 2) ein Vorbereiten eines Halbleitersubstrats (1A) beinhaltet, das einer Getter behandlung unterzogen wird.

18. Herstellungsverfahren eines Isolierschicht-Feldeffekt transistors, das die folgenden Schritte aufweist:
Vorbereiten eines Halbleitersubstrats (1A; 17), welches einer Getterbehandlung unterzogen wird;
Dotieren von Störstellen in das Halbleitersubstrat (1A; 17) durch ein Ionenimplantationsverfahren und Diffun dieren der implantierten Störstellen durch eine Ther mobehandlung, um einen Diffusionsbereich (5) auszubil den;
Ausbilden einer Halbleiterschicht (6) eines ersten Leitfähigkeitstyps (n) auf dem Halbleitersubstrat (1A; 17), nachdem der Diffusionsbereich (5) ausgebildet wor den ist; und
Ausbilden einer Isolierschicht-Feldeffekttransistor struktur an einer Oberfläche der Halbleiterschicht (6).

19. Verfahren nach Anspruch 17 oder 18, dadurch gekenn zeichnet, daß der Schritt eines Vorbereitens des Halb leitersubstrats (1; 1A; 17, 2) ein Ausbilden einer po lykristallinen Halbleiterschicht (1a) auf einem mono kristallinen Halbleitersubstrat (1) und ein Schichten eines weiteren monokristallinen Halbleitersubstrats (1b) auf die polykristalline Schicht (1a) beinhaltet, wodurch die polykristalline Halbleiterschicht (1a) als eine Getterstelle verwendet wird.

20. Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, daß der Schritt eines Ausbildens der Isolierschicht-Feldeffekttransistorstruktur beinhaltet:

Ausbilden eines Gateisolationsfilms (11) und einer Ga teelektrode (12) auf der Oberfläche (7) der Halbleiter schicht (6);
Ausbilden eines Senkenbereichs (8, 9) eines zweiten Leitfähigkeitstyps (p) und eines Sourcebereichs (10) des ersten Leitfähigkeitstyps (n) an der Oberfläche (7) der Halbleiterschicht (6);
Ausbilden einer Sourceelektrode (14), die mindestens den Sourcebereich kontaktiert; und
Ausbilden einer Drainelektrode (15) auf einer hinteren Oberfläche des Halbleitersubstrats (1).