DE10052133A1

DE10052133A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung

Info

Publication number: DE10052133A1
Application number: DE10052133A
Authority: DE
Inventors: Kimitoshi Sato; Fumitoshi Yamamoto; Hiroshi Onoda; Yasunori Yamashita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-03-27
Filing date: 2000-10-20
Publication date: 2001-10-18
Also published as: KR100388410B1; JP2001274257A; US6693344B1; KR20010090700A

Abstract

Eine Basis (3) eines npn-Bipolartransistors mit niedriger Durchbruchsspannung besitzt die p·+·-Diffusionsschichten (1, 2a, 2b). Auf der zwischen der p·+·-Diffusionsschicht (2b) und einem Emitter (4) liegenden p·+·-Diffusionsschicht (2a) ist eine Feldisolierschicht (12) ausgebildet, wobei die p·+·-Diffusionsschicht (1) die Oberfläche des Emitters (4) umgibt und direkt unter dem Emitter (4) ein Fensterteil (1a) besitzt. Somit werden eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung geschaffen, bei denen die Streuung eines Stromverstärkungsfaktors h¶FE¶ in einer Wafer-Ebene des Transistors mit niedriger Durchbruchsspannung unterdrückt wird, während eine Herstellung des Transistors mit niedriger Durchbruchsspannung und eines Transistors mit hoher Durchbruchsspannung durch einfache Schritte erhalten wird.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren zu deren Herstellung und insbesondere eine Halbleitervorrichtung mit Transistoren mit niedrigen und ho hen Durchbruchsspannungen und ein Verfahren zu deren Herstel lung.

Als Beispiel einer Halbleitervorrichtung wird eine zum An steuern/Steuern eines Motors oder eines Auto-Airbags verwen dete Halbleitervorrichtung mit Transistoren beschrieben. In derartigen Halbleitervorrichtungen werden Bipolartransistoren mit niedriger und hoher Durchbruchspannung sowie ein CMOS- Transistor (Komplementär-Metalloxid-Halbleiter-Transistor) auf dem gleichen Halbleitersubstrat ausgebildet.

Es werden nun die Bipolartransistoren mit niedriger und hoher Durchbruchsspannung mit Bezug auf die Struktur der Halblei tervorrichtung sowie die Bipolartransistoren mit niedriger und hoher Durchbruchsspannung und der CMOS-Transistor mit Bezug auf ein Verfahren zur Herstellung der Halbleitervor richtung beschrieben.

Fig. 25 ist eine schematische Schnittansicht der Struktur einer Halbleitervorrichtung. Wie in Fig. 25 gezeigt ist, wer den auf den elektrisch durch die p⁺-Diffusionsschichten 110 und 111 von den restlichen Elementen isolierten Gebieten ei nes p-Siliciumsubstrats 109 die npn-Bipolartransistoren so wohl mit niedriger als auch mit hoher Durchbruchsspannung ausgebildet. Jeder der npn-Bipolartransistoren mit niedriger und hoher Durchbruchsspannung besitzt einen Kollektor 108, eine Basis 103a oder 103b und einen Emitter 104.

In dem npn-Bipolartransistor mit niedriger Durchbruchsspan nung besitzt der Kollektor 108 eine auf dem p-Siliciumsub strat 109 ausgebildete n⁺-Diffusionsschicht 105, eine auf den p-Siliciumsubstrat 109 ausgebildete n^--Epitaxieschicht 106 sowie eine n^--Diffusionsschicht 107a und eine n⁺-Diffusions schicht 107b, die auf der Oberfläche der n^--Epitaxieschicht 106 ausgebildet sind. Die Basis 103a besitzt eine auf der Oberfläche der n^--Epitaxieschicht 106 ausgebildet p-Diffusi onsschicht 130 sowie eine auf der Oberfläche der p-Diffusi onsschicht 130 ausgebildete p⁺-Diffusionsschicht 102b. Der Emitter 104 besitzt eine n^--Diffusionsschicht 104a und eine n⁺-Diffusionsschicht 104b, die auf der Oberfläche der p-Dif fusionsschicht 130 ausgebildet sind.

Um die Basis 103a, den Emitter 104 und den Kollektor 108 elektrisch voneinander zu isolieren, sind selektiv die Feld oxidfilme 112 ausgebildet. In einem zwischen der p⁺-Diffusi onsschicht 102b und dem Emitter 104 gehaltenen Gebiet des npn-Bipolartransistors mit niedriger Durchbruchsspannung wird jedoch auf der Oberfläche der p-Diffusionsschicht 130 kein Feldoxidfilm 112 ausgebildet.

In dem npn-Bipolartransistor mit hoher Durchbruchsspannung besitzt die Basis 103b eine auf der Oberfläche der n^--Epita xieschicht 106 in einer größeren Diffusionstiefe als die p- Diffusionsschicht 130 ausgebildete p⁺-Diffusionsschicht 102a, eine auf der Oberfläche der p⁺-Diffusionsschicht 102a ausge bildete p⁺-Diffusionsschicht 102b und eine p⁺-Diffusions schicht 101, die die unteren Abschnitte des Emitters 104 und der p⁺-Diffusionsschicht 102b umgibt.

Auf den zwischen der p⁺-Diffusionsschicht 102b und dem Emit ter 104 gehaltenen p⁺-Diffusionsschichten 101 und 102a sind die Feldoxidfilme 112 ausgebildet.

Die restliche Struktur des npn-Bipolartransistors mit hoher Durchbruchsspannung ist im wesentlichen gleich der des npn- Bipolartransistors mit niedriger Durchbruchsspannung, wobei somit Komponenten des npn-Bipolartransistors mit hoher Durch bruchsspannung, die völlig gleich zu jenen des npn-Bipolar transistors mit niedriger Durchbruchsspannung sind, mit den gleichen Bezugszeichen bezeichnet sind, um keine redundante Beschreibung zu wiederholen.

Um die npn-Bipolartransistoren mit niedriger und hoher Durch bruchsspannung abzudecken, ist eine Isolationszwischenschicht 113 ausgebildet, wobei Elektroden 114 ausgebildet sind, die elektrisch mit den Kollektoren 108, den Basen 103a und 103b bzw. den Emittern 104 verbunden sind.

Es wird nun ein Verfahren zur Herstellung der Halbleitervor richtung beschrieben.

Die Fig. 26 bis 30 sind schematische Schnittansichten, die aufeinanderfolgende Schritte in dem Verfahren zur Herstellung der erwähnten Halbleitervorrichtung zeigen. Wie in Fig. 26 gezeigt ist, wird auf dem p-Siliciumsubstrat 109 über den n⁺- Diffusionsschichten 105 und den p⁺-Diffusionsschichten 110 die n^--Epitaxieschicht 106 ausgebildet.

Wie in Fig. 27 gezeigt ist, wird auf einem CMOS-Transistorge biet eine n^--Diffusionsschicht 122 ausgebildet, worauf das Ausbilden der p⁺-Diffusionsschicht 102a und der p^--Diffusions schicht 111 zur Isolation der Elemente folgt.

Anschließend werden durch ein allgemeines LOCOS-Verfahren (Verfahren zur lokalen Oxidation des Siliciums) auf der Ober fläche des Substrats 109 selektiv die Feldoxidfilme 112 aus gebildet. Anschließend werden selektiv Bor-Ionen implantiert, wobei somit in den p⁺-Diffusionsschichten 102a und 111 die p⁺- Diffusionsschichten 101 ausgebildet werden.

Auf den Abschnitten der Oberfläche des Substrats 109, die ohne die Feldoxidfilme 112 ausgebildet sind, werden die Oxid filme 121 ausgebildet.

Wie in Fig. 28 gezeigt ist, werden auf dem CMOS-Transistorge biet die aus Filmen 123 aus polykristallinem Silicium, das mit Störstellen dotiert ist (und im folgenden als dotiertes Polysilicium bezeichnet wird), bestehenden Gate-Elektroden und die Wolframsilicidfilme 124 ausgebildet. Anschließend wird auf dem Gebiet des npn-Bipolartransistors mit niedriger Durchbruchsspannung die p-Diffusionsschicht 130 ausgebildet. Ferner werden auf den jeweiligen Transistorgebieten die n^-- Diffusionsschichten 104a und 107a und die n^--Diffusions schichten 125a ausgebildet.

Wie in Fig. 29 gezeigt ist, wird ein (nicht gezeigter) Sili ciumoxidfilm zum Abdecken der gesamten Oberfläche ausgebil det, wobei die gesamte Oberfläche dieses Siliciumoxidfilms anschließend anisotrop geätzt wird, um die Seitenwand-Iso lierschichten 126 auszubilden, die die Seitenflächen der Gate-Elektroden 123 und 124 abdecken. Die dünnen Silicium oxidfilme 121 werden durch das anisotrope Ätzen von den ohne Feldoxidfilme 112 ausgebildeten Abschnitten entfernt, um die Seitenwand-Isolierschichten 126 auszubilden und die Oberflä che des Substrats 109 teilweise freizulegen.

In diesem Zustand werden auf den jeweiligen Transistorgebie ten die n⁺-Diffusionsschichten 104b und 107b und die n⁺-Diffu sionsschichten 125b ausgebildet. Um diese n⁺-Diffusions schichten 104b, 107b und 125b auszubilden, wird in vorge schriebene Gebiete des Halbleitersubstrats 109 Arsen implan tiert, während anschließend eine Wärmebehandlung bei einer Temperatur von 900°C ausgeführt wird. Anschließend werden auf den npn-Bipolartransistorgebieten mit niedriger und hoher Durchbruchsspannung die p⁺-Diffusionsschichten 102b ausgebil det, während auf dem CMOS-Transistorgebiet die p⁺-Diffusions schichten 127 zum Definieren der Source/Drain-Gebiete ausge bildet werden.

Wie in Fig. 30 gezeigt ist, werden zum Abdecken der gesamten Oberfläche die Isolationszwischenschicht 113 und anschließend die Elektroden 114 in Kontakt mit den jeweiligen Diffusions schichten ausgebildet.

In der obengenannten Halbleitervorrichtung streut der Strom verstärkungsfaktor h_FE des npn-Bipolartransistors mit niedri ger Durchbruchsspannung in der Wafer-Ebene erheblich, während die Herstellungsschritte kompliziert sind, was von Nachteil ist. Diese Probleme werden nun beschrieben.

Die Erfinder haben die Abhängigkeit des Kollektorstroms I_C vom Stromverstärkungsfaktor h_FE bezüglich dieses npn-Bipolar transistors mit niedriger Durchbruchsspannung ausgewertet. Demzufolge wurde bewiesen, daß der Stromverstärkungsfaktor h_FE in der Wafer-Ebene bemerkenswert streut. Die Fig. 31B bis 31F zeigen die Ergebnisse.

Die Fig. 31B bis 31F sind Graphen, die die an fünf jeweils in Fig. 31A gezeigten Meßpunkten 1 bis 5 in der Wafer-Ebene aus gewerteten Ergebnisse zeigen. Selbstverständlich zeigen diese Graphen, daß die Werte des Stromverstärkungsfaktors h_FE für einen spezifischen Kollektorstrom I_C in der Wafer-Ebene schwanken und streuen.

Der Stromverstärkungsfaktor h_FE ist als das Verhältnis (I_C/I_B) des Kollektorstroms I_C zu einem Basisstrom I_B definiert. Um die Ursache für diese Streuung des Stromverstärkungsfaktors h_FE zu untersuchen, wird die Abhängigkeit der Basis-Emitter- Spannung V_EB vom Kollektor-Strom I_C bzw. die Abhängigkeit der Basis-Emitter-Spannung V_EB vom Basis-Strom I_B ausgewertet.

In Fig. 32, die Teilergebnisse der Auswertung zeigt, sind die Ergebnisse an den Meßpunkten 3 und 5, die unter den fünf Meß punkten 1 bis 5 in der Wafer-Ebene die größten Änderungen zeigen, im gleichen Graphen dargestellt. Wie in Fig. 32 ge zeigt ist, sind die Kurve in bezug auf die Abhängigkeit der Basis-Emitter-Spannung V_EB vom Kollektorstrom I_C im wesentli chen konsistent miteinander. Somit ist denkbar, daß die Streuung des Kollektor-Stroms I_C in der Wafer-Ebene äußerst niedrig ist.

Unter Hinweis darauf, daß die Kurven die Abhängigkeit der Basis-Emitter-Spannung V_EB vom Basis-Strom I_B zeigen, ist je doch selbstverständlich, daß die Kurven an den Meßpunkten 5 und 3 inkonsistent zueinander sind. Mit anderen Worten, der Basis-Strom I_B streut selbstverständlich in der Wafer-Ebene. Somit ist denkbar, daß die Streuung des Stromverstärkungsfak tors h_FE von dieser Streuung des Basisstroms I_B herrührt.

Fig. 33 zeigt die jeweiligen Komponenten, die in dem npn-Bi polartransistor mit niedriger Durchbruchsspannung fließen. Wie in Fig. 33 gezeigt ist, umfassen die Stromkomponenten in dem Bipolartransistor allgemein eine Elektroneninjektionskom ponente I_diff,B (Komponente 1) in eine Basis, eine Lochinjek tionskomponente I_diff,E (Komponente 2) in einen Emitter, eine Rekombinationskomponente I_rec (Komponente 3) in einer Emitter- Verarmungsschicht, eine Rekombinationskomponente α_T (Kompo nente 4) in der Basis und eine Rekombinationskomponente I_sur (Komponente 5) an der Oberfläche der Basis.

Die Stärke des Basis-Stroms I_B entspricht unter diesen Kompo nenten der Summe der Komponenten 2, 3, 4 und 5. Diese Kompo nenten werden näherungsweise wie folgt ausgedrückt:

wobei D_pE die Lochdiffusionskonstante in dem Emitter, N_DE die Störstellenkonzentration in dem Emitter, N_AB die Störstellen konzentration in der Basis, S_n die Oberflächenrekombinations geschwindigkeit der Elektronen, A_S die effektive Rekombinati onsfläche, L_nB die Elektronendiffusionslänge in der Basis, W_E die Emitter-Breite, W_B die Basis-Breite, W_EB die Breite der Verarmungsschicht zwischen dem Emitter und der Basis, τ₀ die effektive Lebensdauer in einer Verarmungsschicht mit Sperr- Vorspannung, k die Boltzmann-Konstante, n_i die Elektronen dichte in einem intrinsischen Halbleiter, T die absolute Tem peratur und q die Ladungsmenge der Elektronen darstellt.

Die Rekombinationskomponente (Komponente 4) in der Basis, die durch die Rekombination verringert wird, während Minoritäts träger durch die Basis geleitet werden, drückt quantitativ den Anteil der Minoritätsträger, die die Basis und eine Kol lektor-Verarmungsschicht erreichen, unter den in eine Basis injizierten Minoritätsträgern aus und kann in dem Übertra gungsfaktor α_T ausgedrückt werden.

Aus den obigen Ausdrücken (1) bis (4) ist selbstverständlich, daß die Störstellenkonzentration N_DE in dem Emitter und die Störstellenkonzentration N_AB in der Basis in bezug auf die Streuung des Basis-Stroms I_B Anlaß zu Besorgnis geben.

In dem erwähnten Herstellungsverfahren wird die Wärmebehand lung in dem in Fig. 29 gezeigten Schritt in einer Stickstoff atmosphäre ausgeführt, während die Oberfläche der p-Diffusi onsschicht 130, die die Basis des npn-Bipolartransistors mit niedriger Durchbruchsspannung definiert, freiliegt. In dieser Zeit verdampft (diffundiert) Bor aus der Oberfläche der p- Diffusionsschicht 130. Somit ist denkbar, daß die Halbleiter vorrichtung eine Struktur besitzt, die ein leichtes Verdamp fen des Bors in den Herstellungsschritten mit verschiedenen Mengen in der Wafer-Ebene ermöglicht, wobei somit der Basis- Strom I_B in der Wafer-Ebene streut, was zu einer bemerkens werten Streuung des Stromverstärkungsfaktors h_FE in der Wafer- Ebene führt.

Wie in Fig. 25 gezeigt ist, sind die Diffusionstiefen der p- Diffusionsschicht 130 und der p⁺-Diffusionsschicht 102a in der Halbleitervorrichtung voneinander verschieden. Somit müs sen die p-Diffusionsschicht 130 und die p⁺-Diffusionsschicht 102a in verschiedenen Schritten (Fig. 27 und 28) ausgebildet werden, was zu komplizierten Herstellungsschritten führt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei tervorrichtung, bei der die Streuung eines Stromverstärkungs faktors h_FE in einer Wafer-Ebene unterdrückt ist, und ein Ver fahren zu deren Herstellung zu schaffen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine auf der Hauptoberfläche eines Halbleitersubstrats ausgebildete Halb leitervorrichtung mit Transistoren mit niedriger und hoher Durchbruchsspannung nach Anspruch 1 und durch ein Verfahren zu deren Herstellung nach Anspruch 7. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem Merkmal der Erfindung werden ein Transistor mit niedriger Durchbruchsspannung und ein Transistor mit hoher Durchbruchsspannung in einfachen Schritten hergestellt.

Eine Halbleitervorrichtung gemäß der Erfindung besitzt auf einer Hauptoberfläche eines Halbleitersubstrats ausgebildete Transistoren mit niedriger und hoher Durchbruchsspannung, wobei der Transistor mit niedriger Durchbruchsspannung eine Feldisolierschicht, ein erstes Basis-Störstellengebiet eines ersten Leitungstyps, ein erstes Emitter-Störstellengebiet eines zweiten Leitungstyps und ein zweites Basis-Störstellen gebiet eines ersten Leitungstyps enthält. Die Feldisolier schicht ist auf der Hauptoberfläche des Halbleitersubstrats ausgebildet. Das erste Basis-Störstellengebiet ist in einer ersten Stelle der Hauptoberfläche von ersten und zweiten Stellen der Hauptoberfläche, die dazwischen wenigstens einen Teil der Feldisolierschicht halten, ausgebildet. Das erste Emitter-Störstellengebiet ist an der zweiten Stelle der Hauptoberfläche von ersten und zweiten Stellen der Hauptober fläche, die dazwischen wenigstens den Teil der Feldisolier schicht halten, ausgebildet. Das zweite Basis-Störstellenge biet liegt zwischen dem ersten Basis-Störstellengebiet und dem ersten Emitter-Störstellengebiet und direkt unter der Feldisolierschicht.

In der Halbleitervorrichtung gemäß der Erfindung liegt die Feldisolierschicht direkt auf dem zweiten Basis-Störstellen gebiet, das zwischen dem ersten Basis-Störstellengebiet und dem ersten Emitter-Störstellengebiet liegt. Somit wird ver hindert, daß Störstellen wie etwa Bor aus diesem Abschnitt verdampfen. Somit kann die Menge verdampfender Störstellen verringert werden, um die Zunahme der Streuung des Stromver stärkungsfaktors h_FE in einer Wafer-Ebene zu unterdrücken.

In der obengenannten Halbleitervorrichtung besitzt der Tran sistor mit niedriger Durchbruchsspannung vorzugsweise eine Durchbruchsspannung von weniger als 30 V, während der Transi stor mit hoher Durchbruchsspannung vorzugsweise eine Durch bruchsspannung von wenigstens 30 V besitzt.

Somit kann die Zunahme der Streuung des Stromverstärkungsfak tors h_FE in der Wafer-Ebene in dem Transistor mit einer nied rigen Durchbruchsspannung von weniger als 30 V unterdrückt werden.

Vorzugsweise enthält der Transistor mit niedriger Durch bruchsspannung in der obengenannten Halbleitervorrichtung ein drittes Basis-Störstellengebiet eines ersten Leitungstyps. Das zweite Basis-Störstellengebiet ist in der Hauptoberfläche ausgebildet, so daß es das erste Basis-Störstellengebiet und das erste Emitter-Störstellengebiet umgibt, wobei es eine niedrigere Störstellenkonzentration als das erste Basis-Stör stellengebiet besitzt. Das dritte Basis-Störstellengebiet umgibt das erste Emitter-Störstellengebiet in der Hauptober fläche in dem zweiten Basis-Störstellengebiet, wobei es eine Öffnung in wenigstens einem direkt unter dem ersten Emitter- Störstellengebiet liegenden Teilgebiet und eine höhere Stör stellenkonzentration als das zweite Basis-Störstellengebiet besitzt.

Somit umgibt das dritte Basis-Störstellengebiet das erste Emitter-Störstellengebiet auf der Hauptoberfläche, wobei die aus der Verringerung der Oberflächenkonzentration des zweiten Basis-Störstellengebiets herrührende Verringerung der Emit ter-Kollektor-Durchbruchsspannung verhindert werden kann. Mit anderen Worten, die Verringerung der Durchbruchsspannung kann dadurch verhindert werden, daß das dritte Basis-Störstellen gebiet mit einer höheren Störstellenkonzentration als das zweite Basis-Störstellengebiet versehen und die Oberflächen konzentration des zweiten Basis-Störstellengebiets erhöht wird.

Ferner kann die Feldisolierschicht die Verdampfung von p- Störstellen wie etwa Bor in dem auf der Hauptoberfläche zwi schen dem ersten Basis-Störstellengebiet und dem ersten Emit ter-Störstellengebiet liegenden zweiten Basis-Störstellenge biet hemmen.

In der obengenannten Halbleitervorrichtung enthält der Tran sistor mit hoher Durchbruchsspannung vorzugsweise ein viertes Basis-Störstellengebiet eines ersten Leitungstyps, ein zwei tes Emitter-Störstellengebiet eines zweiten Leitungstyps, ein fünftes Basis-Störstellengebiet eines ersten Leitungstyps und ein sechstes Basis-Störstellengebiet eines ersten Leitungs typs. Das vierte Basis-Störstellengebiet ist in der Haupt oberfläche des Halbleitersubstrats ausgebildet. Das zweite Emitter-Störstellengebiet ist in der Hauptoberfläche in einem Abstand von dem vierten Basis-Störstellengebiet ausgebildet. Das fünfte Basis-Störstellengebiet ist in der Hauptoberfläche ausgebildet, so daß es das vierte Basis-Störstellengebiet und das zweite Emitter-Störstellengebiet umgibt, wobei seine Dif fusionstiefe im wesentlichen gleich der des zweiten Basis- Störstellengebiets ist, und wobei es eine niedrigere Stör stellenkonzentration als das vierte Basis-Störstellengebiet besitzt. Das sechste Basis-Störstellengebiet umgibt den Um fang des zweiten Emitter-Störstellengebiets und besitzt eine höhere Störstellenkonzentration als das fünfte Basis-Stör stellengebiet.

Somit können das fünfte Basis-Störstellengebiet und das sech ste Basis-Störstellengebiet dadurch, daß das fünfte Basis- Störstellengebiet des Transistors mit hoher Durchbruchsspan nung in einer Diffusionstiefe, die im wesentlichen gleich der des zweiten Basis-Störstellengebiets des Transistors mit niedriger Durchbruchsspannung ist, eingestellt wird, im glei chen Schritt ausgebildet werden. Somit können die Herstel lungsschritte vereinfacht werden.

Vorzugsweise enthält der Transistor mit niedriger Durch bruchsspannung in der obengenannten Halbleitervorrichtung ein Kollektor-Störstellengebiet eines zweiten Leitungstyps. Das zweite Basis-Störstellengebiet umgibt den Gesamtabschnitt des unter der Hauptoberfläche liegenden ersten Emitter-Störstel lengebiets und ist elektrisch mit dem ersten Basis-Störstel lengebiet verbunden. Das Kollektor-Störstellengebiet steht in Kontakt mit dem zweiten Basis-Störstellengebiet. Der Übergang zwischen dem zweiten Basis-Störstellengebiet und dem Kollek tor-Störstellengebiet besitzt ein unregelmäßiges Teil, das eine durch die erste Stelle der Hauptoberfläche, die zweite Stelle der Hauptoberfläche und die obere Oberfläche wenig stens des Teils der Feldisolierschicht ausgebildete unregel mäßige Form widerspiegelt.

Somit kann die Feldisolierschicht die Verdampfung von p-Stör stellen wie etwa Bor in dem auf der Hauptoberfläche zwischen dem ersten Basis-Störstellengebiet und dem ersten Emitter- Störstellengebiet liegenden zweiten Basis-Störstellengebiet unterdrücken.

In der obengenannten Halbleitervorrichtung enthält der Tran sistor mit hoher Durchbruchsspannung vorzugsweise ein drittes Basis-Störstellengebiet eines ersten Leitungstyps, ein zwei tes Emitter-Störstellengebiet eines zweiten Leitungstyps, ein viertes Basis-Störstellengebiet eines ersten Leitungstyps und ein fünftes Basis-Störstellengebiet eines ersten Leitungs typs. Das dritte Basis-Störstellengebiet ist in der Haupt oberfläche des Halbleitersubstrats ausgebildet. Das zweite Emitter-Störstellengebiet ist in der Hauptoberfläche in einem Abstand von dem dritten Basis-Störstellengebiet ausgebildet. Das vierte Basis-Störstellengebiet ist in der Hauptoberfläche des Halbleitersubstrats in der Weise ausgebildet, daß es das dritte Basis-Störstellengebiet und das zweite Emitter-Stör stellengebiet umgibt, wobei es eine niedrigere Störstellen konzentration als das dritte Basis-Störstellengebiet besitzt. Das fünfte Basis-Störstellengebiet umgibt den Umfang des zweiten Emitter-Störstellengebiets und besitzt eine höhere Störstellenkonzentration als das vierte Basis-Störstellenge biet.

Somit besitzt der Transistor mit niedriger Durchbruchsspan nung keine Schicht, die dem vierten Basis-Störstellengebiet des Transistors mit hoher Durchbruchsspannung entspricht, wobei somit das vierte Basis-Störstellengebiet und ein Gebiet des Transistors mit niedriger Durchbruchsspannung, das ihr entspricht, nicht in verschiedenen Schritten ausgebildet zu werden brauchen. Somit können die Herstellungsschritte ver einfacht werden.

In einem Verfahren gemäß der Erfindung wird eine Halbleiter vorrichtung mit Transistoren mit niedriger und hoher Durch bruchsspannung geschaffen, die auf einer Hauptoberfläche ei nes Halbleitersubstrats ausgebildet sind, wobei ein Schritt des Ausbildens des Transistors mit niedriger Durchbruchsspan nung die folgenden Schritte umfaßt:
Zunächst wird auf der Hauptoberfläche selektiv eine Feldiso lierschicht ausgebildet. An einer ersten Stelle der Haupt oberfläche von ersten und zweiten Stellen der Hauptoberflä che, die dazwischen wenigstens einen Teil der Feldisolier schicht halten, wird ein erstes Basis-Störstellengebiet eines ersten Leitungstyps ausgebildet, während an der zweiten Stelle der Hauptoberfläche ein erstes Emitter-Störstellenge biet eines zweiten Leitungstyps ausgebildet wird. Entweder vor oder nach Ausbilden der Feldisolierschicht wird ein we nigstens direkt unter der Feldisolierschicht liegendes zwei tes Basis-Störstellengebiet eines ersten Leitungstyps ausge bildet.

In dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung liegt die Feldisolierschicht direkt auf dem zwischen dem ersten Basis-Störstellengebiet und dem er sten Emitter-Störstellengebiet gehaltenen zweiten Basis-Stör stellengebiet. Somit wird verhindert, daß Störstellen wie etwa Bor aus diesem Abschnitt verdampfen. Somit kann die Menge verdampfender Störstellen verringert werden, um die Zunahme der Streuung des Stromverstärkungsfaktors h_FE in der Wafer-Ebene zu unterdrücken.

In dem obengenannten Verfahren zur Herstellung einer Halblei tervorrichtung besitzt der Transistor mit niedriger Durch bruchsspannung vorzugsweise wenigstens eine Durchbruchsspan nung von weniger als 30 V, während der Transistor mit hoher Durchbruchsspannung vorzugsweise eine Durchbruchsspannung von wenigstens 30 V besitzt.

In dem obengenannten Verfahren zur Herstellung einer Halblei tervorrichtung wird das zweite Basis-Störstellengebiet vor zugsweise vor Ausbilden der Feldisolierschicht auf der Haupt oberfläche ausgebildet. Das erste Basis-Störstellengebiet, das erste Emitter-Störstellengebiet und wenigstens der Teil der Feldisolierschicht werden auf der Hauptoberfläche in dem zweiten Basis-Störstellengebiet ausgebildet.

In dem obengenannten Verfahren zur Herstellung einer Halblei tervorrichtung umfaßt der Schritt des Ausbildens des Transi stors mit niedriger Durchbruchsspannung vorzugsweise einen Schritt des Ausbildens eines dritten Basis-Störstellengebiets eines ersten Leitungstyps mit einer höheren Störstellenkon zentration als das zweite Basis-Störstellengebiet, so daß es ein bei dem ersten Emitter-Störstellengebiet auf der Haupt oberfläche in dem zweiten Basis-Störstellengebiet ausgebilde tes Gebiet umfaßt und nach Ausbilden der Feldisolierschicht eine Öffnung wenigstens in einem direkt unter dem ersten Emitter-Störstellengebiet liegenden Teilgebiet umfaßt.

Somit umfaßt auf der Hauptoberfläche das dritte Basis-Stör stellengebiet das erste Emitter-Störstellengebiet, wobei die von der Verringerung der Oberflächenkonzentration des zweiten Basis-Störstellengebiets herrührende Verringerung der Emit ter-Kollektor-Durchbruchsspannung verhindert werden kann. Mit anderen Worten, die Verringerung der Durchbruchsspannung kann dadurch verhindert werden, daß das dritte Basis-Störstellen gebiet mit einer höheren Störstellenkonzentration als das zweite Basis-Störstellengebiet geschaffen wird, während die Oberflächenkonzentration des zweiten Basis-Störstellengebiets erhöht wird.

In dem obengenannten Verfahren zur Herstellung einer Halblei tervorrichtung umfaßt der Schritt zum Ausbilden des Transi stors mit der hohen Durchbruchsspannung vorzugsweise die Schritte des Ausbildens eines vierten Basis-Störstellenge biets eines ersten Leitungstyps in der Hauptoberfläche im gleichen Schritt wie das erste Basis-Störstellengebiet, das Ausbilden eines zweiten Emitter-Störstellengebiets eines zweiten Leitungstyps in der Hauptoberfläche in einem Abstand von dem vierten Basis-Störstellengebiet im gleichen Schritt wie das erste Emitter-Störstellengebiet, das Ausbilden eines fünften Basis-Störstellengebiets eines ersten Leitungstyps in der Hauptoberfläche, das das vierte Basis-Störstellengebiet und das zweite Emitter-Störstellengebiet umgibt, im gleichen Schritt wie das zweite Basis-Störstellengebiet und das Aus bilden eines sechsten Basis-Störstellengebiets eines ersten Leitungstyps, das das zweite Emitter-Störstellengebiet um gibt, im gleichen Schritt wie das dritte Basis-Störstellenge biet.

Somit wird das fünfte Basis-Störstellengebiet des Transistors mit hoher Durchbruchsspannung im gleichen Schritt wie das zweite Basis-Störstellengebiet des Transistors mit niedriger Durchbruchsspannung ausgebildet, wodurch die Herstellungs schritte vereinfacht werden können.

In dem obengenannten Verfahren zur Herstellung einer Halblei tervorrichtung umfaßt ein Schritt des Ausbildens des Transi stors mit niedriger Durchbruchsspannung vorzugsweise einen Schritt des Ausbildens eines Kollektor-Störstellengebiets eines zweiten Leitungstyps vor Ausbilden der Feldisolier schicht. Das zweite Basis-Störstellengebiet wird in der Weise ausgebildet, daß es das erste Emitter-Störstellengebiet um gibt, so daß der Übergang zwischen dem zweiten Basis-Stör stellengebiet und dem Kollektor-Störstellengebiet ein unre gelmäßiges Teil besitzt, das eine durch die erste Stelle der Hauptoberfläche, die zweite Stelle der Hauptoberfläche und die obere Oberfläche wenigstens des Teils der Feldisolier schicht nach Ausbilden der Feldisolierschicht ausgebildete unregelmäßige Form widerspiegelt.

In dem obengenannten Verfahren zur Herstellung einer Halblei tervorrichtung umfaßt ein Schritt des Ausbildens des Transi stors mit hoher Durchbruchsspannung vorzugsweise die Schritte des Ausbildens eines dritten Basis-Störstellengebiets eines ersten Leitungstyps in der Hauptoberfläche im gleichen Schritt wie das erste Basis-Störstellengebiet, das Ausbilden eines zweiten Emitter-Störstellengebiets eines zweiten Lei tungstyps in der Hauptoberfläche in einem Abstand von dem dritten Basis-Störstellengebiet im gleichen Schritt wie das erste Emitter-Störstellengebiet, das Ausbilden eines vierten Basis-Störstellengebiets eines ersten Leitungstyps in der Hauptoberfläche, das das dritte Basis-Störstellengebiet und das zweite Emitter-Störstellengebiet umgibt, nach Ausbilden des Kollektor-Störstellengebiets und vor Ausbilden der Feld isolierschicht und das Ausbilden eines fünften Basis-Stör stellengebiets eines ersten Leitungstyps, das das zweite Emitter-Störstellengebiet umgibt und eine höhere Störstellen konzentration als das vierte Basis-Störstellengebiet besitzt, im gleichen Schritt wie das zweite Basis-Störstellengebiet.

Somit besitzt der Transistor mit niedriger Durchbruchsspan nung keine Schicht, die dem vierten Basis-Störstellengebiet des Transistors mit hoher Durchbruchsspannung entspricht, wobei das vierte Basis-Störstellengebiet und ein Gebiet des Transistors mit niedriger Durchbruchsspannung, das ihm ent spricht, nicht in verschiedenen Schritten ausgebildet zu wer den brauchen. Somit können die Herstellungsschritte verein facht werden.

Der Begriff "Feldisolierschicht" bezeichnet in der gesamten Beschreibung eine Isolierschicht wie etwa einen durch ein Verfahren, das dem LOCOS-Verfahren entspricht, ausgebildeten Feldisolierfilm.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine schematische Schnittansicht der Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 eine Draufsicht eines in Fig. 1 gezeigten npn- Bipolartransistors mit niedriger Durchbruchs spannung;

Fig. 3 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie A1-A2 in Fig. 1;

Fig. 4 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie B1-B2 in Fig. 1;

Fig. 5 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie C1-C2 in Fig. 1;

Fig. 6 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie D1-D2 in Fig. 1;

Fig. 7-12 schematische Schnittansichten aufeinanderfolgen der Schritte in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform der Erfindung;

Fig. 13 ein Diagramm zur Erläuterung eines denkbaren tatsächlichen Betriebsgebiets des npn-Bipolar transistors mit niedriger Durchbruchsspannung der Halbleitervorrichtung gemäß der ersten Aus führungsform;

Fig. 14 ein Diagramm zur Erläuterung eines Abstands A zu einem Emitter in der Halbleitervorrichtung gemäß der ersten Ausführungsform;

Fig. 15 eine schematische Schnittansicht der Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 16 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie E1-E2 in Fig. 15;

Fig. 17 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie F1-F2 in Fig. 15;

Fig. 18 das Störstellenkonzentrationsprofil eines Ab schnitts längs der Linie G1-G2 in Fig. 15;

Fig. 19-24 schematische Schnittansichten aufeinanderfolgen der Schritte in einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der Erfindung;

Fig. 25 eine schematische Schnittansicht der Struktur einer Halbleitervorrichtung;

Fig. 26-30 die bereits erwähnten schematischen Schnittan sichten aufeinanderfolgender Schritte in einem Verfahren zur Herstellung der Halbleitervorrich tung;

Fig. 31A-31F die bereits erwähnten Diagramme zur Erläuterung der Streuung eines Stromverstärkungsfaktors h_FE in einer Wafer-Ebene in der Halbleitervorrich tung;

Fig. 32 das bereits erwähnte Diagramm zur Erläuterung der Streuung eines Basis-Stroms I_B eines npn-Bi polartransistors mit niedriger Durchbruchsspan nung der Halbleitervorrichtung; und

Fig. 33 das bereits erwähnte Diagramm zur Erläuterung der jeweiligen Komponenten des Basis-Stroms I_B in dem Bipolartransistor.

(Erste Ausführungsform)

Wie in Fig. 1 gezeigt ist, besitzt die Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung z. B. npn- Bipolartransistoren mit niedriger und hoher Durchbruchsspan nung. Der npn-Bipolartransistor mit niedriger Durchbruchs spannung besitzt eine Durchbruchsspannung von weniger als 30 V, während der npn-Bipolartransistor mit hoher Durch bruchsspannung eine Durchbruchsspannung von wenigstens 30 V besitzt. Jeder der npn-Transistoren mit niedriger und hoher Durchbruchsspannung ist auf Gebieten eines p-Siliciumsub strats 9 ausgebildet, die durch p⁺-Diffusionsschichten 10 und 11 elektrisch isoliert sind, und besitzt einen Kollektor 8, eine Basis 3 und einen Emitter 4.

In dem npn-Bipolartransistor mit niedriger Durchbruchsspan nung besitzt der Kollektor 8 eine n⁺-Diffusionsschicht 5, eine über der n⁺-Diffusionsschicht 5 auf dem p-Siliciumsub strat 9 ausgebildete n^--Epitaxieschicht 6 sowie eine n^--Diffu sionsschicht 7a und eine n⁺-Diffusionsschicht 7b, die auf der Oberfläche der n^--Epitaxieschicht 6 ausgebildet sind.

Die Basis 3 besitzt eine auf der Oberfläche der n^--Epitaxieschicht 6 ausgebildete p⁺-Diffusionsschicht 2a, eine auf der Oberfläche der p⁺-Diffusionsschicht 2a ausgebildete p⁺-Diffusionsschicht 2b und eine in der p⁺-Diffusionsschicht 2a ausgebildete p⁺-Diffusionsschicht 1. Die p⁺-Diffusions schichten 2b und 1 besitzen höhere Störstellenkonzentrationen als die p⁺-Diffusionsschicht 2a.

Der Emitter 4 besitzt eine n^--Diffusionsschicht 4a und eine n⁺-Diffusionsschicht 4b, die auf der Oberfläche der p⁺-Diffu sionsschicht 2a ausgebildet sind.

Die Feldoxidfilme 12, die selektiv ausgebildet sind, um die Basis 3, den Emitter 4 und den Kollektor 8 elektrisch vonein ander zu isolieren, sind ebenfalls auf den zwischen der p⁺- Diffusionsschicht 2b und dem Emitter 4 gehaltenen p⁺-Diffusi onsschichten 1 und 2a ausgebildet.

Wie in Fig. 2 gezeigt ist, umfaßt die p⁺-Diffusionsschicht 1 den Umfang des Emitters 4 auf der Oberfläche der p⁺-Diffusi onsschicht 2a und besitzt ein in einem direkt unter dem Emit ter 4 liegenden Teilgebiet liegendes Fensterteil (die Öff nung) 1a.

Wie wieder in Fig. 1 gezeigt ist, besitzt die Basis 3 des npn-Bipolartransistors mit hoher Durchbruchsspannung eine auf der Oberfläche der n^--Epitaxieschicht 6 ausgebildete p⁺-Diffu sionsschicht 2a, eine auf der Oberfläche der p⁺-Diffusions schicht 2a ausgebildete p⁺-Diffusionsschicht 2b und eine p⁺- Diffusionsschicht 1, die die unteren Abschnitte der p⁺-Diffu sionsschicht 2b und den Emitter 4 vollständig abdeckt. Anders als die p⁺-Diffusionsschicht 1 des npn-Bipolartransistors mit niedriger Durchbruchsspannung besitzt die p⁺-Diffusions schicht 1 kein Fensterteil. Die p⁺-Diffusionsschichten 2b und 1 besitzen höhere Störstellenkonzentrationen als die p⁺-Dif fusionsschicht 2a.

Die restliche Struktur des npn-Bipolartransistors mit hoher Durchbruchsspannung ist im wesentlichen gleich der obenge nannten Struktur des npn-Bipolartransistors mit niedriger Durchbruchsspannung, wobei die Komponenten des npn-Bipolar transistors mit hoher Durchbruchsspannung, die völlig gleich zu jenen des npn-Bipolartransistors mit niedriger Durch bruchsspannung sind, somit mit den gleichen Bezugszeichen bezeichnet sind, um keine redundante Beschreibung zu wieder holen.

Auf den npn-Bipolartransistoren mit niedriger und hoher Durchbruchsspannung ist die Isolationszwischenschicht 13 aus gebildet, wobei die Elektroden 14 elektrisch mit den Kollek toren 8, den Basen 3 bzw. den Emittern 4 verbunden sind.

Auf den Oberflächen der p⁺-Diffusionsschichten 11 sind die p⁺- Diffusionsschichten 1 ausgebildet.

Es werden nun die Störstellenkonzentrationsverteilungen in den jeweiligen Abschnitten der Halbleitervorrichtung gemäß dieser Ausführungsform beschrieben.

Wie in Fig. 3 gezeigt ist, liegt das Fensterteil 1a der p⁺- Diffusionsschicht 1 in einem Abschnitt längs der Linie A1-A2 in Fig. 1 direkt unter dem Emitter 4, wobei die p-Störstel lenkonzentration dieses Abschnitts somit nur durch die Stör stellenkonzentration der p⁺-Diffusionsschicht 2a, die sich schwach ändert, definiert ist. Wie in Fig. 4 gezeigt ist, liegt die p⁺-Diffusionsschicht 1 in einem Abschnitt längs der Linie B1-B2 in Fig. 1 direkt unter dem Emitter 4, wobei die p-Störstellenkonzentration in dem Abschnitt der p⁺-Diffusi onsschicht 1 somit plötzlich steigt. Die Grenze zwischen den p⁺-Diffusionsschichten 1 und 2a ist das Teil, wo sich die Störstellenkonzentration plötzlich zu ändern beginnt.

Wie in Fig. 5 gezeigt ist, ist die Störstellenkonzentration der p⁺-Diffusionsschicht 2b höher als die der p⁺-Diffusions schicht 2a. Wie in Fig. 6 gezeigt ist, ist auf dem Fenster teil 1a der p⁺-Diffusionsschicht 1 keine p⁺-Diffusionsschicht 1 vorhanden, wobei die Störstellenkonzentration des Fenster teils 1a somit durch die der p⁺-Diffusionsschicht 2a defi niert und niedriger als die der p⁺-Diffusionsschicht 1 ist. Wie in Fig. 6 gezeigt ist, ist das Fensterteil 1a der p⁺-Dif fusionsschicht 1 gemäß dieser Ausführungsform mit Bezug auf eine Stelle eingestellt, wo die Störstellenkonzentration zu sinken beginnt.

Es wird nun ein Verfahren zur Herstellung der Halbleitervor richtung gemäß dieser Ausführungsform beschrieben.

Wie in Fig. 7 gezeigt ist, wird die Oberfläche des p-Silici umsubstrats 9 oxidiert, wobei somit ein (nicht gezeigter) Siliciumoxidfilm ausgebildet wird. Der Siliciumoxidfilm wird durch eine vorgeschriebene Photolithographie und Behandlung strukturiert, um die Oberfläche des p-Siliciumsubstrats 9 teilweise freizulegen. In die freiliegenden Oberflächenab schnitte des p-Siliciumsubstrats 9 wird Antimon injiziert, während anschließend eine Wärmebehandlung bei einer Tempera tur von etwa 1240°C ausgeführt wird, um die n⁺-Diffusions schichten 5 auszubilden. Anschließend wird der auf dem p-Si liciumsubstrat 9 ausgebildete Siliciumoxidfilm entfernt.

Hierauf wird durch CVD (chemischen Dampfniederschlag) oder dergleichen auf dem p-Siliciumsubstrat 9 ein (nicht gezeig ter) Siliciumoxidfilm mit einer Dicke von etwa mehreren 10 nm ausgebildet. Der Siliciumoxidfilm wird durch eine vorge schriebene Photolithographie und Behandlung strukturiert, um die Oberfläche des p-Siliciumsubstrats 9 teilweise freizule gen. In die freiliegenden Oberflächenabschnitte des p-Silici umsubstrats 9 wird Bor injiziert, während anschließend eine Wärmebehandlung bei einer Temperatur von etwa 1100°C ausge führt wird, um die p⁺-Diffusionsschichten 10 auszubilden. An schließend wird der auf dem p-Siliciumsubstrat 9 ausgebildete Siliciumoxidfilm entfernt.

Hierauf wird auf dem p-Siliciumsubstrat 9 durch Epitaxie die n^--Epitaxieschicht 6 aus Silicium ausgebildet. Zu dieser Zeit wird die Epitaxie bei einer Temperatur von etwa 1150°C aus geführt, wobei somit die in den n⁺-Diffusionsschichten 5 und in den p⁺-Diffusionsschichten 10 enthaltenen Störstellen mit dem Wachstum der n^--Epitaxieschicht 6 thermisch in die n^--Epi taxieschicht 6 diffundieren.

Wie in Fig. 8 gezeigt ist, wird auf der n^--Epitaxieschicht 6 mit CVD oder dergleichen ein (nicht gezeigter) Siliciumoxid film mit einer Dicke von etwa mehreren 10 nm ausgebildet, während darauf durch CVD oder dergleichen ein (nicht gezeig ter) Siliciumnitridfilm ausgebildet wird. Der Siliciumnitrid film wird durch eine vorgeschriebene Lithographie und Behand lung strukturiert, um die Oberfläche des Siliciumoxidfilms teilweise freizulegen.

Durch den freiliegenden Oberflächenabschnitt des Silicium oxidfilms wird in die n^--Epitaxieschicht 6 Phosphor inji ziert, während anschließend eine thermische Oxidation bei einer Temperatur von etwa 950°C ausgeführt wird, um auf ei nem CMOS-Transistorgebiet eine n^--Diffusionsschicht 22 auszu bilden. Der Siliciumnitridfilm wird entfernt, um den darunter liegenden Siliciumoxidfilm freizulegen.

An dem freiliegenden Siliciumoxidfilm wird eine vorgeschrie bene Photolithographie ausgeführt, um ein (nicht gezeigtes) Photolackmuster auszubilden. Das Photolackmuster wird als Maske verwendet, um Bor in vorgeschriebene Gebiete der n^--Epitaxieschicht 6 zu injizieren, während anschließend. eine Wärmebehandlung bei einer Temperatur von etwa 1180°C ausge führt wird, um die p⁺-Diffusionsschichten 2a auf den jeweili gen Transistorgebieten bzw. die p⁺-Diffusionsschichten 11 auf den Isolationsgebieten auszubilden. Das Photolackmuster wird z. B. durch Veraschen entfernt.

Hierauf wird der freiliegende Siliciumoxidfilm entfernt, um die Oberflächen der n^--Diffusionsschicht 22, der p⁺-Diffusi onsschichten 2a und der n^--Epitaxieschicht 6 freizulegen. Auf den freiliegenden Oberflächen wird ein Siliciumoxidfilm 21a mit einer Dicke von etwa mehreren 10 nm und darauf ein (nicht gezeigter) Siliciumnitridfilm ausgebildet. Der Siliciumni tridfilm wird durch eine vorgeschriebene Photolithographie und Behandlung strukturiert und danach eine Wärmebehandlung zum Ausbilden des Feldoxidfilms 12 durch das LOCOS-Verfahren ausgeführt. Anschließend wird der Siliciumnitridfilm ent fernt.

Wie in Fig. 9 gezeigt ist, wird durch die vorgeschriebene Photolithographie ein Photolackmuster 22 ausgebildet, das danach als Maske verwendet wird, um Bor zu injizieren, wobei somit in den p⁺-Diffusionsschichten 2a bzw. 11 die p⁺-Diffusi onsschichten 1 ausgebildet werden. Insbesondere wird die p⁺- Diffusionsschicht 1 in dem npn-Bipolartransistorgebiet mit niedriger Durchbruchsspannung in der Weise ausgebildet, daß sie das Fensterteil 1a besitzt. Anschließend wird das Photo lackmuster 22 z. B. durch Veraschen entfernt.

Anschließend wird der Siliciumoxidfilm 21a durch Freilegen der Oberflächen der p⁺-Diffusionsschichten 2a, der n^--Diffusi onsschicht 22 und der n^--Epitaxieschicht 6 entfernt. In die ser Zeit werden die Oberflächen der Feldoxidfilme 12 eben falls über eine Dicke von etwa mehreren 10 nm entfernt.

Wie in Fig. 10 gezeigt ist, wird auf den freiliegenden Sili ciumoberflächenabschnitten eine thermische Oxidation zum Aus bilden der Siliciumoxidfilme 21 mit einer Dicke von etwa 10 bis 50 nm ausgeführt. Durch CVD oder dergleichen wird ein dotierter Polysiliciumfilm 23 ausgebildet, der die gesamte Oberfläche abdeckt, wobei darauf durch Zerstäuben oder der gleichen ein Wolframsilicidfilm 24 ausgebildet wird. Der Wolframsilicidfilm 24 und der dotierte Polysiliciumfilm 23 werden durch eine vorgeschriebene Photolithographie und Be handlung strukturiert, um die Gate-Elektroden 23 und 24 aus zubilden.

Hierauf wird auf vorgeschriebenen Gebieten durch eine vorge schriebene Photolithographie ein (nicht gezeigtes) Photolack muster ausgebildet, das anschließend als Maske verwendet wird, um Phosphor durch schräge Rotationsioneninjektion (In jektionswinkel: etwa 45°) zu injizieren. Somit werden die n^-- Diffusionsschichten 4a, 7a und 25a ausgebildet. Danach wird das Photolackmuster z. B. durch Veraschen entfernt.

Wie in Fig. 11 gezeigt ist, wird durch CVD oder dergleichen ein Siliciumoxidfilm 26 ausgebildet, der die gesamte Oberflä che abdeckt, wobei dessen gesamte Oberfläche anisotrop geätzt wird, um die Seitenwand-Isolierschichten 26 auszubilden, die die seitlichen Oberflächen der Gate-Elektroden 23 und 24 ab decken. Bei diesem anisotropen Ätzen werden die Siliciumoxid filme 21 in den ohne die Feldoxidfilme 12 ausgebildeten Ge bieten entfernt, um die Siliciumoberflächenabschnitte freizu legen. In dieser Ausführungsform wird in diesem Zustand auf der Oberfläche der p⁺-Diffusionsschicht 2a des npn-Bipolar transistors mit niedriger Durchbruchsspannung der Feldoxid film 12 ausgebildet.

Hierauf wird auf vorgeschriebenen Gebieten ein (nicht gezeig tes) Photolackmuster ausgebildet, das als Maske verwendet wird, um Arsen zu injizieren. Das Photolackmuster wird z. B. durch Veraschen entfernt, während anschließend eine Wärmebe handlung in einer Stickstoffatmosphäre bei einer Temperatur von etwa 900°C ausgeführt wird, wobei somit das auf die obenerwähnte Weise injizierte Arsen vorgetrieben und die n⁺- Diffusionsschichten 4b, 7b und 25b ausgebildet werden.

Hierauf wird auf vorgeschriebenen Gebieten ein (nicht gezeig tes) Photolackmuster ausgebildet, das als Maske verwendet wird, um Bordifluorid (BF₂) zu injizieren. Somit werden die p⁺-Diffusionsschichten 2b und 27 ausgebildet. Anschließend wird das Photolackmuster durch Veraschen entfernt.

Somit werden die npn-Bipolartransistoren mit niedriger und hoher Durchbruchsspannung mit den Kollektoren 8, den Basen 3 und den Emittern 4 und dem CMOS-Transistor ausgebildet.

Wie in Fig. 12 gezeigt ist, wird auf der gesamten Oberfläche durch CVD oder dergleichen die Isolationszwischenschicht 13 aus einem Siliciumoxidfilm oder dergleichen ausgebildet, um die jeweiligen Transistoren abzudecken. Die Isolationszwi schenschicht 13 wird durch eine vorgeschriebene Photolitho graphie und Behandlung strukturiert, um darin Kontaktlöcher auszubilden. Danach wird auf der gesamten Oberfläche durch Zerstäuben z. B. eine Aluminiumschicht abgeschieden, die an schließend durch eine vorgeschriebene Photolithographie und Behandlung strukturiert wird, um durch die Kontaktlöcher die mit den jeweiligen Diffusionsschichten in Kontakt stehenden Elektroden 14 auszubilden.

Wie in Fig. 1 gezeigt ist, liegt der Feldoxidfilm 12 gemäß dieser Ausführungsform auf dem zwischen der p⁺-Diffusions schicht 2b und dem Emitter 4 des npn-Bipolartransistors mit niedriger Durchbruchsspannung gehaltenen Oberflächengebiet. Somit werden die p⁺-Diffusionsschichten 2a und 2b in dem zwi schen der p⁺-Diffusionsschicht 2b und dem Emitter 4 gehalte nen Gebiet nicht freigelegt. In dem in Fig. 11 gezeigten, unter der Stickstoffatmosphäre zum Ausbilden der n⁺-Diffusi onsschichten 4b, 7b und 25b ausgeführten Wärmebehandlungs schritt wird somit verhindert, daß Bor aus dem zwischen der p⁺-Diffusionsschicht 2b und dem Emitter 4 gehaltenen Gebiet der p⁺-Diffusionsschicht 2a verdampft. Somit kann die durch das Verdampfen des Bors verursachte Zunahme der Streuung des Stromverstärkungsfaktors h_FE in der Wafer-Ebene unterdrückt werden.

In der in der Einleitung erwähnten in Fig. 25 gezeigten Halb leitervorrichtung wird die p-Diffusionsschicht 130 des npn- Bipolartransistors mit niedriger Durchbruchsspannung in dem in Fig. 28 gezeigten Schritt nach dem in Fig. 27 gezeigten Schritt des Ausbildens des Feldoxidfilms 112 ausgebildet. Somit kann auf der Oberfläche der p-Diffusionsschicht 130 kein Feldoxidfilm 112 ausgebildet werden. Gemäß dieser Aus führungsform wird die p⁺-Diffusionsschicht 2a des npn-Bipo lartransistors mit niedriger Durchbruchsspannung, wie in Fig. 8 gezeigt ist, vor Ausbilden des Feldoxidfilms 12 ausge bildet. Somit kann der Feldoxidfilm 12 auf der Oberfläche der p⁺-Diffusionsschicht 2a ausgebildet werden.

Gemäß dieser Ausführungsform ist die p⁺-Diffusionsschicht 2a des npn-Bipolartransistors mit niedriger Durchbruchsspannung in bezug auf die Diffusionstiefe im wesentlichen gleich zu der p⁺-Diffusionsschicht 2a des npn-Bipolartransistors mit hoher Durchbruchsspannung. Somit können die p⁺-Diffusions schichten 2a der npn-Bipolartransistoren mit niedriger und mit hoher Durchbruchsspannung in dem gleichen in Fig. 8 ge zeigten Schritt ausgebildet werden. Somit können die Herstel lungsschritte vereinfacht werden.

Um die p⁺-Diffusionsschicht 2a des npn-Bipolartransistors mit niedriger Durchbruchsspannung im gleichen Schritt wie die p⁺- Diffusionsschicht 2a des npn-Bipolartransistors mit hoher Durchbruchsspannung auszubilden, müssen die p⁺-Diffusions schichten 2a jedoch vor dem LOCOS-Schritt ausgebildet werden. In diesem Fall diffundieren in dem LOCOS-Verfahren aber die in der p⁺-Diffusionsschicht 2a des npn-Bipolartransistors mit niedriger Durchbruchsspannung enthaltenen Störstellen wegen der Langzeit-Wärmebehandlung bei hoher Temperatur bemerkens wert. Somit verringert sich die Störstellenkonzentration an der Oberfläche der p⁺-Diffusionsschicht 2a in der Weise, daß auf dieser Oberfläche keine Emitter-Kollektor-Querdurch bruchsspannung sichergestellt werden kann.

Gemäß dieser Ausführungsform umgibt somit die p⁺-Diffusions schicht 1 den Umfang des Emitters 4 auf der Oberfläche des Substrats 1. Die p⁺-Diffusionsschicht 1 besitzt eine höhere Störstellenkonzentration als die p⁺-Diffusionsschicht 2a, wo bei somit die Emitter-Kollektor-Querdurchbruchsspannung durch Einschließen des Umfangs des Emitters 4 mit der p⁺-Diffusi onsschicht 1 sichergestellt werden kann.

Beim Einschließen des gesamten unteren Abschnitts des Emit ters 4 mit der p⁺-Diffusionsschicht 1 wächst jedoch die Durchbruchsspannung übermäßig ähnlich dem npn-Bipolartransi stor mit hoher Durchbruchsspannung, wobei der npn-Bipolar transistor mit niedriger Durchbruchsspannung nur schwer mit einer niedrigen Durchbruchsspannung arbeiten kann. Gemäß die ser Ausführungsform wird an dem direkt unter dem Emitter 4 liegenden Gebiet der p⁺-Diffusionsschicht 1 somit das Fen sterteil 1a vorgesehen. Das Fensterteil 1a wird zum Verrin gern der p-Störstellenkonzentration in dem direkt unter dem Emitter 4 liegenden Gebiet vorgesehen, um somit zu ermögli chen, daß der npn-Bipolartransistor mit niedriger Durch bruchsspannung mit einer niedrigen Durchbruchsspannung arbei tet.

Die p⁺-Diffusionsschicht 1 des npn-Bipolartransistors mit niedriger Durchbruchsspannung kann im gleichen Schritt wie die p⁺-Diffusionsschicht 1 des npn-Bipolartransistors mit ho her Durchbruchsspannung ausgebildet werden. Somit ist zum Ausbilden der p⁺-Diffusionsschicht 1 des npn-Bipolartransi stors mit niedriger Durchbruchsspannung kein zusätzlicher Herstellungsschritt erforderlich.

Somit kann gemäß dieser Ausführungsform die Zunahme der Streuung des Stromverstärkungsfaktors h_FE unterdrückt werden, während die Herstellungsschritte vereinfacht werden und der Betrieb bei einer niedrigen Durchbruchsspannung ermöglicht wird.

Die Erfinder haben Verteilungen des Stromverstärkungsfaktors h_FE (I_C = 50 µA) in der Wafer-Ebene des npn-Bipolartransistors mit niedriger Durchbruchsspannung in der Struktur nach Fig. 25 und in der Struktur nach Fig. 1 gemäß dieser Ausfüh rungsform untersucht. Die Tabellen 1 und 2 zeigen die Ergeb nisse in der Struktur nach Fig. 25 bzw. in der Struktur gemäß dieser Ausführungsform.

Tabelle 1

Tabelle 2

Aus den in den Tabellen 1 und 2 gezeigten Ergebnissen ist selbstverständlich, daß die Streuung des Stromverstärkungs faktors h_FE in der Wafer-Ebene in der Struktur gemäß dieser Ausführungsform kleiner als in der Struktur nach Fig. 25 ist.

In der Struktur gemäß dieser Ausführungsform kann ein Bipo lartransistor mit einem notwendigen Stromverstärkungsfaktor h_FE leicht durch Ändern der Öffnungsfläche des Fensterteils 1a der p⁺-Diffusionsschicht 1 des npn-Bipolartransistors mit niedriger Durchbruchsspannung erhalten werden. Dies wird im folgenden beschrieben.

Fig. 13 zeigt ein dankbares tatsächliches Betriebsgebiet des npn-Bipolartransistors mit niedriger Durchbruchsspannung in der Struktur dieser Ausführungsform. Wie in Fig. 13 gezeigt ist, wird das tatsächliche Betriebsgebiet als tiefer als die Basis-Oberfläche betrachtet. In einem tatsächlichen Bipolar transistor kann die Rekombinationskomponente I_sur (Komponente 5) auf der Basis-Oberfläche somit weggelassen werden, wobei der Stromverstärkungsfaktor h_FE in diesem Fall wie folgt aus gedrückt wird:

wobei D_nB die Elektronendiffusionskonstante in der Basis dar stellt.

Aus dem obigen Ausdruck (5) ist selbstverständlich, daß der Stromverstärkungsfaktor h_FE von dem Verhältnis zwischen den Störstellenkonzentrationen N_AB und N_DE der Basis und des Emit ters abhängt. Die Störstellenkonzentration N_AB der Basis ist der Mittelwert der Störstellenkonzentrationen der p⁺-Diffusi onsschichten 2a und 1. Die Störstellenkonzentration N_AB der Basis kann durch Ändern der Öffnungsfläche des Fensterteils 1a der p⁺-Diffusionsschicht 1 gesteuert werden, wobei somit nach Ausdruck (5) der Stromverstärkungsfaktor h_FE gesteuert werden kann.

Die Erfinder haben Änderungen des Stromverstärkungsfaktors h_FE in bezug auf den auf 0 µm bzw. 0,5 µm eingestellten Abstand (den Abstand zum Emitter) A zwischen einem Endabschnitt des Emitters 4 und dem Fensterteil 1a untersucht. Tabelle 3 zeigt die Ergebnisse.

Tabelle 3

Aus diesen Ergebnissen kann abgelesen werden, daß der Strom verstärkungsfaktor h_FE des npn-Bipolartransistors mit niedri ger Durchbruchsspannung durch Ändern der Öffnungsfläche des Fensterteils 1a gesteuert werden kann.

(Zweite Ausführungsform)

Wie in Fig. 15 gezeigt ist, unterscheidet sich ein npn-Bipo lartransistor mit niedriger Durchbruchsspannung einer Halb leitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung in bezug auf die Struktur einer Basis 53a von der Struktur nach Fig. 1 gemäß der ersten Ausführungsform. Diese Basis 53a enthält lediglich die p⁺-Diffusionsschichten 51 und 2b ohne eine Schicht, die der p⁺-Diffusionsschicht 2a der Struktur nach Fig. 1 gemäß der ersten Ausführungsform ent spricht. Die p⁺-Diffusionsschicht 51 steht in Kontakt mit der unteren Oberfläche der p⁺-Diffusionsschicht 2b und besitzt kein Fensterteil. Somit umgibt die p⁺-Diffusionsschicht 51 den gesamten unteren Abschnitt eines Emitters 4. Der Übergang zwischen der p⁺-Diffusionsschicht 51 und einer n^--Epitaxie schicht 6 besitzt ein unregelmäßiges Teil, das eine durch die obere Oberfläche eines Feldoxidfilms 12, die Oberfläche der p⁺-Diffusionsschicht 2b und die Oberfläche des Emitters 4 ausgebildete unregelmäßige Form widerspiegelt.

Ein npn-Bipolartransistor mit hoher Durchbruchsspannung der Halbleitervorrichtung gemäß dieser Ausführungsform unter scheidet sich von der Struktur (Fig. 1) gemäß der ersten Aus führungsform in bezug auf die Struktur einer Basis 53b. Diese Basis 53b besitzt die p⁺-Diffusionsschichten 2a, 2b und 51, während die p⁺-Diffusionsschicht 51 mit der unteren Oberflä che der p⁺-Diffusionsschicht 2b in Kontakt steht und den ge samten unteren Abschnitt eines Emitters 4 umgibt. Die p⁺-Dif fusionsschichten 51 und 2b besitzen höhere Störstellenkonzen trationen als die p⁺-Diffusionsschicht 2a.

Die restliche Struktur dieser Ausführungsform ist im wesent lichen gleich der der obengenannten ersten Ausführungsform, wobei somit diejenigen Komponenten der zweiten Ausführungs form, die völlig gleich zu jenen der ersten Ausführungsform sind, mit den gleichen Bezugszeichen bezeichnet sind, um keine redundante Beschreibung zu wiederholen.

Es werden nun die Störstellenkonzentrationsverteilungen in den jeweiligen Teilen der Halbleitervorrichtung gemäß der zweiten Ausführungsform beschrieben.

Mit Bezug auf Fig. 16 ist die Störstellenkonzentrationsver teilung eines Abschnitts längs der Linie E1-E2 in Fig. 15 lediglich durch die der p⁺-Diffusionsschicht 51 definiert, die in diesem Abschnitt unabhängig als p-Gebiet vorliegt. Wie in Fig. 17 gezeigt ist, ist die Störstellenkonzentrationsver teilung eines Abschnitts längs der Linie F1-F2 in Fig. 15 durch jene der in diesem Abschnitt als p-Gebiete vorliegenden p⁺-Diffusionsschichten 51 und 2a definiert.

In Fig. 18 ist die Störstellenkonzentrationsverteilung eines Abschnitts längs der Linie G1-G2 in Fig. 15 gezeigt.

Wie in Fig. 19 gezeigt ist, wird die Oberfläche eines p-Sili ciumsubstrats 9 oxidiert, um einen (nicht gezeigten) Siliciumoxidfilm auszubilden. Der Siliciumoxidfilm wird durch eine vorgeschriebene Photolithographie und Behandlung strukturiert, um die Oberfläche des p-Siliciumsubstrats 9 teilweise freizulegen. In die freiliegenden Oberflächenab schnitte des p-Siliciumsubstrats 9 wird Antimon injiziert, während anschließend eine Wärmebehandlung bei einer Tempera tur von etwa 1240°C ausgeführt wird, um die n⁺-Diffusions schichten 5 auszubilden. Anschließend wird der auf dem p-Si liciumsubstrat 9 ausgebildete Siliciumoxidfilm entfernt.

Hierauf wird durch CVD oder dergleichen auf dem p-Silicium substrat 9 ein (nicht gezeigter) Siliciumoxidfilm mit einer Dicke von etwa mehreren 10 nm ausgebildet. Der Siliciumoxid film wird durch eine vorgeschriebene Photolithographie und Behandlung strukturiert, um die Oberfläche des p-Siliciumsub strats 9 teilweise freizulegen. In die freiliegenden Oberflä chenabschnitte des p-Siliciumsubstrats 9 wird Bor injiziert, während anschließend eine Wärmebehandlung mit einer Tempera tur von etwa 1100°C ausgeführt wird, um die p⁺-Diffusions schichten 10 auszubilden. Anschließend wird der auf dem p- Siliciumsubstrat 9 ausgebildete Siliciumoxidfilm entfernt.

Hierauf wird auf dem p-Siliciumsubstrat 9 durch Epitaxie die n^--Epitaxieschicht 6 aus Silicium ausgebildet. In dieser Zeit wird die Epitaxie bei einer Temperatur von etwa 1150°C aus geführt, wobei somit in den n⁺-Diffusionsschichten 5 und in den p⁺-Diffusionsschichten 10 enthaltene Störstellen ther misch in die n^--Epitaxieschicht 6 diffundieren, wobei die n^-- Epitaxieschicht 6 wächst.

Wie in Fig. 20 gezeigt ist, wird durch CVD oder dergleichen auf der n^--Epitaxieschicht 6 ein (nicht gezeigter) Silicium oxidfilm mit einer Dicke von etwa mehreren 10 nm ausgebildet, während darauf durch CVD oder dergleichen ein (nicht gezeig ter) Siliciumnitridfilm ausgebildet wird. Der Siliciumnitrid film wird durch eine vorgeschriebene Photolithographie und Behandlung strukturiert, um die Oberfläche des Siliciumoxid films teilweise freizulegen.

In die n^--Epitaxieschicht 6 wird durch den freiliegenden Oberflächenabschnitt des Siliciumoxidfilms Phosphor inji ziert, während anschließend eine thermische Oxidation bei einer Temperatur von etwa 950°C ausgeführt wird, um auf ei nem CMOS-Transistorgebiet eine n^--Diffusionsschicht 22 auszu bilden. Der Siliciumnitridfilm wird entfernt, um den darunter liegenden Siliciumoxidfilm freizulegen.

Auf dem freiliegenden Siliciumoxidfilm wird eine vorgeschrie bene Photolithographie ausgeführt, um ein (nicht gezeigtes) Photolackmuster auszubilden. Das Photolackmuster wird als Maske verwendet, um Bor in die vorgeschriebenen Gebiete der n^--Epitaxieschicht 6 zu injizieren, während anschließend eine Wärmebehandlung bei einer Temperatur von etwa 1180°C ausge führt wird, um auf dem Gebiet des npn-Bipolartransistors mit hoher Durchbruchsspannung und auf dem Gebiet des CMOS-Transi stors die p⁺-Diffusionsschichten 2a bzw. in den Isolationsge bieten die p⁺-Diffusionsschichten 11 auszubilden. Das Photo lackmuster wird z. B. durch Veraschen entfernt.

Hierauf wird der freiliegende Siliciumoxidfilm entfernt, wo bei somit die Oberflächen der n^--Diffusionsschicht 22, der p⁺- Diffusionsschichten 2a und der n^--Epitaxieschicht 6 freige legt werden. Auf den freiliegenden Oberflächenabschnitten werden die Siliciumoxidfilme 21a mit einer Dicke von etwa mehreren 10 nm ausgebildet, auf denen (nicht gezeigte) Sili ciumnitridfilme ausgebildet werden. Die Siliciumnitridfilme werden durch eine vorgeschriebene Photolithographie und Be handlung strukturiert, während anschließend eine Wärmebehand lung ausgeführt wird, um durch das LOCOS-Verfahren die Feld oxidfilme 12 auszubilden. Anschließend werden die Siliciumni tridfilme entfernt.

Wie in Fig. 21 gezeigt ist, wird durch eine vorgeschriebene Photolithographie ein Photolackmuster 22 ausgebildet, das anschließend als Maske verwendet wird, um Bor zu injizieren, wobei somit in den p⁺-Diffusionsschichten 2a und 11 und in der n^--Diffusionsschicht 6 die p⁺-Diffusionsschichten 51 aus gebildet werden.

Zu dieser Zeit widerspiegeln die p⁺-Diffusionsschichten 51, die durch Ionenimplantation der Störstellen in die mit den Feldoxidfilmen 12 ausgebildeten Oberflächen ausgebildet wer den, die Stufen zwischen den Feldoxidfilmen 12 und den Sili ciumoxidfilmen 21a. Somit besitzt der Übergang zwischen der p⁺-Diffusionsschicht 51 des npn-Bipolartransistors mit nied riger Durchbruchsspannung und der n^--Epitaxieschicht 6 ein unregelmäßiges Teil, das eine durch die oberen Oberflächen des Feldoxidfilms 12 und des Siliciumoxidfilms 21a ausgebil dete unregelmäßige Form widerspiegelt. Anschließend wird das Photolackmuster 22 z. B. durch Veraschen entfernt.

Hierauf werden die Siliciumoxidfilme 21a durch Freilegen der Oberflächen der p⁺-Diffusionsschichten 2a, der n^--Diffusions schicht 22 und der n^--Epitaxieschicht 6 entfernt. Zu dieser Zeit werden die Oberflächen der Feldoxidfilme 12 ebenfalls über eine Dicke von etwa mehreren 10 nm entfernt.

Wie in Fig. 22 gezeigt ist, wird eine thermische Oxidation ausgeführt, um auf den freiliegenden Siliciumoberflächen die Siliciumoxidfilme 21 mit einer Dicke von etwa 10 bis 50 nm auszubilden.

Durch CVD oder dergleichen wird ein dotierter Polysilicium film 23 ausgebildet, der die gesamte Oberfläche abdeckt, wäh rend darauf durch Zerstäuben oder dergleichen ein Wolframsi licidfilm 24 ausgebildet wird. Der Wolframsilicidfilm 24 und der dotierte Polysiliciumfilm 23 werden durch eine vorge schriebene Photolithographie und Behandlung strukturiert, um die Gate-Elektroden 23 und 24 auszubilden.

Hierauf wird auf vorgeschriebenen Gebieten durch Photolitho graphie ein (nicht gezeigtes) Photolackmuster ausgebildet, das anschließend als Maske verwendet wird, um durch schräge Rotationsioneninjektion (Injektionswinkel: etwa 45°) Phosphor zu injizieren. Somit werden die n^--Diffusionsschichten 4a, 7a und 25a ausgebildet.

Wie in Fig. 23 gezeigt ist, wird durch CVD oder dergleichen ein Siliciumoxidfilm 26 ausgebildet, der die gesamte Oberflä che abdeckt, wobei dessen gesamte Oberfläche anisotrop geätzt wird, um an den Seitenwänden der Gegen-Elektroden 23 und 24 die Seitenwand-Isolierschichten 26 auszubilden. Bei diesem anisotropen Ätzen werden die Siliciumoxidfilme 21 von den ohne die Feldoxidfilme 12 ausgebildeten Gebieten entfernt, um die Siliciumoberflächen freizulegen. In diesem Zustand wird auf der Oberfläche der p⁺-Diffusionsschicht 51 des npn-Bipo lartransistors mit niedriger Durchbruchsspannung gemäß dieser Ausführungsform der Feldoxidfilm 12 ausgebildet.

Hierauf wird auf vorgeschriebenen Gebieten ein (nicht gezeig tes) Photolackmuster ausgebildet, das anschließend als Maske verwendet wird, um Arsen zu injizieren. Das Photolackmuster wird z. B. durch Veraschen entfernt, während anschließend eine Wärmebehandlung in einer Stickstoffatmosphäre bei einer Temperatur von etwa 900°C ausgeführt wird, um das injizierte Arsen in der obenerwähnten Weise vorzutreiben und die n^--Dif fusionsschichten 4b, 7b und 25b auszubilden.

Hierauf wird auf vorgeschriebenen Gebieten ein (nicht gezeig tes) Photolackmuster ausgebildet, das als Maske verwendet wird, um Bordifluorid (BF₂) zu injizieren. Somit werden die n^--Diffusionsschichten 2b und 27 ausgebildet. Anschließend wird das Photolackmuster durch Veraschen entfernt.

Somit werden die npn-Bipolartransistoren mit niedriger und hoher Durchbruchsspannung mit den Kollektoren 8, den Basen 53a und 53b und den Emittern 4 sowie ein CMOS-Transistor aus gebildet.

Wie in Fig. 24 gezeigt ist, wird auf der gesamten Oberfläche durch CVD oder dergleichen eine Isolationszwischenschicht 13 aus einem Siliciumoxidfilm oder dergleichen ausgebildet, um die jeweiligen Transistoren abzudecken. Die Isolationszwi schenschicht 13 wird durch eine vorgeschriebene Photolitho graphie und Behandlung strukturiert, um darin Kontaktlöcher auszubilden. Anschließend wird auf der gesamten Oberfläche durch Zerstäuben z. B. eine Aluminiumschicht abgeschieden und anschließend durch eine vorgeschriebene Photolithographie und Behandlung strukturiert, um die Elektroden 13 auszubilden, die über die Kontaktlöcher mit den jeweiligen Diffusions schichten in Kontakt kommen.

In dem in Fig. 25 gezeigten npn-Bipolartransistor mit niedri ger Durchbruchsspannung muß die p-Diffusionsschicht 130 nach Ausbilden des Feldoxidfilms 112 ausgebildet werden. Somit kann der Feldoxidfilm 112 auf der Oberfläche der zwischen der p⁺-Diffusionsschicht 102b und dem Emitter 104 gehaltenen p- Diffusionsschicht 130 nicht ausgebildet werden.

Die Basis 53a des in Fig. 15 gezeigten npn-Bipolartransistors mit niedriger Durchbruchsspannung gemäß dieser Ausführungs form besitzt keine Schicht, die der in Fig. 25 gezeigten p- Diffusionsschicht 130 entspricht. Somit kann auf der zwischen der p⁺-Diffusionsschicht 2b und dem Emitter 4 gehaltenen Oberfläche der Feldoxidfilm 12 ausgebildet werden. In dem in einer Stickstoffatmosphäre zum Ausbilden der n⁺-Diffusions schichten 4b, 7b und 25b ausgeführten in Fig. 23 gezeigten Wärmebehandlungsschritt liegt somit auf der Oberfläche der zwischen der p⁺-Diffusionsschicht 2b und dem Emitter 4 gehal tenen p⁺-Diffusionsschicht 51 der Feldoxidfilm 12. Somit kann verhindert werden, daß Bor aus dem Gebiet der zwischen der p⁺-Diffusionsschicht 2b und dem Emitter 4 gehaltenen p⁺-Diffu sionsschicht 51 verdampft, wobei die Zunahme der Streuung des Stromverstärkungsfaktors h_FE in der Wafer-Ebene unterdrückt werden kann.

Gemäß dieser Ausführungsform ist keine der in Fig. 25 gezeig ten p-Diffusionsschicht 130 entsprechende Schicht vorgesehen, wobei die Herstellungsschritte somit vereinfacht werden kön nen.

Die Erfinder haben die Verteilung des Stromverstärkungsfak tors h_FE (I_C = 50 µA) des npn-Bipolartransistors mit niedriger Durchbruchsspannung mit der Struktur gemäß dieser Ausfüh rungsform in der Wafer-Ebene untersucht. Tabelle 4 zeigt die Ergebnisse.

Tabelle 4

Diese Ergebnisse bestätigen, daß die Streuung des typischen Stromverstärkungsfaktors h_FE in der Ebene gemäß dieser Ausfüh rungsform im Vergleich zu dem Stromverstärkungsfaktor h_FE in der in Tabelle 1 gezeigten Struktur verringert ist.

Obgleich die vorliegende Erfindung ausführlich beschrieben und erläutert wurde, ist klar, daß diese Beschreibung ledig lich zur Erläuterung und als Beispiel dient und nicht als Beschränkung verstanden werden soll, wobei der Erfindungsge danke und der Umfang der Erfindung nur durch die beigefügten Ansprüche beschränkt ist.

Claims

1. Halbleitervorrichtung mit Transistoren mit niedriger und hoher Durchbruchsspannung, die auf einer Hauptoberfläche eines Halbleitersubstrats ausgebildet sind, wobei der Transi stor mit niedriger Durchbruchsspannung umfaßt:
eine Feldisolierschicht (12), die auf der Hauptoberflä che ausgebildet ist,
ein erstes Basis-Störstellengebiet (2b) eines ersten Leitungstyps, das an einer ersten Stelle der Hauptoberfläche von ersten und zweiten Stellen der Hauptoberfläche, die da zwischen wenigstens einen Teil der Feldisolierschicht halten, ausgebildet ist,
ein erstes Emitter-Störstellengebiet (4) eines zweiten Leitungstyps, das an der zweiten Stelle der Hauptoberfläche ausgebildet ist, und
ein zweites Basis-Störstellengebiet (2a, 51) eines er sten Leitungstyps, das zwischen dem ersten Basis-Störstellen gebiet (2b) und dem ersten Emitter-Störstellengebiet (4) und direkt unter der Feldisolierschicht (12) liegt.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der Transistor mit niedriger Durchbruchsspannung eine Durchbruchsspannung von weniger als 30 V besitzt, während der Transistor mit hoher Durchbruchsspannung eine Durchbruchs spannung von wenigstens 30 V besitzt.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
das zweite Basis-Störstellengebiet (2a) in der Hauptoberfläche in der Weise ausgebildet ist, daß es das er ste Basis-Störstellengebiet (2b) und das erste Emitter-Stör stellengebiet (4) umgibt und eine niedrigere Störstellenkon zentration als das erste Basis-Störstellengebiet (2b) be sitzt, wobei
der Transistor mit niedriger Durchbruchsspannung ein drittes Basis-Störstellengebiet (1) eines ersten Leitungstyps enthält, das das erste Emitter-Störstellengebiet (4) in der Hauptoberfläche in dem zweiten Basis-Störstellengebiet (2a) umgibt, wobei es wenigstens in einem Teilgebiet eine Öffnung (1a) besitzt, die direkt unter dem ersten Emitter-Störstel lengebiet (2b) liegt und eine höhere Störstellenkonzentration als das zweite Basis-Störstellengebiet (2a) besitzt.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekenn zeichnet, daß der Transistor mit hoher Durchbruchsspannung umfaßt:
ein viertes Basis-Störstellengebiet (2b) eines ersten Leitungstyps, das in der Hauptoberfläche ausgebildet ist,
ein zweites Emitter-Störstellengebiet (4) eines zweiten Leitungstyps, das in der Hauptoberfläche in einem Abstand von dem vierten Basis-Störstellengebiet (2b) ausgebildet ist,
ein fünftes Basis-Störstellengebiet (2a) eines ersten Leitungstyps, das in der Hauptoberfläche in der Weise ausge bildet ist, daß es das vierte Basis-Störstellengebiet (2b) und das zweite Emitter-Störstellengebiet (4) umgibt, wobei seine Diffusionstiefe im wesentlichen gleich der des zweiten Basis-Störstellengebiets (2a) ist, und wobei es eine niedri gere Störstellenkonzentration als das vierte Basis-Störstel lengebiet (2b) besitzt, und
ein sechstes Basis-Störstellengebiet (1) eines ersten Leitungstyps, das den Umfang des zweiten Emitter-Störstellen gebiets (4) umgibt und eine höhere Störstellenkonzentration als das fünfte Basis-Störstellengebiet (2a) besitzt.

5. Halbleitervorrichtung nach einem vorangehenden An spruch, dadurch gekennzeichnet, daß
das zweite Basis-Störstellengebiet (51) den Gesamtab schnitt des unter der Hauptoberfläche liegenden ersten Emit ter-Störstellengebiets (4) umgibt und mit dem ersten Basis- Störstellengebiet (2b) elektrisch verbunden ist,
der Transistor mit niedriger Durchbruchsspannung ein Kollektorstörstellengebiet (6) eines zweiten Leitungstyps enthält, das mit dem zweiten Basis-Störstellengebiet (51) in Kontakt steht, und
der Übergang zwischen dem zweiten Basis-Störstellenge biet (51) und dem Kollektor-Störstellengebiet (6) ein unre gelmäßiges Teil besitzt, das eine durch die erste Stelle der Hauptoberfläche, die zweite Stelle der Hauptoberfläche und
die obere Oberfläche wenigstens des Teils der Feldisolier schicht (12) ausgebildete unregelmäßige Form widerspiegelt.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekenn zeichnet, daß der Transistor mit hoher Durchbruchsspannung umfaßt:
ein drittes Basis-Störstellengebiet (2b) eines ersten Leitungstyps, das in der Hauptoberfläche ausgebildet ist,
ein zweites Emitter-Störstellengebiet (4) eines zweiten Leitungstyps, das in der Hauptoberfläche in einem Abstand von dem dritten Basis-Störstellengebiet (2b) ausgebildet ist,
ein viertes Basis-Störstellengebiet (2a) eines ersten Leitungstyps, das in der Hauptoberfläche in der Weise ausge bildet ist, daß es das dritte Basis-Störstellengebiet (2b) und das zweite Emitter-Störstellengebiet (4) umgibt und eine niedrigere Störstellenkonzentration als das dritte Basis- Störstellengebiet (2b) besitzt, und
ein fünftes Basis-Störstellengebiet (51) eines ersten Leitungstyps, das den Umfang des zweiten Emitter-Störstellen gebiets (4) umgibt und eine höhere Störstellenkonzentration als das vierte Basis-Störstellengebiet (2a) besitzt.

7. Verfahren zur Herstellung einer Halbleitervorrichtung mit Transistoren mit niedriger und hoher Durchbruchsspannung, die auf einer Hauptoberfläche eines Halbleitersubstrats aus gebildet sind, wobei ein Schritt des Ausbildens des Transi stors mit niedriger Durchbruchsspannung die folgenden Schritte umfaßt:
selektives Ausbilden einer Feldisolierschicht (12) auf der Hauptoberfläche,
Ausbilden eines ersten Basis-Störstellengebiets (2b) eines ersten Leitungstyps an einer ersten Stelle der Haupt oberfläche von ersten und zweiten Stellen der Hauptoberflä che, die dazwischen wenigstens einen Teil der Feldisolier schicht (12) halten, und Ausbilden eines ersten Emitter-Stör stellengebiets (4) eines zweiten Leitungstyps an der zweiten Stelle der Hauptoberfläche, und
Ausbilden eines zweiten Basis-Störstellengebiets (2a, 51) eines ersten Leitungstyps, das direkt unter der Feldiso lierschicht (12) liegt, entweder vor oder nach Ausbilden der Feldisolierschicht (12).

8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Transistor mit niedriger Durchbruchsspannung eine Durchbruchsspannung von weniger als 30 V besitzt, während der Transistor mit hoher Durchbruchsspannung eine Durchbruchs spannung von wenigstens 30 V besitzt.

9. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß
das zweite Basis-Störstellengebiet (2a) in der Hauptoberfläche vor dem Ausbilden der Feldisolierschicht (12) ausgebildet wird, und
das erste Basis-Störstellengebiet (2b), das erste Emit ter-Störstellengebiet (4) und wenigstens ein Teil der Feld isolierschicht (12) auf der Hauptoberfläche in dem zweiten Basis-Störstellengebiet (2a) ausgebildet werden.

10. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Ausbildens des Transistors mit niedriger Durchbruchsspannung umfaßt:
einen Schritt des Ausbildens eines dritten Basis-Stör stellengebiets (1) eines ersten Leitungstyps mit einer höhe ren Störstellenkonzentration als das zweite Basis-Störstel lengebiet (2a), das ein mit dem ersten Emitter-Störstellenge biet (4) in der Hauptoberfläche in dem zweiten Basis-Stör stellengebiet (2a) ausgebildetes Gebiet umgibt und wenigstens in einem direkt unter dem ersten Emitter-Störstellengebiet (4) liegenden Teilgebiet eine Öffnung (1a) besitzt, nach Aus bilden der Feldisolierschicht (12).

11. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß ein Schritt des Ausbildens des Transistors mit hoher Durchbruchsspannung die Schritte umfaßt:
Ausbilden eines vierten Basis-Störstellengebiets (2b) eines ersten Leitungstyps in der Hauptoberfläche im gleichen Schritt wie demjenigen des Ausbildens des ersten Basis-Stör stellengebiets (2b),
Ausbilden eines zweiten Emitter-Störstellengebiets (4) eines zweiten Leitungstyps in der Hauptoberfläche in einem Abstand von dem vierten Basis-Störstellengebiet (2b) im glei chen Schritt wie demjenigen des Ausbildens des ersten Emit ter-Störstellengebiets (4),
Ausbilden eines fünften Basis-Störstellengebiets (2a) eines ersten Leitungstyps in der Hauptoberfläche, das das vierte Basis-Störstellengebiet (2b) und das zweite Emitter- Störstellengebiet (4) umgibt, im gleichen Schritt wie demje nigen des Ausbildens des zweiten Basis-Störstellengebiets (2a), und
Ausbilden eines sechsten Basis-Störstellengebiets (1) eines ersten Leitungstyps, das das zweite Emitter-Störstel lengebiet (4) umgibt, im gleichen Schritt wie demjenigen des Ausbildens des dritten Basis-Störstellengebiets (1).

12. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, daß der Schritt des Ausbildens des Transistors mit niedriger Durchbruchsspannung umfaßt:
einen Schritt des Ausbildens eines Kollektor- Störstellengebiets (6) eines zweiten Leitungstyps vor Ausbil den der Feldisolierschicht (12), wobei
das zweite Basis-Störstellengebiet (51) in der Weise ausgebildet wird, daß es das erste Emitter-Störstellengebiet (4) umgibt, so daß der Übergang zwischen dem zweiten Basis- Störstellengebiet (51) und dem Kollektor-Störstellengebiet (6) ein unregelmäßiges Teil besitzt, das eine durch die erste Stelle der Hauptoberfläche, die zweite Stelle der Hauptober fläche und die obere Oberfläche wenigstens des Teils der Feldisolierschicht (12) ausgebildete unregelmäßige Form wi derspiegelt, nach Ausbilden der Feldisolierschicht.

13. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß ein Schritt des Ausbildens des Transistors mit hoher Durchbruchsspannung die folgenden Schritte umfaßt:
Ausbilden eines dritten Basis-Störstellengebiets (2b) eines ersten Leitungstyps in der Hauptoberfläche im gleichen Schritt wie demjenigen des Ausbildens des ersten Basis-Stör stellengebiets (2b),
Ausbilden eines zweiten Emitter-Störstellengebiets (4) eines zweiten Leitungstyps in der Hauptoberfläche in einem Abstand von dem dritten Basis-Störstellengebiet (2b) im glei chen Schritt wie demjenigen des Ausbildens des ersten Emit ter-Störstellengebiets (4),
Ausbilden eines vierten Basis-Störstellengebiets (2a) eines ersten Leitungstyps in der Hauptoberfläche, das das dritte Basis-Störstellengebiet (2b) und das zweite Emitter- Störstellengebiet (4) umgibt, nach Ausbilden des Kollektor- Störstellengebiets (6) und vor Ausbilden der Feldisolier schicht (12), und
Ausbilden eines fünften Basis-Störstellengebiets (51) eines ersten Leitungstyps, das das zweite Emitter-Störstel lengebiet (4) umgibt und eine höhere Störstellenkonzentration als das vierte Basis-Störstellengebiet (2a) besitzt, im glei chen Schritt wie demjenigen des Ausbildens des zweiten Basis- Störstellengebiets (51).