DE19519321C2

DE19519321C2 - Frequenzteiler mit dualer, aktaler, dezimaler oder hexadezimaler Divisoreingabe

Info

Publication number: DE19519321C2
Application number: DE1995119321
Authority: DE
Inventors: Gerhard Kultscher
Original assignee: GERHARD KULTSCHER IND ELEKTRON
Current assignee: GERHARD KULTSCHER IND ELEKTRON
Priority date: 1995-05-26
Filing date: 1995-05-26
Publication date: 1997-10-16
Anticipated expiration: 2015-05-27
Also published as: DE19519321A1

Description

Bei digitalen Verhältnisregelungen ist es erforderlich, die Relation zweier Regelgrößen mittels eines veränderbaren Frequenzteilers vorzuwählen. Zur Erzeugung beliebiger Frequenzen bei Synthesizern oder zur Wegstreckenvorwahl von Positioniersystemen werden ebenfalls programmierbare Frequenzteiler eingesetzt. Bei der Frequenzteilung wird innerhalb einer Zyklusdauer eine ganzzahlige Anzahl aufeinanderfolgender Impulse eingelesen, durch eine nichtganzzahlige Dual-, Oktal-, Dezimal- oder Hexadezimalzahl →1 dividiert und als Resultat eine dem Zahlensystem entsprechende z. B. dekadische Anzahl aufeinanderfolgender Impulse ausgegeben, ohne daß eine Auf- bzw. Abrundung des Ergebnisses am Zyklusende stattfindet. Die Frequenz und das Impuls/Pausenverhältnis der zu teilenden Impulsfolge ist beliebig.

Da eine direkte Division eines einzelnen Impulses bzw. mehrerer Impulse durch eine nichtganzzahlige Zahl nicht möglich ist, wird die Division durch Auf- bzw. Abrunden des Divisors zur nächst größeren bzw. kleineren ganzen Zahl wechselweise in Abhängigkeit des zu rundenden Wertes gewandelt. In manchen Anwendungsfällen ist es äußerst wichtig, den Mittelwert der Frequenz während einer Zyklusdauer nicht zu lange und zu weit abweichen zu lassen. Um eine genauere Verteilung des Ergebnisses bzw. eine gute Symmetrie der frequenzgeteilten Impulsfolge während einer Zyklusdauer zu erreichen, wird ein häufiges Wechseln des Divisors angestrebt. Das Wechseln des Divisors und das Wechseln von unterschiedlichen Zeitabständen des Divisorwechsels bzw. das Variieren des Verhältnisses der Auf- bzw. Abrundungsdauer während einer Teilungsperiode wird durch den Divisor selbst festgelegt, und gewährleistet ein Minimum an Periodenlängenschwankungen (Jitter).

Stand der Technik

In der DE 35 21 288 C2 wird eine nichtganzzahlige Dezimalzahl in einen Bruch gewandelt. Der Nenner bestimmt die Periodendauer. Eine Aufrundung findet statt für die Dauer des Zählers. In der verbleibenden Zeit wird abgerundet.

Nachteilig ist hier die Notwendigkeit einer umständlichen Wandlung der nichtganzzahligen Dezimalzahl in einen Bruch. Es ergibt sich eine große Abweichung des Frequenzmittelwertes während einer Periodendauer, da der Divisor nur einmal - falls nicht durch aufwendige Tabellen definiert - gewechselt wird. Es entsteht ein Rundungsfehler.

Die DE 37 05 629 A1 beschreibt ein anderes Verfahren, bei dem auf dualer Basis eine kleine Anzahl (3 Bit) hinter dem Komma zur Festlegung der Divisorrundung verwendet wird. Nachteilig ist hier die Notwendigkeit einer Wandlung des Divisors in eine Dualzahl. Das Wechseln der Frequenz findet während einer Periode nur einmal statt, so daß nur eine einmalige Rundung im ganzzahligem Bereich für die gesamte Dauer des nichtganzzahligen Bereichs durchgeführt wird. Dies ist nur angemessen, wenn der nichtganzzahlige Anteil im Verhältnis zum ganzzahligen Anteil, was für diesen Teiler zutrifft, sehr klein ist, da sonst große Frequenzmittelwertabweichungen während einer Periode auftreten. Es ist ein großer Schaltungsaufwand erforderlich.

Ein ähnliches Verfahren beschreibt auch die US 5 224 132 auf dezimaler Basis, mit gleichen Nachteilen.

Aufgabe der Erfindung

Aufgabe der Erfindung ist die Schaffung einer Teileranordnung, die obige Nachteile nicht aufweist.

Lösung der Aufgabe

Gelöst wird die Aufgabe durch die Merkmale des Anspruchs 1.

Die Unteransprüche erfassen vorteilhafte Weiterbildungen der Erfindung.

Beschreibung von besonders günstigen Anwendungsbeispielen

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen in Verbindung mit den nachfolgenden Abbildungen noch näher erläutert.

Es zeigt:

Abb. 1: einen erfindungsgemäßen Frequenzteiler mit dualer, oktaler, dezimaler oder hexadezimaler Divisoreingabe in einer vereinfachten Prinzipdarstellung, wobei gilt:
dual: X = 2; oktal: X = 8; dezimal: X = 10; hexadezimal: X = 10H;

Abb. 2: einen erfindungsgemäßen Frequenzteiler mit dualer Divisoreingabe in einer vereinfachten Prinzipdarstellung;

Abb. 3: die Wirkungsweise des erfindungsgemäßen Frequenzteilers im Dezimalsystem;

Abb. 4: die Wirkungsweise des erfindungsgemäßen Frequenzteilers im Dualsystem;

Abb. 5: ein Flußdiagramm des Frequenzteilers mit einer Dekade;

Abb. 6: ein Flußdiagramm des Frequenzteilers mit zwei Dekaden;

Abb. 7: eine Gesamtübersicht; und

Abb. 8: einen Frequenzteiler im Dualsystem.

Wirkungsweise Dezimalsystem

Die Wirkungsweise des Frequenzteilers im Dezimalsystem wird in Abb. 3 dargestellt und nachfolgend erläutert.

Zuerst wird 3mal durch 2 und anschließend 7mal durch 1, d. h. durch 1,3 dividiert. Dieser Vorgang wird 8mal wiederholt.

Jetzt wird 2mal durch 2 und anschließend 8mal durch 1, d. h. durch 1,2 dividiert. Dieser Vorgang wird 2 mal wiederholt.

Es wurde bisher durch 1,28 dividiert. Dieser Vorgang wird 4mal wiederholt.

In der gleichen Weise wird jetzt durch 1,27 dividiert. Dieser Vorgang wird 6mal wiederholt und damit der Divisionszyklus beendet.

Es wird also von der niederwertigsten Stelle aus betrachtet die Division mit dem Divisor 1,274 in die Divisionen mit den ab- bzw. aufgerundeten Divisoren 1,27 und 1,28 zerlegt, wobei die Aufrundung durch die Addition um den Wert 0,01 zum abgerundeten Divisor erfolgt.

Auf die gleiche Weise werden dann diese beiden Divisoren jeweils in zwei Divisionen mit den Divisoren 1,2 und 1,3 zerlegt, wobei zur Divisoraufrundung der Wert 0,1 beträgt.

Zuletzt findet eine Zerlegung der Divisoren 1,2 und 1,3 in Divisionen mit den ganzzahligen Divisoren 1 und 2, mit dem Additionswert 1 zur Aufrundung statt.

Die frequenzgeteilte Impulsfolge bestimmt mit dem Rundungswert der niederwertigeren Stelle die Dauer des Divisionsvorganges für den aufgerundeten Divisor, und das Zehnerkomplement des Rundungswertes, für den abgerundeten Divisor, so daß die Division mit dem Divisor 1,28 4mal, und mit dem Divisor 1,27 6mal stattfindet usw.

Als Ergebnis der Division mit dem Divisor 1,274 stehen 1000 Ausgangsimpulse zur Verfügung. Der Divisor wurde hierbei 200mal (2mal pro 10 frequenzgeteilte Impulse) in unterschiedlichen Abständen gewechselt.

Die Aufteilung der einzelnen Divisionsvorgänge in den verschiedenen Stufen dieses Divisionszyklus, mit den unterschiedlich gerundeten Divisoren, setzt sich wie folgt zusammen.

Die in dieser Reihenfolge durchgeführte Division ermöglicht eine kurze Periodendauer, die sich proportional zur Größe des Divisors verhält.

Die Genauigkeit erhöht sich pro durchlaufene Dekade während einer Teilungsperiode um eine Potenz.

Wirkungsweise Dualsystem

Die Wirkungsweise des Frequenzteilers im Dualsystem wird in Abb. 4 dargestellt und nachfolgend erläutert.

Zuerst wird 1mal durch 2 und anschließend 1mal durch 1, d. h. durch 1,1 (dual) dividiert.

Danach wird 0mal durch 2 und anschließend 2mal durch 1, d. h. durch 1,0 (dual) dividiert.

Als Ergebnis der Division mit dem Divisor 1,01 (dual) stehen 4 Ausgangsimpulse zur Verfügung.

Aufteilung der einzelnen Divisionen:

Ein weiteres Bespiel mit dem Divisor 1,0101001 ist in Abb. 8 dargestellt.

Wirkungsweise Oktalsystem Wirkungsweise Hexadezimalsystem Flußdiagramm

Der Signalfluß ist in den beiden Flußdiagrammen Abb. 5 und 6 dargestellt.

Das Abrunden des Divisors wird durch nichtbeachten der nachfolgenden Stellen realisiert und das Aufrunden durch die Addition von 1 (bzw. 0,1; 0,01 usw.) in der jeweiligen Stelle. Mittels eines dualen, oktalen, dezimalen oder hexadezimalen Zählers und eines Komparators wird die Auf- bzw. Abrundung des Divisors festgelegt. Eine Aufrundung findet statt, wenn der Zählerstand "b" kleiner als die Eingabe "a" ist, und eine Abrundung, wenn der Zählerstand "b" gleich bzw. größer als die Eingabe "a" ist.

Da keine aufwendigen Wandlungen für die Divisoreingabe erforderlich sind und keine Tabellen für einen Divisorwechsel erstellt werden müssen, kann der Schaltungsaufbau z. B. in CMOS-Technik realisiert werden, so daß hohe Frequenzen problemlos dividiert werden können. Der Komparator wird durch einen Vorwahlzähler ersetzt, der vom Überlauf bis zum Erreichen der Vorwahl "a" die Addition "+1" aktiviert.

Die Addition wird bewirkt, indem nach erreichter Vorwahl des Vorwahlzählers ein zusätzliches Flip-Flop mit dem darauffolgenden Impuls umgeschaltet werden muß, so daß kein Addierer erforderlich wird.

Die Schaltung ist in Abb. 1 mit dem zum Verständnis erforderlichen Einzelheiten dargestellt. Für die unterschiedlichen Zahlensysteme sind lediglich dementsprechende Zähler bzw. Vorwahlzähler einzusetzen.

Untersetzer

Mittels eines einstelligen programmierbaren Untersetzers (Abb. 7), der dem Ausgang des Frequenzteilers nachgeschaltet ist, wird verhindert, daß sich Frequenzabweichungen während einer Teilungsperiode auf nachfolgende Komponenten z. B. einem Digitalregler auswirken. Außerdem läßt sich mit diesem Untersetzer die Integrationszeit des Digitalreglers beeinflussen.

Bereichsvorwahl

Durch eine Aufteilung in verschiedene Teilungsbereiche mittels zusätzlicher Frequenzteiler bzw. Impulsvervielfacher (Abb. 7), die dem eigentlichen Frequenzteiler vorgeschaltet sind, lassen sich Teilungsverhältnisse <1 realisieren. Außerdem läßt sich auf diese Weise die Auflösung, für die in diesem Beispiel dargestellte Digitalregelung, verbessern, da, durch das Kombinieren der unterschiedlichen Bereiche, hohe Ausgangsimpulszahlen zur weiteren Verarbeitung erzielt werden.

PID-Spannungsregler

Dem Ausgang des Reglers (Abb. 7) kann noch ein Spannungsregler mit dem Sollwert 0 nachgeschaltet werden, wodurch das Integral des Verhältnisses A zu B auch bei Stellgrößenänderungen konstant bleibt.

Vorteile

Der Divisor kann, ohne daß eine Wandlung erforderlich wird, unmittelbar bei jedem Teiler der verschiedenen Zahlensysteme zur Eingabe benutzt werden. Die Dauer einer Teilungsperiode ist kurz. Es findet nur eine geringe Frequenzabweichung während einer Teilungsperiode, insbesondere im Dualsystem, statt. Am Periodenende besteht eine absolute Genauigkeit des Teilungsergebnisses. Es läßt sich ein beliebig großer Einstellbereich in beliebig kleinen Stufen realisieren. Die Kommastellen sind einfach und beliebig erweiterbar (siehe Abb. 5 und 6). Der Bauteileaufwand ist gering.

Vergleich 1 (eine dem Anmelder bekannte Schaltung)

Hier wird die Division zuerst in eine ganzzahlige Subtraktion gewandelt.

10000/2,100 = 4761,904
10000-5239 = 4761 (Divisor: 2,100399).

Durch eine Torschaltung werden pro 10 Impulse 5 Impulse, pro 100 Impulse 2 Impulse, pro 1000 Impulse 3 Impulse und pro 10000 Impulse 9 Impulse gesperrt.

Nachteile

Es ist eine Wandlung in eine Subtraktion erforderlich. Die Zyklusdauer ist konstant und generell wesentlich größer. Der Rundungsfehler ist am Zyklusende unter Umständen relativ groß.

Vergleich 2 (DE 35 21 288 C2)

Hier wird eine nichtganzzahlige Dezimalzahl in einen Bruch gewandelt. Der Nenner bestimmt die Periodendauer. Eine Aufrundung findet statt für die Dauer des Zählers. In der verbleibenden Zeit wird abgerundet.

Nachteile

Es ist eine umständliche Wandlung der nichtganzzahligen Dezimalzahl in einen Bruch erforderlich. Es ergibt sich eine große Abweichung des Frequenzmittelwertes während einer Periodendauer, da der Divisor nur einmal - falls nicht durch aufwendige Tabellen definiert - gewechselt wird. Es entsteht ein Rundungsfehler.

Vergleich 3 (DE 37 05 629 A1)

In einem anderen Verfahren auf dualer Basis werden eine kleine Anzahl (3 Bit) hinter dem Komma zur Festlegung der Divisorrundung verwendet.

Nachteile

Es ist eine Wandlung des Divisors in eine Dualzahl erforderlich. Das Wechseln der Frequenz findet während einer Periode nur einmal statt, so daß nur eine einmalige Rundung im ganzzahligen Bereich für die gesamte Dauer des nichtganzzahligen Bereichs, durchgeführt wird. Dies ist nur angemessen, wenn der nichtganzzahlige Anteil im Verhältnis zum ganzzahligen Anteil, was für diesen Teiler zutrifft, sehr klein ist, da sonst große Frequenzmittelwertabweichungen während einer Periode auftreten. Es ist ein großer Schaltungsaufwand erforderlich.

Ein ähnliches Verfahren ist in der US 5 224 132 auf dezimaler Basis dargestellt.

Claims

1. Teileranordnung mit fraktionierter Frequenzteilung, mit der innerhalb einer Periode Impulse durch eine nichtganzzahlige Zahl eines Zahlensystems, wie Dual-, Oktal-, Dezimal- oder Hexadezimalzahl, die größer als 1 ist, dividiert werden und eine dem Zahlensystem entsprechende, z. B. dekadische Anzahl von Impulsen ausgegeben wird, dadurch gekennzeichnet, daß die Teileranordnung mehrere, wie vier Zähler (Z 0, Z 1, Z 2, Z 3), eine entsprechende Anzahl Komparatoren (FF 0, FF 1, FF 2, FF 3) sowie mehrere, wie drei Addierer (ADD 1, ADD 2, ADD 3) enthält und als Schaltung mittels diskreter Bauelemente oder als integrierter Schaltkreis derart aufgebaut ist, daß die Divisoreingabe mit den Zählern (Z 0, Z 1, Z 2, Z 3) gemäß dem Zahlensystem programmierbar ist und z. B. dual, oktal, dezimal oder hexadezimal erfolgt, und daß durch Auf- und Abrundung jeder niederwertigeren Stelle zur jeweils höherwertigeren Stelle im nichtganzzahligen Bereich, bis hin zur niederwertigsten Stelle im ganzzahligen Bereich - mittels der Addierer (ADD 1, ADD 2, ADD 3), gesteuert durch die Komparatoren (FF 0, FF 1, FF 2, FF 3) - eine schrittweise und selbständige, aus der Eingabe resultierende Wandlung in eine ganzzahlige Division mit zwei Divisoren mit der Differenz 1 - mittels des einen Zählers (Z 0), des einen zugehörigen Komparators (FF 0) und des einen Addierers (ADD 1) - erfolgt, die dann durch ständiges Wechseln (nach Bedarf) - z. B. bis zu zweimal pro 2 frequenzgeteilte Impulse (dual), 8 frequenzgeteilte Impulse (oktal), 1 0 frequenzgeteilte Impulse (dezimal) bzw. 16 frequenzgeteilte Impulse (hexadezimal) - bestimmt durch den nichtganzzahligen Anteil - mit den weiteren Zählern (Z 1, Z 2, Z 3), den weiteren Komparatoren (FF 1, FF 2, FF 3) und den Addierern (ADD 1, ADD 2, ADD 3) - die Abweichung der Ausgangsfrequenz bzw. des Mittelwertes der Ausgangsfrequenz, d. h. Periodenlängenschwankungen (Jitter) auf ein Minimum reduzieren.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Kette von Vorwahlzählern (Z 0, Z 1, Z 2, Z 3) vorgesehen ist, derart, daß die Divisoreingabe ohne jegliche Wandlung unmittelbar erfolgt, im ganzzahligen Bereich den Divisor bestimmt und im nichtganzzahligen Bereich die Kette von Vorzählern (Z 0, Z 1, Z 2, Z 3) einstellt, die ihrerseits den Divisorwechsel bestimmen.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Festlegung des Divisorwechsels dadurch bestimmt wird, indem im nichtganzzahligen Bereich jede niederwertigere Stelle ihre höherwertige Stelle beeinflußt, d. h., daß infolge des Zählvorgangs der frequenzgeteilten Signale mit den weiteren Zählern (Z 1, Z 2, Z 3) bis zum Erreichen des Eingabewertes des Divisors jeder Stelle, gespeichert in zugehörigen, als Flip-Flop-Schaltung ausgestalteten Komparatoren (FF 1, FF 2, FF 3) eine sich fortpflanzende Addition zur höherwertigen Stelle mit den weiteren Addierern (ADD 2, ADD 3) bis hin zur ersten ganzzahligen Stelle mit dem ersten Addierer (ADD 1) um den Wert 1 (bzw. 0,1; 0,01 usw.) ausgelöst wird, wodurch Variationen des Verhältnisses der Auf- bzw. Abrundungsdauer erreicht werden.

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Kette von Vorwahlzählern (Z 1, Z 2, Z 3) beliebiger Länge im nichtganzzahligen Bereich vorgesehen ist, und daß das frequenzgeteilte Signal als Zählimpuls für diese Kette von Vorwahlzählern benutzt wird.

5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Aufbau derart ist, daß der Ausgangsimpuls jedes Vorwahlzählers (Z 1, Z 2, Z 3) im nichtganzzahligen Bereich als Zählimpuls der jeweils folgenden Stelle benutzt wird.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Aufbau derart ist, daß beliebig viele Stellen sowohl im ganzzahligen wie auch im nichtganzzahligen Bereich kaskadenförmig aneinandergereit werden können, so daß eine Frequenz in beliebig kleinen Schriften über einen beliebig großen Bereich variiert werden kann.

7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Addition in jeder Stelle um den Wert 1 (bzw. 0,1; 0,01 usw.) durch den Setzvorgang eines Flip-Flop (ADD 1, ADD 2, ADD 3) erzielt wird.

8. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zur Festlegung der Addition bzw. zur hierdurch resultierenden Divisorumschaltung jeder Stelle ein Vorwahlzähler (Z 1, Z 2, Z 3) derart mit einem Flip-Flop (FF 1, FF 2, FF 3) verknüpft ist, daß sich die Funktion eines Komparators ergibt.

9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorwahlzähler (Z 1, Z 2, Z 3) derart verknüpft sind, daß sich die Funktion von Komparatoren im Dualsystem unmittelbar durch die Vorwahlzähler ergibt.

10. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung für ein Zahlensystem eingesetzt wird, das ein 2-Bit-System darstellt, das pro Stelle von 0 bis 3 zählt.

11. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung für ein Zahlensystem eingesetzt wird, das ein 5-Bit-System (oder ein Mehr-als-5-Bit-System) darstellt.

12. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Aufbau derart ist, daß das frequenzgeteilte Signal durch einen einstelligen programmierbaren Teiler bzw. Vorwahlzähler untersetzt wird, so daß sich Frequenzabweichungen nicht auf nachgeschaltete Komponenten, z. B. einen Digitalregler, auswirken.

13. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß Teiler- und Multiplikatoranordnungen vorgesehen sind, die eine Bereichsvorwahl ermöglichen, wodurch die Auflösung erhöht und die Eingabe von Teilungsverhältnissen kleiner als 1 ermöglicht wird.

14. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein PID-Spannungsregler nachgeschaltet ist, der den Zählerstand des Vorwärts-/Rückwärtszählers konstant hält, so daß erforderliche Stellgrößenänderungen nicht durch Regelabweichungen erzeugt werden.