DE1614999A1 - Verfahren zur Herstellung von Halbleitervorrichtungen mit einer einem vorgegebenen Flaechenmuster entsprechenden dielektrischen Schicht auf der Oberflaeche eines Halbleiterkoerpers - Google Patents
Verfahren zur Herstellung von Halbleitervorrichtungen mit einer einem vorgegebenen Flaechenmuster entsprechenden dielektrischen Schicht auf der Oberflaeche eines HalbleiterkoerpersInfo
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Description
16U999
Western Electric Company inc.
195 Broadway
NEW XORK 10007
195 Broadway
NEW XORK 10007
case no· BEEGH A. A. 1-1 A 29 641
Verfahren zur Herstellung von Halbleitervorrichtungen mit einer
einem vorgegebenen Flächenmuster entsprechenden dielektrischen Schicht auf der Oberfläche eines Halbleiterkörpers»
Die Verwendung von dielektrischen Überzügen zur Maskierung, d.h.
Abschirmung bestimmter Flächenbereiche zum Zweck der Eindiffundlerung und zum Schichtauftrag an Halbleiterkörpern wie auch zum Schutz
des Halbleiters während und nach dem Herstellungsprozeß ist allgemein bekannt. Diese Verfahren sind insbesondere zur Herstellung von Planar-
und Feldeffekt-Halbleitervorrichtungen der verschiedenen Typen entwickelt
worden. Längere Zeit hindurch wurde allgemein Siliziumoxyd als dielektrischer Überzug auf verschiedenen Halbleitern als Unterlage
verwendet. Siliziumoxyd hat für diesen Zweck den besonderen Vorteil der Ätzbarkeit durch Fluorwasserstoffsäure, welche die zur
Festlegung des Flächenmusters der dielektrischen Schicht durch photographische Atzung üblicherweise verwendeten Substanzen nicht angreift.
Neuerdings haben einige andere dielektrische Stoffe zur Verwendung
anstelle von Siliziumoxyd beträchtliches Interesse gewonnen. Insbesondere
Siliziumnitrid, Aluminiumoxyd und gewisse Mischoxyde, insbe sondere Aluminiumsilikate, bieten hier einige Vorteile für die Maskierung
sowohl beim Eindiffundieren wie auch beim Schichtauftrag
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ferner für den Langzeltschutz und hinsichtlich erhöhter ünfan&skennwerte
der hergestellten Halbleitervorrichtungen.
Keine der genannten Substanzen 1st jedoch im wesentlichen Maße in
der von Siliziumoxyd bekannten Weise mit Fluorwasserstoffsäure ätzbar. Statt dessen kann für diesen Zweck bei höherer Temperatur einwirkende
Phosphorsäure verwendet werden, wobei Jedoch insofern ein neues Problem auftritt, als das Ätzmittel die üblichen organischen photographischen
Maskierungsüberzüge zur Bestimmung des Ätzmusters angreift.
Aufgabe der Erfindung ist die Schaffung eines Verfahrens der eingangs
genannten Art, mit dem sich auf einfache Weise Flächenmuster zur Maskierung in dielektrischen Überzügen aus Siliziumnitrid, Aluminiumoxyd
oder Aluminiumsilikat erzeugen lassen. Bei einem Verfahren der eingangs genannten Art sieht die Erfindung zur Lösung dieser Aufgabe
hauptsächlich folgende Verfahrensschritte vor:
a) auf der Oberfläche des Halbleiterkörpers wird eine erste Schi 4i;
Siliziumnitrid, Aluminiumoxyd oder Aluminiumsilikat aufgebracht;
b) über der ersten Schicht wird nach einem vorgegebenen Flächenmuster
eine zweite Schicht aus Siliziumoxyd, Molybdän oder Platin aufgebracht;
c) die Schichten werden mit einer Lösung von Phosphorsäure behandelt,
wodurch nur die nicht durch das Flächenmuster der zweiten Schicht abgedeckten Flächenbereiche der ersten Schicht entfernt werden.
Gemäß einer Beispielsausführung des erfindungsgemäßen Verfahrens wird auf den Halbleiterkörper über einer Schicht aus Siliziumnitrid
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eine solche aus Siliziumoxyd aufgebracht. Sodann wird auf der Oberfläche der Siliziumoxydschicht eine photographische Ätzmaske aufgebracht,
welche das vorgegebene Flächenmuster der dielektrischen Schicht bestimmt. Der Halbleiter wird dann wie üblich mit einer
Lösung von Fluorwasserstoffsäure behandelt, welche die von der Maske
nicht abgedeckten Flächenbereiche der Siliziumoxydschicht entfernt und die darunter angeordneten Flächenbereiche der Siliziumnitridschicht
freilegt. Öle Fluorwasserstoffsäure greift dabei die untere dielektrische Schicht nicht wesentlich an. Hierauf wird der Halbleiter
mit heißer Phosphorsäure behandelt, welche die untere Nitridschicht
in den nicht durch Siliziumoxyd abgedeckten Flächenbereichen angreift. In den durch Siliziumoxyd geschützten Flächenbereichen
tritt keine wesentliche Ätzwirkung auf, so daß die ursprüngliche photographische Atzmaske schließlich auch In der Siliziumnitridschicht
abgebildet ist.
Bei einer anderen Ausführung des erfindungsgemäSen Verfahrens wird
anstelle von Siliziumoxyd Schichten aus Molybdän oder Platin aufgebracht und mit Salpetersäure bzw. Königswasser geätzt, wobei diese
Ätzmittel wiederum die photographische Maske und die untere dielektrische
Schicht nicht angreifen.
Wesentlich für die Erfindung ist die Aufbringung einer zusätzlichen
Schicht auf den Halbleiter, deren Formgebung nach einem Üblichen photographischen Maskierungs- und Ätzverfahren erfolgt und die wiederum
als Maske für die Ätzung der unteren dielektrischen Schicht ·
dient.
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Unter Bezugnahme auf die Zeichnungen wird die Erfindung anhand einiger Ausführungsbeispiele näher erläutert. Die Figuren 1, 2 und
3 geben schematisch Querschnitte einer Halbleitervorrichtung in aufeinanderfolgenden Herstellungszuständen bei der Durchführung des
erfindungsgemäßen Verfahrens wieder.
Gemäß Flg. 1 besteht die Halbleitervorrichtung 10 aus einer halbleitenden Siliziumoxyd-Einkristallscheibe 11 als Grundkörper, welcher
eine durch epitaxiale Ablagerung erzeugte Oberflächenschicht umfassen kann. Auf einer Oberfläche des Grundkörpers wird in bekannter Verfahrensweise
mit einer Schicht 12 aus Siliziumnitrid versehen. Solche
dadurch a überzüge werden vorzugsweise/aufgebracht, daö Siliziumwasserstoff
(Si H^) und Ammoniak (NH-,) in einem als Trägergas dienenden Wasserstoffstrom
gemischt und bei einer Temperatur von etwa 850 - 900° Celsius
in eine den Siliziumkörper enthaltende Kammer eingeführt wird. Bei der hier ablaufenden Reaktion zerfällt der Siliziumwasserstoff
unter Bildung von Siliziumnitrid, welches sich auf der Siliziumoberfläche ablagert. Typische Werte für die Stärke der Siliziumnltrldschicht
liegen bei etwa loOO Angstrom.
Bei einer anderen Ausführungswelse des Verfahrens wird in ebenÄlls
an sich bekannter Weise eine Schicht 12 aus Aluminiumoxyd aufgebradit.
Hierbei wird z.B. ein Wasserstoff strom mit einer Beimengung von Aluminiumtrichlorld bei etwa 1000° Celsius mit Kohlendioxyd gemischt
und zur Einwirkung auf den Halbleiter gebracht. FUr die Zwecke der
Erfindung kommen Schichtstärken von etwa 2000 bis 3000 £ogstro» Un.
Betracht. In weiterer Abwandlung des Verfahrens wird «In· Schicht
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aus einem Mischoxyd wie Aluminiumsilikat aufgebracht, welches z.B.
durch Beimengung von Siliziumtetrachlorid zu dem gemäß vorangehendem Ausführungsbeispiel für den Auftrag von Aluminiumoxyd verwendeten
Aluminiumtrichlorid erzeugt wird.
Eine zweite, gegen Phosphorsäure beständige, jedoch mit den für organische
Photomasken üblichen Atzmitteln versetzbare Schicht 13 wird
anschließend über der Schicht 12 aufgebracht. Bevorzugt wird hierfür
erfindungsgemäß Siliziumoxyd mit einer Schichtstärke von 2000 bis 3000 Sngström aufgetragen. Hierfür kommen an sich übliche Verfahren
in Betracht, die auf der Reaktion eines Gemischs von Wasserstoff,
Siliziumtetrachlorid und Kohlendioxyd beruhen. Auf der Oberfläche der Siliziumoxydschicht wird eine photographische Maske 1Ψ aufgebracht,
deren dem vorgegebenen Flächenmuster entsprechende Aussparungen in den Zeichnungsfiguren mit 15 bezeichnet sind. Anschließend
wird die Halbleitervorrichtung lO mit einer gepufferten Fluorwasserstofflösung
behandelt, wobei die von der Photomaske nicht abgedeckten Flächenbereiche der Siliziumoxydschicht 13 gemäß Fig. 2 innerhalb der
Aussparungen 15 bis zur Oberfläche der Schicht 12 abgetragen werden.
„Da die verwendete Fluorwasserstoffsäure weder Siliziumnitrid noch
Aluminiumoxyd und Aluminiumsilikat wesentlich angreift, bleibt diese Ätzung auf die Tiefe der Siliziumoxydschicht beschränkt. Molybdän
und Platin, beide anstelle von Siliziumoxyd für die Schicht 13 verwendbar, bilden wirksame Schutzschichten gegen den Angriff von Phosphorsäure
und können zur selektiven Ätzung in Verbindung mit Photomasken herangezogen werden. Ätzmittel für Molybdän bzw. Platin sind
Salpetersäure bzw. Mischungen von Königswasser.
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Zur Fertigstellung der Maskierung des Halbleiterkörpers wird dieser
mit einer Lösung von heißer Phosphorsäure behandelt, welche die von dem Siliziumoxyd der Schicht 13 nicht abgedeckten Flächenbereiche
der dielektrischen Schicht 12 gemäß Fig. 3 abträgt. Gleichzeitig wird die nicht mehr benötigte Photomaske I^ durch das letztgenannte
Ätzmittel abgetragen. Auch das Siliziumoxyd der Schicht 13 wird von
diesen Ätzmitteln angegriffen, jedoch mit einer im Vergleich zu der dielektrischen Schicht 12 wesentlich geringeren Reaktionsgeschwindigkeit,
so daß die von der Siliziumoxydschicht gebildete Maske während des letzten Ätzvorganges ausreichend wirksam bleibt.
Entsprechend wird die selektive Ätzung bei Verwendung von Masken aus Slliziumnitrld, Aluminiumoxyd und Aluminiumsilikat durchgeführt.
Solche Schichten brauchen nicht in unmittelbarer Berührung mit der Halbleiteroberfläche zu stehen. Diese können vielmehr insbesondere
über eine unmittelbar auf der Halbleiteroberfläche angeordnete Slliziumoxydschicht
aufgebracht werden. Die Durch ätzung des Flächenmusters wird bei einer solchen Zwischenschicht ebenfalls mit Fluorwasserstoffsäure
ausgeführt, wobei die dielektrische Schicht 12 als Maske wirkt.
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Claims (1)
1. Verfahren zur Herstellung von Halbleitervorrichtungen mit einer
einem vorgegebenen Flächenmuster entsprechenden dielektrischen Schicht auf der Oberfläche eines Halbleiterkörpers, gekennzeichnet durch folgende
Verfahrensschritte:
a) auf der Oberfläche des Halbleiterkörpers wird eine erste Schicht
(12) aus Siliziumnitrid, Aluminiusoiyd oder Aluminiumsilikat aufgebracht;
b) über der ersten Schicht Wird nach einem vorgegebenen Flächenmuster
eine zweite Schicht (13) aus Slltsslunoxyd, Molybdän oder
Platin aufgebracht?
c) die Schichten werden mit einer Lösung von Phosphorsäure behandelt,
wodurch nur die nicht durch das Flächenmuster der zweiten Schicht abgedeckten Pläeheribereiehe der ersten Schicht entfernt werden.
2· Verfahren nach Anspruch 1, dadurch gekennzeichnet, das die Herstellung
des Flächenmusters in der zweiten Schicht durch photographische Maskierung und Ätzung erfolgt«
3· Verfahren nach ÄEgprueh ls dadurch gekennzeichnet, daß auf der
oberfläche des Haiblelfc©3?körp©rs unter der ersten Schicht eine
Zwischenschicht aus Slllziusioxyd aufgebracht wird.
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19671614999 Ceased DE1614999B2 (de) | 1966-04-08 | 1967-04-03 | Verfahren zum herstellen einer maskierungsschicht aus dielektrischem material |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US3479237A (de) |
| BE (1) | BE689341A (de) |
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| ES (1) | ES339478A1 (de) |
| FR (1) | FR1516347A (de) |
| GB (1) | GB1178180A (de) |
| IL (1) | IL27509A (de) |
| NL (1) | NL141329B (de) |
| NO (1) | NO119149B (de) |
| SE (1) | SE313624B (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2754396A1 (de) * | 1976-12-30 | 1978-07-13 | Ibm | Verfahren zum herstellen von duennfilmmustern |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979768A (en) * | 1966-03-23 | 1976-09-07 | Hitachi, Ltd. | Semiconductor element having surface coating comprising silicon nitride and silicon oxide films |
| NL153374B (nl) * | 1966-10-05 | 1977-05-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
| US3767463A (en) * | 1967-01-13 | 1973-10-23 | Ibm | Method for controlling semiconductor surface potential |
| USRE28402E (en) * | 1967-01-13 | 1975-04-29 | Method for controlling semiconductor surface potential | |
| GB1190893A (en) * | 1967-05-04 | 1970-05-06 | Hitachi Ltd | A Method of Manufacturing a Semiconductor Device and a Semiconductor Device Obtained Thereby |
| US3640782A (en) * | 1967-10-13 | 1972-02-08 | Gen Electric | Diffusion masking in semiconductor preparation |
| USRE28653E (en) * | 1968-04-23 | 1975-12-16 | Method of fabricating semiconductor devices | |
| JPS4813986B1 (de) * | 1968-06-12 | 1973-05-02 | ||
| DE1764759C3 (de) * | 1968-07-31 | 1983-11-10 | Telefunken Patentverwertungsgesellschaft Mbh, 6000 Frankfurt | Verfahren zum Kontaktieren einer Halbleiterzone einer Diode |
| FR2020020B1 (de) * | 1968-10-07 | 1974-09-20 | Ibm | |
| US3923562A (en) * | 1968-10-07 | 1975-12-02 | Ibm | Process for producing monolithic circuits |
| US3607448A (en) * | 1968-10-21 | 1971-09-21 | Hughes Aircraft Co | Chemical milling of silicon carbide |
| JPS492512B1 (de) * | 1969-02-14 | 1974-01-21 | ||
| US3807038A (en) * | 1969-05-22 | 1974-04-30 | Mitsubishi Electric Corp | Process of producing semiconductor devices |
| BE753245A (fr) * | 1969-08-04 | 1970-12-16 | Rca Corp | Procede pour la fabrication de dispositifs semiconducteurs |
| US3675314A (en) * | 1970-03-12 | 1972-07-11 | Alpha Ind Inc | Method of producing semiconductor devices |
| US3838442A (en) * | 1970-04-15 | 1974-09-24 | Ibm | Semiconductor structure having metallization inlaid in insulating layers and method for making same |
| FR2134172B1 (de) * | 1971-04-23 | 1977-03-18 | Radiotechnique Compelec | |
| US3964940A (en) * | 1971-09-10 | 1976-06-22 | Plessey Handel Und Investments A.G. | Methods of producing gallium phosphide yellow light emitting diodes |
| US3941905A (en) * | 1971-10-12 | 1976-03-02 | Pavena Ag | Method of continuously impregnating a textile fiber arrangement with liquids |
| US3860466A (en) * | 1971-10-22 | 1975-01-14 | Texas Instruments Inc | Nitride composed masking for integrated circuits |
| US3725151A (en) * | 1971-10-29 | 1973-04-03 | Motorola Inc | Method of making an igfet defice with reduced gate-to- drain overlap capacitance |
| US3725150A (en) * | 1971-10-29 | 1973-04-03 | Motorola Inc | Process for making a fine geometry, self-aligned device structure |
| US3787106A (en) * | 1971-11-09 | 1974-01-22 | Owens Illinois Inc | Monolithically structured gas discharge device and method of fabrication |
| JPS5538823B2 (de) * | 1971-12-22 | 1980-10-07 | ||
| US3961414A (en) * | 1972-06-09 | 1976-06-08 | International Business Machines Corporation | Semiconductor structure having metallization inlaid in insulating layers and method for making same |
| US3771218A (en) * | 1972-07-13 | 1973-11-13 | Ibm | Process for fabricating passivated transistors |
| US3926694A (en) * | 1972-07-24 | 1975-12-16 | Signetics Corp | Double diffused metal oxide semiconductor structure with isolated source and drain and method |
| US3885994A (en) * | 1973-05-25 | 1975-05-27 | Trw Inc | Bipolar transistor construction method |
| US3911168A (en) * | 1973-06-01 | 1975-10-07 | Fairchild Camera Instr Co | Method for forming a continuous layer of silicon dioxide over a substrate |
| US3873372A (en) * | 1973-07-09 | 1975-03-25 | Ibm | Method for producing improved transistor devices |
| US3900352A (en) * | 1973-11-01 | 1975-08-19 | Ibm | Isolated fixed and variable threshold field effect transistor fabrication technique |
| US3904454A (en) * | 1973-12-26 | 1975-09-09 | Ibm | Method for fabricating minute openings in insulating layers during the formation of integrated circuits |
| US3947298A (en) * | 1974-01-25 | 1976-03-30 | Raytheon Company | Method of forming junction regions utilizing R.F. sputtering |
| US3899373A (en) * | 1974-05-20 | 1975-08-12 | Ibm | Method for forming a field effect device |
| FR2288392A1 (fr) * | 1974-10-18 | 1976-05-14 | Radiotechnique Compelec | Procede de realisation de dispositifs semiconducteurs |
| DE2452289A1 (de) * | 1974-11-04 | 1976-05-06 | Siemens Ag | Halbleiterbauelement |
| JPS5193874A (en) * | 1975-02-15 | 1976-08-17 | Handotaisochino seizohoho | |
| US3976511A (en) * | 1975-06-30 | 1976-08-24 | Ibm Corporation | Method for fabricating integrated circuit structures with full dielectric isolation by ion bombardment |
| US4021270A (en) * | 1976-06-28 | 1977-05-03 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
| US4140547A (en) * | 1976-09-09 | 1979-02-20 | Tokyo Shibaura Electric Co., Ltd. | Method for manufacturing MOSFET devices by ion-implantation |
| US4092211A (en) * | 1976-11-18 | 1978-05-30 | Northern Telecom Limited | Control of etch rate of silicon dioxide in boiling phosphoric acid |
| DE2658124C3 (de) * | 1976-12-22 | 1982-05-06 | Dynamit Nobel Ag, 5210 Troisdorf | Verfahren zur Herstellung von Elektroschmelzkorund |
| NL7706802A (nl) * | 1977-06-21 | 1978-12-27 | Philips Nv | Werkwijze voor het vervaardigen van een half- geleiderinrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze. |
| US4135954A (en) * | 1977-07-12 | 1979-01-23 | International Business Machines Corporation | Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers |
| US4360900A (en) * | 1978-11-27 | 1982-11-23 | Texas Instruments Incorporated | Non-volatile semiconductor memory elements |
| US4226932A (en) * | 1979-07-05 | 1980-10-07 | Gte Automatic Electric Laboratories Incorporated | Titanium nitride as one layer of a multi-layered coating intended to be etched |
| US4394406A (en) * | 1980-06-30 | 1983-07-19 | International Business Machines Corp. | Double polysilicon contact structure and process |
| US4367119A (en) * | 1980-08-18 | 1983-01-04 | International Business Machines Corporation | Planar multi-level metal process with built-in etch stop |
| US4358326A (en) * | 1980-11-03 | 1982-11-09 | International Business Machines Corporation | Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing |
| FR2535525A1 (fr) * | 1982-10-29 | 1984-05-04 | Western Electric Co | Procede de fabrication de circuits integres comportant des couches isolantes minces |
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| US4745089A (en) * | 1987-06-11 | 1988-05-17 | General Electric Company | Self-aligned barrier metal and oxidation mask method |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
| US5880036A (en) * | 1992-06-15 | 1999-03-09 | Micron Technology, Inc. | Method for enhancing oxide to nitride selectivity through the use of independent heat control |
| US5523590A (en) * | 1993-10-20 | 1996-06-04 | Oki Electric Industry Co., Ltd. | LED array with insulating films |
| US6022751A (en) * | 1996-10-24 | 2000-02-08 | Canon Kabushiki Kaisha | Production of electronic device |
| US6444592B1 (en) | 2000-06-20 | 2002-09-03 | International Business Machines Corporation | Interfacial oxidation process for high-k gate dielectric process integration |
| CN100539035C (zh) * | 2004-09-10 | 2009-09-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成电路硅单晶片衬底背面氮化硅层的新腐蚀方法 |
| TWI534247B (zh) * | 2013-01-31 | 2016-05-21 | An etch paste for etching an indium tin oxide conductive film |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3406043A (en) * | 1964-11-09 | 1968-10-15 | Western Electric Co | Integrated circuit containing multilayer tantalum compounds |
-
1966
- 1966-04-08 US US541173A patent/US3479237A/en not_active Expired - Lifetime
- 1966-11-07 BE BE689341D patent/BE689341A/xx not_active IP Right Cessation
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- 1967-04-07 NL NL676704958A patent/NL141329B/xx not_active IP Right Cessation
- 1967-04-07 SE SE4869/67A patent/SE313624B/xx unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2754396A1 (de) * | 1976-12-30 | 1978-07-13 | Ibm | Verfahren zum herstellen von duennfilmmustern |
Also Published As
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| US3479237A (en) | 1969-11-18 |
| GB1178180A (en) | 1970-01-21 |
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