DE1524111B2 - Elektronische Datenverarbeitungsanlage - Google Patents

Description

Die Erfindung betrifft eine elektronische Datenverarbeitungsanlage gemäß dem Oberbegriff des Anspruchs 1.

Herkömmliche Datenverarbeitungsanlagen weisen Speicher, Eingabe/Ausgabegeräte und Recheneinheiten auf. Diese Einrichtungen sind über eine Kopplungseinrichtung, beispielsweise einen Multiplexer, miteinander verbunden. Außerdem sind Steuereinheiten zwischen den einzelnen Ein/Ausgabe-Geräten und dem Multiplexer erforderlich. Obwohl jede Steuereinheit zwischen mehrere Ein/Ausgabe-Geräte und den Multiplexer geschaltet sein kann, kann eine Steuereinheit gleichzeitig jeweils nur eine der Ein/Ausgabe-Einrichtungen an den Multiplexer ankoppeln. Folglich ist eine gesonderte Steuereinheit für jedes Ein/Ausgabe-Gerät erforderlich, das einen ständigen Zugang zu dem übrigen Teil des Rechensystems hat. Dies ist jedoch eine sehr kostenaufwendige Forderung, durch die der Umfang und damit die Kompliziertheit der Datenverarbeitungsanlage beträchtlich erhöht wird (»Computer Structures« von Ball und Newell, McGraw Hill Inc., 1970, Seiten 517 bis 542).

Aufgabe der Erfindung ist es, eine elektronische Datenverarbeitungsanlage zu schaffen, deren zentrales

Rechenwerk bzw. deren Prozessor ununterbrochen zu jedem Speicher und jedem Ein/Ausgabe-Gerät Zugriff haben kann, so daß ohne großen Aufwand weitere Ein/Ausgabe-Geräte, Speicher und ähnliche Baueinheiten hinzugefügt werden können, ohne daß ein Eingriff in ein bestehendes Rechensystem erforderlich ist. Gemäß der Erfindung ist diese Aufgabe durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 gelöst.

Bei der erfindungsgemäßen Datenverarbeitungsanlage ist das zentrale Rechenwerk bzw. der Prozessor über eine Ein/Ausgabe-Sammelleitung mit allen Ein/Ausgabe-Geräten und über eine Speicher-Sammelleitung mit allen Speichergeräten verbunden. Diese beiden Sammelleitungen weisen jeweils drei Leitergruppen, beispielsweise zur Übertragung von Wahladreßsignalen, Steuerbefehlen und Datensignalen auf. Bei der erfindungsgemäßen Datenverarbeitungsanlage ist somit gleichzeitig einerseits eine Datenübertragung zwischen dem zentralen Rechenwerk bzw. dem Prozessor und Ein/Ausgabe-Einrichtungen und andererseits zwischen dem zentralen Rechenwerk bzw. dem Prozessor und den Speichern möglich. Ferner kann bei der erfindungs- > gemäßen Datenverarbeitungsanlage zur Durchführung weiterer, beliebiger Funktionen diese nach dem Baukastenprinzip erweitert werden, indem nach Wunsch weitere Prozessoren, Speicher und Ein/Ausgabe-Geräte hinzugefügt werden, um auf diese Weise die Rechen-, Speicher- und Ein/Ausgabe-Kapazität zu erweitern.

Vorteilhafte Weiterbildungen der erfindungsgemä-Ben Datenverarbeitungsanlage sind in den Unteransprüchen angegeben.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnungen im einzelnen beschrieben. Es zeigt

F i g. 1 ein Blockschaltbild einer Datenverarbeitungsanlage,

Fig.2 ein vereinfachtes Blockschaltbild der Datenverarbeitungsanlage,

F i g. 3 eine schematische Darstellung der Wahl- und Informationsübertragungsschaltungen, die an die Eingabe-Ausgabeleitung der Anlage nach F i g. 1 angeschlossen sind,

F i g. 4 ein Blockschaltbild der Wahl- und Prioritäts-' schaltungen, die an die Speichersammelleitung der Anlage nach F i g. 1 angeschlossen sind,

Fig. 5 ein Blockschaltbild der Prozessor- und Speicherwahlgruppen zur Anwahl des Schnellspeichers nach F ig. 1,

Fig.6 ein Blockschaltbild der Informationsübertragungsstufe in einem Speicher, der an die Speichersammelleitung nach F i g. 1 angeschlossen ist,

F i g. 7 ein Blockschaltbild eines Ausschnitts der Zeitsteuerschatlung für die Anlage nach F i g. 1 und

F i g. 8 eine Übersicht über die Wellenform während eines Speichervorgangs bei einer Anlage nach Fig. 1.

Die in F i g. 1 als Blockschaltbild dargestellte Datenverarbeitungsanlage besitzt drei Hauptgruppen: Prozessoren, Eingabe-Ausgabe-Geräte und Speicher. Eine Speichersammelleitung 10 verbindet den arithmetischen 6<r Prozessor P₂ mit dem Speicherteil, von dem Kernspeicher 14 und 16 und einem Schnellspeicher 18 dargestellt sind. Die Anschaltung des Schnellspeichers erfolgt mittels eines Schalters 15. Eine Ein/Ausgabe-(E/A-) Sammelleitung 20 verbindet der Prozessor P₂ mit mehreren peripheren E/A-Geräten, beispielsweise einem Kartenleser 24, einem Fernschreiber 22 und einem Bandlocher 26. Über die Speichersammelleitung und die E/A-Sammelleitung werden Steuerinformationen und Daten in beiden Richtungen übertragen. Die Signale werden im Unterschied zur Serienübertragung parallel übertragen.

Der Prozessor P₂ kann auch die Datenübertragung zwischen den verschiedenen Speichern und magnetischen Trommelspeichern 28, 30 steuern, die über eine Trommelsteuerung 32 an einen Trommelprozessor P\ angeschlossen ist. Der Trommelprozessor überträgt Daten zwischen den Trommelspeichern 28 und 30 und den Speichern 14 und 16 mittels einer zweiten Speichersammelleitung 36. '

Nach F i g. 1 gehört zu der dargestellten Datenverarbeitungsanlage ferner ein Prozessor P₀, der über eine E/A-Sammelleitung 44 an E/A-Geräte 46 angeschlossen ist. Eine Speichersammelleitung 48 verbindet den Prozessor Po mit den Speichern 14,16 und 18.

Bei näherer Betrachtung der Verbindungen zwischen den Eingabe-Ausgabe-Geräten und der Sammelleitung 20 besitzt jedes periphere Gerät 22, 24 und 26 und die Trommelsteuerung 32 je zwei Parallelanschlußklemmen 22a, 22b; 24a, 24b; 26a, 266 und 32a, 326. Die E/A-Sammelleitung besteht ihrerseits aus mehreren hintereinandergeschalteten Abschnitten. So liegt ein erster Abschnitt 20a zwischen dem Prozessor 12 und der Anschlußklemmen 22a; die Anschlüsse der Sammelleitungsabschnitte erfolgen im allgemeinen mittels Mehrfachstecker. Ein zweiter Abschnitt 206 liegt zwischen dem Kartenieseranschluß 24a und dem Anschluß 22a des Fernschreibers 24. Entsprechend reicht ein Abschnitt 20c der E/A-Sammelleitung zu dem Bandlocher 26, und die Abschnitte 2Od und 2Oe schließen den Trommelspeicher an die Sammelleitung an.

Die Speichersammelleitungen 10, 36 und 48 sind in gleicher Weise an die Speicher angeschlossen, mit der Ausnahme, daß jeder Speicher mehrere Paare Parallelanschlußklemmen hat, jeweils ein Paar für jede Sammelleitung, an die er angeschaltet werden kann. So hat die Sammelleitung 10 einen Abschnitt 10a, der zwischen den Prozessor P₂ und eine Anschlußklemme 14a eines Kernspeichers 14 eingeschaltet ist, einen Abschnitt 106 zwischen dem Anschluß 146 und dem Kernspeicher 16 und einen Abschnitt 10c, der zu dem Schnellspeicher 18 reicht.

Aufgrund dieser Anordnung kann die Datenverarbeitungsanlage baugruppenweise nach einem Baukastensystem erweitert werden. Beispielsweise kann ein zusätzliches E/A-Gerät an die Sammelleitung 20 über die Anschlußklemme 346 des Trommelprozessors P\ angeschlossen werden. Zusätzliche Speicher und Trommelspeicher können in ähnlicher Weise hinzugefügt werden; weiter können an die Anlage zusätzliche Prozessoren mit einer weiteren Speichersammelleitung angeschlossen werden, die an zusätzliche Anschlußklemmen der Speicher 14,16 und 18 angekoppelt ist.

Die Anlage arbeitet asynchron; sie besitzt keine zentrale Zeitsteuerschaltung. Jeder Speicher hat beispielsweise seinen eigenen Zeitgeber zur Steuerung der Arbeitsweise innerhalb eines vollständigen Speicherzyklus. Zur Durchführung einer Speicheroperation gibt der Speicher an den betreffenden Prozessor ein Signal ab, um das Lesen bzw. Schreiben von Daten am Prozessorende der Speicherleitung festzulegen.

Arithmetischer Prozessor . :,.

Die arithmetischen Prozessoren führen arithmetischen und logischen Operationen und die Datenübertragungsoperationen in der Anlage nach F i g. 1 durch.

Jeder Prozessor sei nach F i g. 2 aufgebaut, wonach ein arithmetisches Register 50 an Datenleitungen 52 der E/A-Sammelleitung 20 angeschlossen ist. Das Register 50 legt die Adressen für die Eingabe-Ausgabe-Operationen fest, dient als Operandenregister für logische Befehle und wird für alle arithmetischen und Schiebebefehle benutzt.

Ein Speicherpuffer 54 verbindet das Register 50 mit Datenleitungen 56 der Speichersammelleitung 10. Neben seiner Pufferfunktion im Austausch mit der Speicheranordnung arbeitet der Pufferspeicher 54 als Addendenregister bei arithmetischen Operationen und enthält in logischen Operationen einen Operanden.

Ein Programmzähler 58 enthält die Speicherstelle, aus der der jeweils folgende, auszuführende Programmbefehl zu entnehmen ist. Ein Speicheradressenregister 60 überträgt an die Speichersammelleitung 10 die Speicheradresse, d.h. die Gruppenadresse und die Adresse des jeweiligen Speicherplatzes innerhalb der Speichergruppe. ·...;■■■:

Ein Befehlsregister 62 des Prozessors enthält Informationen hinsichtlich der auszuführenden Befehle. Es enthält E/A-Wählstufen 62a, die an E/A-Wählleitungen 64 innerhalb der Sammelleitung 10 angeschlossen sind, die das jeweilige E/A-Gerät festlegen, das während des betreffenden Befehlsschrittes mit dem Prozessor 12 verbunden werden soll. Der Prozessor 12 bestizt auch ein Prioritätsregister 66 und eine Eingabe-Ausgabe-Steuerstufe 68.

Eine Speichersteuerstufe 70 des Prozessors dient zur Ausdehnung und zum Empfang der Steuersignale für die Datenübertragung zwischen den Speichern und dem Prozessor. Diese Steuersignale sowie die verarbeitenden Schaltungen werden nunmehr erläutert.

Die Anschlußschaltungen für die verschiedenen Leiter der E/A-Sammelleitung 20 innerhalb des Prozessors P2 sind etwas eingehender auf der rechten Seite der F i g. 3 dargestellt.

Eingabe-Ausgabe-Gerät
(E/A-Gerät)

Im allgemeinen enthält jedes Eingabe-Ausgabe-Gerät 22, 24, 26 und 46 nach F i g. 1 einen Steuerteil und einen Funktionsteil für die jeweiligen Funktionen. In einem Magnetbandgerät gehören zu dem Funktionsteil der Bandtransport und in einem Fernschreiber die Tastenanordnung.

Der E/A-Gerätesteuerteil ist von besonderem Interesse, da derselbe unmittelbare Verbindung mit den sonstigen Teilen der Datenverarbeitungsanlage hat. Der Funktionsteil ist mit der Datenverarbeitungsanlage selbst nur über den Steuerteil verbunden.

In der folgenden Betrachtung wird die Informationsflußrichtung in bezug auf den Prozessor ausgedrückt. Ein von dem Prozessor an ein E/A-Gerät abgegebenes Signal wird als Ausgangssignal bezeichnet. Entsprechend stellt ein in dem Prozessor von einem E/A-Gerät empfangenes Signal ein Eingangssignal dar.

Daten werden zwischen dem Prozessor und den E/A-Geräten über die Zweiweg-Datenleitungen 52 der E/A-Sammelleitung übertragen (F i g. 2 und 3). In dem Prozessor sind diese Leitungen an das Register 50 angeschlossen. Zusätzlich übertragen diese Leiter Binärsignale als Befehle für die E/A-Geräte und als Zustandsinformationen für den Prozessor. Bei einem Fernschreiber können die Befehle beispielsweise die Übertragung von Daten an eine entfernte Station betreffen. Zustandsinformationen des Fernschreibers lassen den Prozessor erkennen, daß der Fernschreiber besetzt ist durch den Empfang von Daten von einer anderen Fernschreibstation, oder daß der Fernschreiber frei ist.

Die dargestellte Datenverarbeitungsanlage benutzt zwei aufeinanderfolgende E/A-Steuersignale für die Übertragung jeder Datengruppe auf den Datenleitungen in ein E/A-Gerät. Das erste Steuersignal, als »data clear« bezeichnet, bereitet das E/A-Gerät für den Informationsempfang vor. Es folgt ein weiteres Ausgangssignal, genannt »data set«, das in dem E/A-Gerät den Datenempfang bewirkt. Die »data-clear- und data-set«-Signale gehen von der E/A-Steuerstufe 68 des Prozessors aus.

Ähnlich wie die Datenübertragung in ein E/A-Gerät wird jeder E/A-Befehl in Abhängigkeit von zwei aufeinanderfolgenden Signalen, genannt »cono clear« und »cono set«, der E/A-Steuerstufe 68 von den Datenleitungen an das E/A-Gerät übertragen.
Der Prozessor befiehlt einem E/A-Gerät mit einem »coni«-Signal die Aussendung der Zustandsinformation, und für die Eingabe von Daten wird ein »datai«-Signal in das E/A-Gerät übertragen.

Wie nunmehr im einzelnen anhand von F i g. 3 gezeigt wird, gibt der Prozessor P₂ diese sechs E/A-Steuerbefehle an alle E/A-Geräte weiter, die an die E/A-Sammelleitung angeschlossen sind. Der Prozessor weist dann nur das gewünschte Gerät (bzw. die gewünschten Geräte) zu einer Antwort auf diese Signale an. Hierfür jo gibt das Befehlsregister 62 des Prozessors kodierte Anwählwörter an alle E/A-Geräte. Nur das gewünschte E/A-Gerät dekodiert das Anwählwort und erzeugt ein Bereitschaftssignal. Dadurch wird das E/A-Gerät, das durch dieses Anwählwort bezeichnet ist, zu einer Antwort auf die Steuersignale des Prozessors erregt.

Wenn in einem E/A-Gerät Daten für den Prozessor bereitstehen oder von dem Prozessor angefordert werden, wird ein Unterbrechungssignal an das Prioritätsregister 66 ausgegeben. Dasselbe ist entsprechend der Prioritätsstufe des E/A-Gerätes kodiert und wird in dem Prozessor in Abhängigkeit von seiner Priorität gegenüber der Priorität der gerade in dem Prozessor ablaufenden Operation angenommen oder zurückgewiesen.

Fig.3 zeigt die Schaltungen der Steuerstufe eines E/A-Gerätes und ferner die Schaltungen des arithmetischen Prozessors, die an die E/A-Sammelleitung 20 angeschlossen sind. Auf der rechten Seite der F i g. 3 ist das Prioritätsregister 66 gezeigt, das an die E/A-Unterbrecherleitungen 70 angeschlossen ist. Ferner sind die Wählleitungen 64 erkennbar, die an die E/A-Anwählstufen 62a des Befehlsregisters 62 angeschlossen sind.

In dem Steuerteil jedes E/A-Gerätes, beispielsweise des Fernschreibers 22, sind Wählleitungen 64 an die Eingangsanschlüsse eines Dekodierers 72 (F i g. 3) angeschlossen. Der Dekodierer 72 schaltet die Ausgangsleitung 74 nur dann an, wenn das Wählsignal der Leitungen 64 dem Wählkode des Fernschreibers 22 gleich ist. Die Leitung 74 leitet dann das Dekodierungsbo ausgangssignal zur Voreinstellung von sechs Und-Schaltungen 78... 88 weiter, die in einer UND-Gattergruppe 76 angeordnet sind. Die Schaltung 76 enthält je eine Und-Schaltung für jedes der bereits genannten E/A-Steuersignale.

b5 Gleichzeitig leiten die Steuerleitungen 90 ... 100 der E/A-Sammelleitung 20 die E/A-Steuersignale der Steuerstufe 68 des Prozessors in die UND-Gattergruppe 76 jedes E/A-Gerätes 22,24 und 26 ein. Nach F i g. 3

liefert die Leitung 90 das »coni«-Signal an einen Eingang jeder Und-Schaltung 78, die Leitung 92 liefert das »cono set«-Signal an einen Eingang jeder Und-Schaltung 82, die Leitung 94 liefert das »cono clear«-Signal an einen Eingang der Und-Schaltung 84, die Leitungen 96, 98 und 100 geben jeweils das »datai-, datao set- bzw. datao clear«-Signal an die Und-Schaltung 80,86 bzw. 88 ab. So wird bei einer Koinzidenz des betreffenden Wählsignals mit einem der sechs Befehlssignale eine Und-Schaltung 78 ... 88 des angewählten E/A-Gerätes unter Weitergabe eines Ausgangssignals durchgeschaltet.

Zusätzlich zu den Anwählleitungen 64 und den Steuerleitern 90... 100 gehören zu der E/A-Sammelleitung 20,36 Datenleitungen 52, von denen eine in F i g. 3 gezeigt ist. Diese Leitungen übertragen jeweils Datensignale von dem und in den Prozessor, Zustandsinformation für das E/A-Gerät in den Prozessor und Befehlssignale in die E/A-Geräte.

Wie die anderen Leitungen der E/A-Sammelleitung 20 sind dieselben Datenleitungen 52 für alle E/A-Geräte bestimmt, die an die E/A-Sammelleitung angeschlossen sind. Dies ist in F i g. 2 und auf der linken Seite der F i g. 3 angedeutet, wo die E/A-Geräte 24 und 26 an die Sammelleitung 20 in gleicher Weise wie das E/A-Gerät 22 angeschlossen sind. .

E/A-Pufferschaltung des arithmetischen
Registers

Gemäß der rechten Seite in F i g. 3 ist jede Datenleitung an eine Stufe einer Kopplungsschaltung des arithmetischen Registers 50 angeschlossen. Die gesamte Kopplungsschaltung umfaßt jeweils gesonderte Stufen entsprechend der Stufe 102 für jede Datenleitung in der E/A-Sammelleitung 20.

Die dargestellte Kopplungsstufe 102 enthält einen Widerstand 106, der zwischen die Datenleitung 52 und eine negative Gleichspannung eingefügt ist. Eine Diode 104 schaltet die Datenleitung auf eine weniger, negative, an die Diodenanode angelegte Gleichspannung. Dadurch wird die Datenleitung 52 normalerweise auf der weniger negativen Gleichspannung gehalten. Zwei Dioden 108 und 110 sind zu einer Und-Schaltung zusammengeschaltet, damit nur dann an den Steuereingang 112a eines Inverters 112 eine negative Spannung anliegt, wenn an beiden Dioden eine negative Signalspannung anliegt. Die Diode 108 enthält auf der Leitung 52 die zu übertragende Binärziffer, und die Steuerstufe 68 legt ein Befehlssignal zur Übertragung des betreffenden Ziffersignals an die Diode 110 an.

Aufgrund der an den Steuersignalanschluß Ii 2a anliegenden negativen Spannung, wenn beispielsweise ein »1«-Signal übertragen werden soll, hebt der Inverter 112 die Datenleitung 52 gegenüber der negativen Ruhespannung auf Erdpotential an. Wenn andererseits ein »0«-Signal abgegeben werden soll, erhält die Diode 108 kein Erregungssignal, so daß die Leitung 52 auf dem negativen Ruhepotential bleibt.

Nach Anlegen des Übertragungsbefehls an die Diode 110 der Kopplungsstufe 102 veranlaßt der Prozessor eine bestimmte Schaltung eines bestimmten E/A-Gerätes zur Abfrage des Potentials auf der Datenleitung 52. Dadurch liest die bestimmte E/A-Schaltung das Binärsignal ein, das von dem Prozessor an die Leitung 52 abgegeben worden ist. Unmittelbar darauf gibt die E/A-Steuerstufe 68 ein Rücksetzsignal an die Torschaltung 114 der Kopplungsschaltung 102 ab, so daß über e;nen Widerstand 117 eine hohe negative Spannung an die Datenleitung 52 angelegt wird. Die Rücksetzspannung entlädt die Leitung 52 und bringt sie schnell auf seine negative Ruhespannung zurück, wo sie normalerweise durch die Diode 104 gehalten wird.

In der Stufe 102 der Kopplungsschaltung wird ein von einem E/A-Gerät empfangenes Binärsignal über eine Eingangsleitung 52a an die nicht dargestellten Informationseingänge des arithmetischen Registers 50 angelegt. Die Rücksetztorschaltung 114 wird dadurch ausgelöst,

ίο damit die Datenleitung 52 sicher auf ihr normales negatives Ruhepotential eingestellt wird, bevor ein weiteres Ziffersignal auf die Datenleitung gegeben wird.

E/A-Gerät-Steuerschaltung

Unter weiterer Bezugnahme auf Fig.3 besitzt der dargestellte Fernschreiber 22 für jede Datenleitung der E/A-Sammelleitung 20 eine gesonderte Steuerstufe 113, die vier Verbindungen mit der zugehörigen Datenleitung haben kann. Zum Empfang einer Befehlsziffer von dem Prozessor P₂ besitzt das E/A-Gerät eine Und-Schaltung 116, zweckmäßigerweise in Form einer Kapazitäts-Dioden-UND-Schaltung, deren Eingang 116a mit der Datenleitung 52 verbunden ist. Der andere Eingang 1166 der Und-Schaltung ist mit "dem Ausgang der Und-Schaltung 82 der UND-Gattergruppe 76 verbunden. Der Ausgang der Und-Schaltung 116 ist an einen Eingang eines Befehls-Flip-Flop 118 angelegt, das jeweils durch das Ausgangssignal der Und-Schaltung 84 der UND-Gattergruppe 76 gelöscht wird.

Entsprechend umfaßt die Schaltung des E/A^Gerätes zum Empfang von Datensignalen auf jeder Datenleitung 52 eine Und-Schaltung 120, deren Eingang 120a an die Leitung 52 und deren Eingang 1206 an den Ausgang der Und-Schaltung 86 angeschlossen ist. Das Ausgangssignal der Und-Schaltung 120 setzt ein Daten-Flip-Flop 122, das Ausgangssignal der Und-Schaltung 88 löscht das Flip-Flop 122.

Um den Zustand des Fernschreibers 22 für jedes Binärziffersignal eines Wortes auf der betreffenden Datenleitung 52 anzuzeigen, besitzt der Fernschreiber nach Fig.2 einen Inverter 124, dessen Ausgang 124a über einen Widerstand an die Leitung 52 angeschlossen ist. Das Eingangssignal für den Inverter 124 kommt von einer Und-Schaltung 126 aus Dioden 128 und 130, deren Kathoden an den Inverter 1246 angeschlossen sind. Die Diode 128 liegt an einem Ausgang eines Zustands-Flip-Flops 132 und die Diode 130 erhält das Ausgangssignal der Und-Schaltung 78.

Die Schaltung zur Weitergabe eines Datenziffersignals an eine Datenleitung 52 ist ähnlich der Schaltung zur Weitergabe der Zustandsinformation an den Prozessor aufgebaut. Im einzelnen ist der Ausgang eines Inverters 132 über einen Widerstand mit der Leitung 52 verbunden, und eine Und-Schaltung 136 aus zwei Dioden 138 und 140 erzeugt das Eingangssignal für den Inverter 134. Ein Ausgangsanschluß des Daten-Flip-Flops 142 ist mit der Diode 138 verbunden, und das

to Ausgangssignal der Und-Schaltung 80 wird an die andere Diode 140 weitergegeben.

Der Fernschreiber 22 besitzt für jede Datenleitung 52 eine gesonderte Steuerstufe, wie eben beschrieben, d. h. mit Flip-Flops 118,122,132 und 142, Torschaltungen 124 und 134 und Und-Schaltungen 116, 120, 126 und 136.: Diese gesonderten Steuerschaltungen werden durch eine einzige UND-Gattergruppe 76 in der beschriebenen Weise gesteuert.

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Ausgabeoperationen der E/A-Sammelleitung

Die Arbeitsweise der E/A-Gerätesteuerstufen wird nunmehr unter weiterer Bezugnahme auf Fig.3 beschrieben. Eine E/A-Operation unter Beanspruchung ■-> des Prozessors P₂ beginnt mit dem Anlegen eines Anwählsignals von den E/A-Anwählstufen 62a des Prozessors an den Dekodierer 72 jedes E/A-Gerätes 22, 24 und 26, das an die Sammelleitung 20 angeschlossen ist. iü

Dieses Wählsignal erzeugt nur in denjenigen Dekodierer 72 der E/A-Geräte ein Ausgangssignal, das für die E/A-Operation benötigt wird. Wenn der Kode des Wählsignals den Eingagebedingungen für die Erregung des Kartenlesers 22 entspricht, erregt ein Ausgangssignal der betreffenden Dekodierer 72, und zwar in Form einer Potentialänderung auf der Leitung 74, einen Eingang jeder Und-Schaltung 78 bis 88.

Wenn in der E/A-Operation Daten von dem Prozessor in den Fernschreiber übertragen werden sollen, gibt die E/A-Steuerschaltung 68 des Prozessors nach Zuteilung des Wählsignals ein »dato clear«-Signal an die E/A-Sammelleitung 20 (d. h. die Leitung 100) ab. Dieses Signal veranlaßt in dem Fernschreiber 22 die UND-Schaltung 88, die durch den Ausgangspegel des Dekodierers 72 in Bereitschaftsstellung steht, zur Löschung des Daten-Flip-Flops 122. Sobald dies Flip-Flop 122 gelöscht ist, steht der Fernschreiber für die Aufnahme neuer Datensignale bereit. Der Prozessor gibt nunmehr an jede Datenleitung 52 ein Datensignal ab, damit binäre »1 «-Signale eingelesen werden. Das von der Steuerschaltung dem Prioritäts-Register 66 an der Steuerleitung 98 anliegende »datao set«-SignaI läßt die Und-Schaltungen 120 das jeweilige »1 «-Signal von den Leitungen 52 in die entsprechenden Daten-Flip-Flops 122 übertragen. Im einzelnen schaltet das »datao set«-Signal die voreingestellte Und-Schaltung 86 durch, so daß ein Impuls an den Eingang 1206 jeder Und-Schaltung 120 weitergegeben wird. Aufgrund dieses Signals gibt die Und-Schaltung 120 (beim Vorhandensein eines »1 «-Signals aus der Leitung einen Impuls an das Daten-Flip-Flop 122 ab, wodurch das Flip-Flop gesetzt, d.h. in den »1«-Zustand geschaltet wird.

Dieselbe Operationsfolge gehört zur Aussendung eines Binärziffersignals eines Befehls an den Fernschreiber. Im einzelnen gibt das Befehlsregister 62 das E/A-Wählsignal an die Leitung 64, die Steuerschaltung 68 gibt das »cono clear«-Signal an die Und-Schaltung 84 jedes E/A-Geräts. Jedoch nur die Und-Schaltung 84 des w durch ein Befehlsregister adressierten E/A-Geräts läßt das »cono clear«-Signal an den Löscheingang 118a des Befehls-Flip-Flops 118 durch. Die Und-Schaitung 82 des E/A-Geräts empfängt dann ein »cono set«-Signal auf der Befehlsleitung 92. Dieses Signal führt über die τ> Und-Schaltung 82 zu einer" Umstellung der Und-Schaltung 116, so daß das »1 «-Signal von der Leitung 52 in die Befehls-Flip-Flop 118 übertragen wird.

E/A-Sammelleitungs-Eingabeoperation _b()

Wenn der Prozessor P₂ von dem Fernschreiber 22 Daten übernehmen soll, speist er in den Dekodierer 72 des Gerätes ein entsprechendes Wählsignal ein, und zwar aus dem Prozessor-Befehlsregister 62. Die E/A-Steuerung 68 des Prozessors gibt dann das fe^r> »datai«-Signal an die Steuerleitung 96, die an die Und-Schaltung 80 angeschlossen ist. Aufgrund der Koinzidenz dieses Signals und des Ausgangssignals des Dekodierers 72, gibt die Und-Schaltung 80 des Fernschreibers ein Ausgangssignal ab, das die Dioden 140 der Und-Schaltungen 136 des Leseteils in Sperrichtung vorspannt.

Wenn ein Daten-Flip-Flop 142 des Fernschreibers ein »0«-Signal enthält, erhält die Diode 138, die an das Flip-Flop angeschlossen ist, kein Eingangssignal. Daher bleibt der Inverter 134, der an die betreffende Und-Schaltung 136 angeschlossen ist gesperrt und die Datenleitung 52, die mit dem Inverter verbunden ist, verbleibt auf seinem negativen Spannungspegel. Das Register des Prozessors P2 zeichnet die Abwesenheit eines Signals während desjenigen Taktintervalls als »0«-Signal auf, während dem der Prozessor das »datai«-Signal an die E/A-Leitung % abgibt.

Wenn andererseits ein »1«-Signal in das Daten-Flip-Flop 142 gespeichert wird, wird die daran angeschlossene Diode 138 gleichzeitig mit der Diode 140 in Sperrichtung vorgespannt. Dies führt zu einem Leitendwerden des Inverters 134 und läßt das Potential der betreffenden Datenleitung 52 auf Erdpotential ansteigen. Das arithmetische Register 50 hält diesen Spannungspegel als binäres »1 «-Signal fest. Die Datenleitung 52 wird dann durch den über die Torschaltung 114 des Prozessors 50 angelegte Rücksetzimpuls schnell auf seinen negativen Pegel zurückgeführt.

Der Zustand eines E/A-Geräts wird in gleicher Weise wie der Inhalt des Daten-Flip-Flops 142 an den Prozessor weitergegeben. Das heißt, zur Übertragung des Inhalts des Zustands-Flip-Flops 132 auf eine Datenleitung 52 gibt der Prozessor ein »coni«-Signal an die Befehlsleitung 90. Die Und-Schaltungen 78 und 126 und der Inverter 124 arbeiten in gleicher Weise wie die Und-Schaltungen 80 und 136 und der Inverter 134, der an die Daten-Flip-Flops 124 angeschlossen ist.

E/A-Gerät-Bedienungsanforderung

Fig.3 zeigt auch einen Prioritätsdekodierer beispielsweise in Form eines Binär-Oktal-Dekodierers mit 8 Ausgangsanschlüssen sowie ein Prioritätsregister 150 des Fernschreibers 22. Das Prioritätsregister speichert eine kodierte Priorität, die ihm der Programmierer zuteilt, und der Dekodierer 152 dekodiert diese Prioritätsinformation. Bei Empfang eines Unterbrechersignals erzeugt der Dekodierer 152 ein Bedienungsanforderungssignal oder Prioritätsunterbrechersignal auf einer Ausgangsleitung 154, die der Priorität des Registers entspricht. Diese Leitung, die zusammen mit den Prioritätsleitungen der anderen E/A-Geräte an die Leitungen 70 der E/A-Sammelleitung 20 angeschlossen ist, führt zu dem Prioritätsregister 66 des Prozessors /*>. (Der Unterbrechersignaleingang des Dekodierers 152 kann beispielsweise von einen Zustands-Flip-Flop beispielsweise 132 der Fernschreiber-Steuerstufe 113 stammen und anzeigen, daß weitere Daten in den Prozessor übertragen werden sollen.)

Das Prioritätsregister 66 vergleicht die Priorität eines einlaufenden Unterbrechersignals mit der Priorität des gerade in dem Rechenwerk ablaufenden Programms. Entsprechend der relativen Priorität des E/A-Gerätes gegenüber dem laufenden Programm vernachlässigt der Prozessor die Unterbrechungsanforderung oder unterbricht andererseits den Programmablauf und erledigt die neue Anforderung.

Die Prioritätsfestlegung in dem Register 150 kann mittels der genannten »cono clear- und cono set«-Signa-Ie erfolgen. In diesem Fall würden die Befehls-Flip-

Flops 118 der Fig.3 die einzelnen Stufen des Prioritätsregisters 150 bilden.

Der Prozessor F₂ kann auch in der Weise programmiert sein, daß er bei Einlauf einer Unterbrechungsanforderung von einem E/A-Gerät den Zustand desselben abfragt, um daraus die Ursache der Unterbrechungsanforderung festzustellen. Diese Abfrage erfordert im allgemeinen die Bestimmung des Zustandes einer oder mehrerer Zustands-Flip-Flops 132 des E/A-Gerätes und erfolgt deshalb nach dem Obigen mittels der »coni«-Signale des Prozessors.

Speichersystem

Der Speicherteil der Datenverarbeitungsanlage umfaßt einige gesonderte und voneinander unabhängige r> Speicher, die jeweils aus einem Datenspeicherteil und einem Steuerteil bestehen. Jeder Speicher arbeitet im Vergleich zu den anderen Speichern asynchron und auch gegenüber den arithmetischen Rechenwerken und den Eingabe-Ausgabe-Geräten.

Die verschiedenen Speicher haben einen verschiedenen Speicherumfang und unterschiedliche Arbeitsgeschwindigkeit. Die Anlage nach F i g. 1 besitzt beispielsweise drei Speicher, einen Kernspeicher 14 mit einer Kapazität von 16 384 Worten einen Kernspeicher 16 mit einer Kapazität von 8 192 Worten und einen Schnellspeicher 18 mit einem 16-Register-Flip-Flopspeicher. . ^; ' '■■·'·; ^;

Die Speichersammelleitung 10 nach Fig. 1 verbindet jeden Speicher 14, 16 und 18 unmittelbar mit dem jo Prozessor F₂, und eine gesonderte Speichersammelleitung 48 verbindet dieselben Speichergruppen mit einem anderen arithmetischen Prozessor Fo. Die Speicher 14 und 16 sind mittels einer Sammelleitung 36 an den Trommelprozessor Fi angeschlossen.

Wie weiter unten erläutert wird, wird der Prozessor, an den ein Speicher zu einem bestimmten Zeitpunkt angekoppelt ist,

1. durch Signale, die das Gerät von den Prozessoren empfängt, und

2. durch eine Prioritätsschaltung in dem Prozessor bestimmt.

Der Schnellspeicher 18 ist fest verdrahtet, so daß er beispielsweise mittels eines Schalters 15 zu einem bestimmten Zeitpunkt nur einem Prozessor, beispielsweise dem Prozessor F₂ zugeordnet ist. Deshalb sollte in manchen Anlagen jeder Prozessor einen gesonderten Schnellspeicher besitzen.

In einer solchen Anlage besitzt jeder Prozessor einen unmittelbaren Zugang zu jedem Speicherplatz in Kernspeicher 14 und 16. Da ferner dieselbe Speichersammelleitung jeden Prozessor mit allen Speichern, mit denen er in Austausch treten kann, verbindet, ist die Anlage so ausgelegt, daß die Sammelleitung dem Prozessor zur Übertragung weiterer Signale an andere Speichergruppen zur Verfügung steht, sobald die in die Sammelleitung von dem Prozessor oder einem Speicher eingegebenen Signale über die Sammelleitung verarbeitet sind. Im einzelnen kann der Prozessor bereits unmittelbar nach Übertragung von Daten zwischen einem Speicherpuffer eines Speichers und den Datenleitungen sowie noch während der Übertragung der Daten von dem Speicherpuffer an die Kernspeicher Operationen mit anderen Speichern ausführen. Durch diese ^ Arbeitsweise wird die Anlage beträchtlich schneller, als wenn der Prozessor aufeinanderfolgende Operationen mit demselben Speicher ausführt.

Der Speicherteil

40 Im allgemeinen hat mit Ausnahme des Schnellspeichers 18 jeder Speicher neben einem Speicherabschnitt einen Steuerabschnitt, der Betriebsanforderungen von jeden mit dem Gerät verbundenen Prozessor empfängt. Die Prozessoranforderungen sind kodierte Signale zur Kennzeichnung eines bestimmten Speichers. In Abhängigkeit von einer Prozessoranforderung die an das Gerät adressiert ist, leitet der Steuerabschnitt zur Beantwortung der Anforderung eine Operationsfolge ein. Ein Schritt besteht in dem Prioritätsvergleich zwischen der Anforderung und einer gleichzeitig von einem anderen Prozessor empfangenen Anforderung.

Der Speicher spricht auch auf Befehle von einem Prozessor zur Auslösung der Lese- und Schreibstufen des Speicherabschnitts an. Ferner gibt jeder Speicher Informationen hinsichtlich des Zustandes des Speicherzyklus an die Prozessoren ab.

Nach Fig.4 umfaßt beispielsweise der Kernspeicher 14 eine Prozessorwählschaltung 156, die Betriebssignale von jedem Prozessor F₂, Fi und Fo (Fig. 1) empfängt. Der untere Teil der F i g. 4 stellt eine Prioritätsschaltung 158 dar, mit der der Kernspeicher eine Entscheidung trifft, wenn gleichzeitig von mehreren Prozessoren Bedienungsanforderungen eingehen. Diese Schaltungen sollen nunmehr im einzelnen erläutert werden.

Die Prozessorwählschaltung 156 besitzt für jeden mit dem Kernspeicher 14 verbundenen Prozessor F₂, Λ und F₀ eine Und-Schaltung 160, 162 und 164. Die Eingangssignale an der Und-Schaltung 160 schließen Geräte-Adreßsignale aus dem Speicheradressenregister 60 (F i g. 2) des Prozessors F₂ und ein Anforderungssignal der Prozessorsteuerschaltung 69 ein. Speichersammelleitungen 162 und 164 übertragen diese Signale jeweils an die Und-Schaltung 160. Für eine spätere Bezugnahme ist eine Leitung 163a angegeben, die ein Schnellspeicherwählsignal führt.

Ein letzter Eingang an der Und-Schaltung 160 kommt von einem »Warteanforderungs«-Flip-Flop 168 des Kernspeichers. Aufgrund eines Anforderungssignals sowie eines Nichtschnellspeichersignals auf der Leitung 163a und eines Anforderungswartesignals von dem Flip-Flop 168 gibt die Und-Schaltung 160 ein mit F₂-Anforderung bezeichnetes Signal am Ausgang 160a ab.

In entsprechender Weise ist die Und-Schaltung 164 über die Speichersammelleitung 48 an den Prozessor F₀ und den Anforderungswarte-Flip-Flop 168 angeschlossen. Sie gibt am Ausgang 164a ein Fo-Anforderungssignal ab. Die Und-Schaltung 162 ist in ähnlicher Weise über die Sammelleitung 36 mit dem Trommelprozessor Fi und den Flip-Flop 168 verbunden.

Wie bereits erwähnt, kann dieselbe Speichergruppe gleichzeitig von mehr als einem Prozessor adressiert werden, worauf ein Prozessor ausgewählt wird, dessen Anforderung beantwortet wird. Dies geschieht auf einer Prioritätsbasis. Innerhalb der dargestellten Anlage hat der Prozessor Fo die höchste Priorität. Die Priorität der übrigen Prozessoren P\ und F₂ hängt davon ab, welcher der Kernspeicher 14 zuletzt bedient wurde. Wenn also der Kernspeicher den Prozessor Fi noch nach dem Prozessor P₂ bediente, hat der Prozessor F₂ den zweiten Prioritätsrang und der Prozessor Fi den letzten, d. h. dritten Prioritätsrang. Wenn umgekehrt der Speicher 14 den Prozessor F₂ nach dem Prozessor Fi bedient hat, hat der Prozessor Fi den zweiten Prioritätsrang vor dem Prozessor F₂.

In der Prioritätsschaltung 158 (Fig.4) empfangen Prozessoranforderungs-Flip-Flops 170,172 und 174 die Anforderungssignale der Prozessoren Po. P\ und P₂ an den jeweiligen »!«-Eingängen 170a, 172a bzw. 174a.

Die Flip-Flops 170, 172 und 174 sind so miteinander verbunden, daß sich die mit Prozessoren niedriger Priorität verbundenen Flip-Flops im »O«-Zustand befinden, sobald ein Flip-Flop höherer Priorität im »1 «-Zustand ist Zu diesem Zweck ist der »1 «-Ausgang 1706 des /O-Anforderungs-Flip-Flops 170 über eine Oder-Schaltung 176 an den »0«-Eingang 172c des Flip-Flops 172 und über eine Oder-Schaltung 178 an den »0«-Eingang 174c des Flip-Flops 174 angeschlossen. Jedesmal wenn das Flip-Flops 170 in den »1 «-Zustand geschaltet wird, stellt somit das an dem Ausgang 1706 erscheinende Ausgangssignal die Flip-Flops 172 und 174 niedrigerer Priorität in den »0«-Zustand.

Nach der vorherigen Erläuterung hängt der Prioritätsrang der Prozessoren P\ und Pj davon ab, welches mit dem Kernspeicher 14 zuletzt in Austausch stand. Die dargestellte Prioritätsschaltung 158 erreicht diese Wirkungsweise mit einer Und-Schaltung 180, deren an einen zweiten Eingang der Oder-Schaltung 176 gelegt ist sowie mit einer weiteren Und-Schaltung 182, die entsprechend mit einem Eingang der Oder-Schaltung 178 verbunden ist. Ein Eingangssignal der Und-Schaltung 180 ist das »0«-Ausgangssignal eines »letzten« Flip-Flops 184, dessen »0«-Eingang mit dem Ausgang einer Und-Schaltung 186 verbunden ist. Entsprechend ist der Ausgang einer Und-Schaltung 188 an den »1«-Eingang des »letzten« Flip-Flops geführt, dessen »1 «-Ausgang an einen Eingang der Und-Schaltung 182 angeschlossen ist.

Zusätzlich liegt das »1 «-Ausgangssignal (»P\ aktiv«) des Pi-Anforderungs-Flip-Flops 172 an einem Eingang der Und-Schaltung 186 an und die Und-Schaltung 188 ist mit dem »1«-Ausgang 1746 des Flip-Flops 174 zur Aufnahme eines »P₂-aktiv«-Signals verbunden.

Es wird nunmehr die Arbeitsweise der Prioritätsschaltung betrachtet, wenn sich das »letzte« Flip-Flop im »0«-Zustand befindet zum Zeichen dafür, daß der Prozessor P\ eine Speicheroperation mit dem Kernspeicher 14 nach dem Prozessor P₂ ausführte, und wenn beide Prozessoren P\ und P₂ den Speicher 14 gleichzeitig adressieren. Ferner werde angenommen, daß der Prozessor Po den Speicher 14 nicht adressiert, so daß die Und-Schaltungen 160 und 162 Ausgangssignale abgeben. Das Signal der Und-Schaltung 162 erscheint an dem »1«-Eingang 172a des Flip-Flops 172 und an einem Eingang der Und-Schaltung 182. Das P₂-Anforderungssignal der Und-Schaltung 160 liegt entsprechend an dem »1 «-Eingang 174a des Flip-Flops 174 und an einem Eingang der Und-Schaltung 180 an. Ferner erhält die Und-Schaltung 180 einen Voreinstellpegel von dem »letzten« Flip-Flop 184, das im »0«-Zustand ist, wogegen die Und-Schaltung 182 keinen Voreinstellpegel erhält. Folglich gibt die Und-Schaltung 182 kein Ausgangssignal ab, und daher liegen keine Eingangssignale an der Oder-Schaltung 178 an, die mit dem »0«-Eingang des Flip-Flops 174 verbunden ist. Deshalb spricht dieses Flip-Flop auf das /^-Anforderungssignal am Anschluß 174a an und geht in den »1«-Zustand.

Andererseits liegen an beiden Eingängen der Und-Schaltung 180 Signale an, so daß die Oder-Schaltung 176 ein Eingangssignal erhält. Folglich liegt das P]-Anforderungssignal an dem »1«-Eingang an dem Flip-Flop 172 an und die Oder-Schaltung legt an dem »0«-Eingang 172cein Signal an.

Wie ebenfalls in F i g. 4 dargestellt, sind verschiedene Eingänge einer Oder-Schaltung 190 jeweils mit dem »1«-Ausgang je eines Flip-Flops 170, 172 und 174 verbunden. Die Oder-Schaltung 190 spricht auf das »aktiv«-Signal einer der Flip-Flops 172 und 174 zwecks Anschaltung einer Zeitgeberschaltung 192 an. Nach dem Wellenformdiagramm der F i g. 8 dient dieses Signal der Oder-Schaltung auch als erster Zeitimpuls fo der Speicherperiode des Kernspeichers 14. Dieses

ίο Signal liegt am »0«-Eingang 1686 eines Anforderungswarte-Flip-Flops 168 an, so daß die Anforderungswartesignale an den Und-Schaltungen 160, 162 und 164 verschwinden. Diese Und-Schaltungen sind jetzt gesperrt und können auf weitere Prozessor-Anforderungssignale nicht antworten, bis das Flip-Flop 168 wieder in »0«-Zustand kommt. Das Flip-Flop 172 erhält jetzt nicht mehr länger den /VAnforderungspegel, und der Pegel an ihrem »0«-Eingang 172 kommt in den »0«-Zustand. Das Flip-Flop 174 bleibt jedoch im »1 «-Zustand.

Folglich befindet sich während einer kurzen Zeitdauer nach Abgabe der P₂- und P\ -Anforderungssignale an den Und-Schaltungen 162 und 164 und vor Erzeugung des fi-Impulses in der Zeitgeberschaltung 192 nur das /VAnforderungs-Flip-Flop 174 im »!«-Zustand und gibt somit ein »aktiv«-Signal ab. Die anderen Flip-Flops 170 und 172 sind im »0«-Zustand. .·.·..

Da jetzt die Gerätewählschaltung 156 und die Prioritätsschaltung 158 auf das Anforderungssignal jeweils höchster Priorität angesprochen haben, was durch ein »aktiv«-Ausgangssignal an nur einem Anforderungs-Flip-Flop zum Ausdruck kommt, meldet der Speicher 14 dem Prozessor P₂, daß das Anforderungssignal angenommen ist. Nach F i g. 4 erfolgt dies

j5 durch Verknüpfung des »1«-Ausgangs jedes Flip-Flops 170 ... 174 mit einer gesonderten Und-Schaltung 194, 196 bzw. 198, wobei alle Und-Schaltungen gleichzeitig durch den Taktimpuls t\ der Zeitgeberschaltung 192 getastet werden. Da nur das Flip-Flop 174 ein Ausgangssignal führt, wird nur die Und-Schaltung 198 durchgeschaltet. Das von dieser Und-Schaltung erzeugte Ausgangssignal wird über die Leitung 200 der Speichersammelleitung 10 in die Speichersteuerschaltung 69 des Prozessors P₂ als Adressenbestätigungssignal weitergegeben.

In weiterer Betrachtung des obigen Beispiels, wo das Flip-Flop 174 ein /Vaktiv-Signal erzeugt, schaltet die Koinzidenz dieses Signal mit dem U -Taktimpuls die Und-Schaltung 188 der Prioritätsschaltung 158, so daß das »letzte« Flip-Flop in den »1«-Zustand kommt, womit das Ereignis gespeichert ist, daß der Speicher nunmehr mit dem Prozessor P₂ in jüngerer Zeit als mit dem Prozessor P\ in Austausch stand. Damit ist in der Prioritätsschaltung 158 für den Prozessor P\ eine höhere Priorität als für den Prozessor P₂ eingestellt.

Am Ende eines Speicherzyklus stellt der letzte Taktimpuls iz. der Zeitgeberschaltung 192 das Anforderungswarte-Flip-Flop 168 in »1 «-Zustand, das ein Anforderungswartesignal erzeugt, das die Und-Schal-

bo tungen 160, 162 und 164 voreinstellt. Wie noch gezeigt wird, löschen bestimmte Signale während jedes Speicherzyklus die Flip-Flops 170... 174 und stellen sie in den »0«-Zustand. Die Schaltung nach F i g. 4 ist somit am Ende eines Speicherzyklus zur Beantwortung einer neuen Anforderung von Seiten der Prozessoren bereit.

Es sei darauf hingewiesen, daß der Arbeitszyklus asynchron abläuft, d. h. jeweils nach Empfang von Speicheradreß- und Anforderungssignale von einem

Prozessor hängt die Arbeitsweise des Speichers nach F i g. 4 nur von der Eigenzeitgeberschaltung 192 ab.

Adressierung des Schnellspeichers

Innerhalb der dargestellten Datenverarbeitungsanlage enthält der Schnellspeicher 18 (Fig. 1) die jeweils ersten sechzehn Speicheradreßplätze, zu denen der Prozessor P₂ Zugang hat. Diese Funktionswweise ist beispielsweise dann erwünscht, wenn die Speicherregister der ersten sechzehn Adressenplätze als Sammler für den arithmetischen Prozessor P₂ dienen. Diese Register werden im wesentlichen ständig benutzt. Es ist deshalb im allgemeinen wirtschaftlich, für dieselben eine kürzere Zugriffszeit vorzusehen, als sie mit Kernspeicherregistern erreichbar ist. Deshalb wird der Schnellspeicher 18 anstelle der ersten sechzehn Kernspeicherregister des Kernspeichers 14 benutzt. Wie jedoch unten ausgeführt wird, können diese ersten sechzehn Kernspeicherregister trotzdem anstelle des Schnellspeichers 18 für Sonderzwecke angewählt werden.

Im allgemeinen adressieren die Prozessoren einen ..- Speicherplatz durch eine Reihe von Ziffern, die im Ό wesentlichen aus drei Gruppen bestehen. In F i g. 5 sind diese Ziffergruppen A, Bund Cin dem Speicheradressenregister 60 angedeutet. Die erste Ziffergruppe A bildet ein Gerätesignal und dient zur Kennzeichnung des jeweiligen Speichers, der den gewählten Speicherplatz enthält. Die zweite Ziffergruppe B bezeichnet den Vorgang, wenn eines der ersten sechzehn Speicherregister innerhalb der Speichergruppe adressiert ist. Die dritte Zifferngruppe Cin der Speicheradressenserie gibt schließlich zusammen mit der zweiten Gruppe ein bestimmten Speicherregister abgesehen von den ersten sechzehn Speicherplätzen an. Wie bereits gesagt, wird die erste Ziffergruppe über die Speicherleitungen 162 (Fig.2 und 4) der Speichersammelleitung 10 an die Speicher 14, 16 bzw. 18 weitergegeben und erreicht in jedem Speicher eine Schaltung 160 nach Fig.4. Die zweite und dritte Ziffergruppe bilden zusammen die Adresse innerhalb der angewählten Speichergruppe und werden in der Speichersammelleitung 10 durch die Leitungen 213 bzw. 228 (Fig.2) in die Speicher . übertragen.

j Die Schnellspeicherwahl mittels der zweiten Adressensignalgruppe wird nunmehr unter Bezugnahme auf Fig.5 erläutert, die die zur Einleitung eines Schnellspeicherzyklus erforderlichen Schaltungen des Prozessors P₂ und des Schnellspeichers 18 zeigt. Die Und-Schaltung 160 des Speichers 14 (Fig.4) ist ; ebenfalls dargestellt.

Wie für die Speichersammelleitungsanschlüsse des Kernspeichers 14 in Fig.4 bereits gezeigt ist, ist eine Und-Schaltung 204 des Schnellspeichers 18 an die Leitung 162 der Speichersammelleitung 10 angeschlossen, die Gerätewählsignale aus dem Speicheradressenregister 60 des Prozessors P₂ führt. Auch die Speicherleitung 164, die das Anforderungssignal der Prozessorspeichersteuerschaltung 69 führt, ist mit der Und-Schaltung 204 verbunden. Zu dem Schnellspeicher 18 gehört eine Zeitgeberschaltung 208, die eine ; Taktimpulsfolge für einen Schnellspeicherzyklus nach ι Erhalt eines Ausgangssignals der Und-Schaltung 204 \ erzeugt.

ϊ Die Gruppenadresse des Schnellspeichers 18 sowie

\ eines Kernspeichers, beispielsweise des Kernspeichers 14 sind vorzugsweise gleich. Damit sprechen die Und-Schaltung 160 des Kernspeichers 14 und die Und-Schaltung 204 des Schnellspeichers auf dasselbe Gerätewählsignal an.

Zusätzlich zu dem Wählsignal auf den Leitungen 162 empfangen der Kernspeicher 14 und der Schnellspeieher 18 ein weiteres Adreßsignal, nämlich das Schnellspeicherwahlsignal auf Speicherleitungen 163a und 163& Obgleich diese Leitungen jeweils dassselbe Signal führen können, führt die Leitung 163a in der dargestellten Anlage das komplementäre Signal zu der

ίο Leitung 1636. Der arithmetische Prozessor 12 erzeugt ein Schnellspeicherwahlsignal mittels einer Und-Schaltung 212, in die aus dem Adressehregister 60 die Adreßleitungen 213 für die zweite Gruppe der Speicheradreßsignale geführt sind, d. h. für die Signale, die erkennen lassen, ob einer der ersten sechzehn Speicherplätze aufgerufen wird.

Die Und-Schaltung 212 erhält ferner ein Ausgangssignal eines Betriebsschalters 210 des Prozessors. Der nur schematisch angezeigte Schalter dient zur Festlegung, ob der Prozessor P₂ die ersten sechzehn Speicherplätze in dem Schnellspeicher 18 oder in dem Kernspeicher 14 benutzen soll.

Das Schnellspeicherwahlsignal liegt an der Schnellspeicher-Und-Schaltung 204 über die Leitung 1636 und nach Inversion in dem Inverter 214 über die Leitung 163a an der Kernspeicher-Und-Schaltung 160 an. Das Signal wird nur beim Vorliegen einer Adresse für einen der ersten sechzehn Speicherplätze zugleich mit einem Schnellspeicherwahlsignal von dem Betriebsschalter 210 erzeugt. Das Schnellspeicherwahlsignal bewirkt eine Voreinstellung der Schnellspeicher-Und-Schaltung 204 und umgekehrt eine Sperrung der Kernspeicher-Und-Schaltung 160. Wenn der Betriebsschalter in der »Nichtschnellspeicher«-Stellung steht, sperrt der Ausgang der Und-Schaltung 212 die Und-Schaltung 204 und führt zu einer Voreinstellung der Kernspeicher-Und-Schaltung 160.

Wenn in dieser Anlage der Prozessor P₂ ein Speicherregister aufruft, das nicht in dem Schnellspeieher 18 oder dem Kernspeicher 14 liegt, geben die Und-Schaltungen 204 und 160 kein P₂-Anforderungssignal ab. Wenn der Prozessor P₂ ein Speicherregister des Kernspeichers 14 aufruft, das nicht zu den ersten sechzehn Speicherplätzen gehört, gibt die Kernspeicher-Und-Schaltung 160 ein /VAnforderungssignal ab, doch infolge des Fehlens eines Signals der Und-Schaltung 212 erzeugt die Schnellspeicher-Und-Schaltung 204 kein solches Signal.

Die Schnellspeicher-Und-Schaltung 204 erzeugt ein

so P₂-Anforderungssignal nur dann, wenn der Betriebsschalter 210 in Schnellspeicherstellung liegt und die Wählsignale den Kernspeicher 14 sowie einen der ersten sechzehn Speicherplätze aufrufen.

Übertragungsbefehle für einen Speicher

Nunmehr wird unter Bezugnahme auf F i g. 6 die Art der Adressierung einer einzelnen Speicherstelle oder eines Registers in einem solchen Speicher erläutert, der gemeinsam mit anderen Speichern an verschiedene Speichersammelleitungen 14 bzw. 16 angeschlossen ist. Dabei wird die Betrachtung des vorigen Beispiels fortgesetzt, wonach der Prozessor P₂ aktiv ist, d. h. eine Speicheroperation ausführt.

Nach Fig.6 kann der Kernspeicher 14 in üblicher Weise mit einem Kernspeicher 234 ausgestattet sein, das an ein Speicheradreß- und -befehlsregister 235 und ein Speicharpufferregister 238 angekoppelt ist. Zu dem Speicheradreß- und -befehlsregister gehört ein übliches

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Speicheradreßregister 236, das mit zwei Flip-Flops 240 und 242 verbunden ist, entsprechend deren Informationszustand eine Lese- oder eine Schreiboperation durchgeführt werden soll. Für das folgende sind der Leseverstärker 244 für die als Beispiel herausgegriffene Zifferstelle (n) und das ZifferstelIen-(/j>Flip-Flop 246 des Kernspeicherfeldes 234 bzw. des Speicherpufferregisters 238 gezeigt.

Gemäß dem unteren Teil der F i g. 6 erhält der Speicher Lesebefehle von den Prozessoren 12,34 und 42 auf gesonderten Speicherleitungen 216, 218 und 220. Entsprechend werden die Schreibbefehle von diesen Prozessoren in den Speicher 14 auf Leitungen 222, 224 und 226 übertragen.

Zur Auswahl des Lesebefehls von dem einzigen aktiven Prozessor werden die Signale der Lesebefehlsleitungen 216, 218 und 220 an verschiedene Und-Schaltungen 217, 219 und 221 angelegt. Der jeweils andere Eingang jeder Und-Schaltung ist das Adressenbestätigungssignal für den betreffenden Prozessor. So erhält die an der Lesebefehlsleitung 216 des /^-Prozessors angeschlossene Und-Schaltung 217 das /VAdressenbestätigungssignal. Entsprechend erhalten die Und-Schaltungen 219 und 221 die P_r und Po-Adressenbestätigungssignale. ' ' :.'...'.

Die Ausgänge der Und-Schaltungen 217,219 und 221 liegen parallel an den Eingängen des Lese-Flip-Flops 240, dessen Ausgang seinerseits mit dem Speicheradressenregister 236 verbunden ist.

Das Schreib-Flip-Flop 242 ist in gleicher Weise mit den Ausgängen der drei Und-Schaltungen 254 verknüpft. Jede dieser Und-Schaltungen erhält das Adressenbestätigungssignal und von einer Leitung 222, 224 bzw. 226 den Schreibbefehl des zugeordneten Prozessors.

Dasjenige Adreßregister innerhalb des Kernspeicherfeldes 234, in das Daten eingeschrieben oder aus dem Daten ausgelesen werden sollen, wird durch Adreßsignale gekennzeichnet, die in den Speicheradreßregistern der Prozessoren erzeugt werden. Jede Adressenziffer wird von dem aktiven Prozessor in das Speicheradreßregister 236 des Kernspeichers 14 in gleicher Weise übertragen, wie die Lese- und Schreibbefehle in die Speicher-Flip-Flops 240 und 242 eingegeben werden.

So gibt der aktive Prozessor (Po, P\, Pi, Fig. 1) eine Adressenziffer in den Kernspeicher, und zwar über die Prozessorspeicherleitung (228,230 bzw. 232).

Eine Und-Schaltung 248 empfängt die Adressenziffer auf der Leitung 228 zusammen mit dem /VAdressenbestätigungssignal. Und-Schaltungen 250 und 252 sind entsprechend an die Adressenleitungen 230 und 232 angeschlossen und mit den Quellen der entsprechenden Adressenbestätigungssignale verbunden. Die Ausgangsanschlüsse dieser Und-Schaltungen 248, 250 und 252 liegen parallel zu einem Eingangsanschluß 236a des Speicheradreßregisters.

Die übrigen Adressenleitungen der Speichersammelleitungen 10, 36 und 48 sind ebenso wie die Leitungen 228, 230 und 232 mit dem Speicheradreßregister 236 verkoppelt.

Wie oben unter Bezugnahme auf F i g. 4 beschrieben ist, erzeugt der Taktimpuls ii des Speicherzyklus das Adressenbestätigungssignal, sobald die Wahl- und Prioritätsschaltung 156 und 158 den Prozessor mit höchster Priorität unter den anfordernden Prozessoren erfaßt haben. Infolge der dargestellten Verknüpfung der Adressenleitungen und der Lese- und Schreibbefehlsleitungen in dem Kernspeicher 14 stellt dieses Signal die Und-Schaltungen 217,219,221,248,250,252 und 254 für die Übertragung der Information auf den Adreßleitungen und Schreib- und Lesebefehlsleitungen der Speichersammelleitung des Rechenwerks Pi in das Speicheradreßregister 236 und die Lese-Schreib-Flip-Flops 240 und 242 bereit.

Datenübertragung mit einem Speicher

ίο Wie in Fig.6 gezeigt, erhält der Kernspeicher ein Datenbit (n) von dem Prozessor Pi über eine Datenleitung 56a der Speichersammelleitung 10 oder gibt andererseits dieses Bit über die genannte Leitung an den Prozessor ab. Eine Übertragungsschaltung 268 für ein Datensignal mit negativ werdendem Signalpegel (Binärwert »1«) überträgt die Datenbits auf der Leitung 56a in das Speicherpufferregister 238. Zu dieser Schaltung gehört eine Und-Schaltung 256 in Reihe mit einer Trenndiode 260, deren Anoden mit der Datenleitung verbunden sind. Der Bit-f/i/Leseverstärker 244 für das Kernspeicherfeld 234 ist mit einem Eingang der Und-Schaltung 256 verbunden. Der zweite Und-Schaltungseingang empfängt das /Vaktiv-Signal. Dies ist das »1 «-Ausgangssignal des Prioritäts-Flip-Flops 174 in Fig.4, das auch an einem Eingangsanschluß einer weiteren Und-Schaltung 262 anliegt, deren anderer Eingangsanschluß unmittelbar an der Datenleitung 56a liegt. Das Ausgangssignal der Und-Schaltung 262 ist zu einem Eingang des Bit-^-Flip-Flops 246 des Speicherpufferregisters 238 geführt.

Wie man ferner aus Fig.6 erkennt, sind der BJt-(^Leseverstärker 244 und das Flip-Flop 246 auch in gleicher Weise über die Übertragungsschaltungen 264 und 265 an die Bit-f/i/Datenleitung 269 und 270 für die

Prozessoren 34 bzw. 42 angeschlossen. Die Übertragungsschaltungen 264 und 265 stimmen mit der Übertragungsschaltung 268 mit der Ausnahme überein, daß die Übertragungsschaltung 264 das /Vaktiv-Signal und die Übertragungsschaltung 265 das Po-aktiv-Signal empfängt.

Der Speicherzyklus des Kernspeichers 14 kann drei verschiedene Befehle ausführen, nämlich Lesen, Schreiben und Lesen/Schreiben. Bei einem Schreibbefehl, der bei Empfang eines Befehlssignals in dem Schreib-Flip-Flop 242, jedoch nicht in dem Lese-Flip-Flop 240 auftritt, gibt der Prozessor die Daten an den Kernspeicher am Anfang des Speicherzyklus ab. In dem Kernspeicher ist die Und-Schaltung 262 der Übertragungsschaltung 268 durch das /Vaktiv-Signal (abgeleitet aus dem Taktimpuls ii) bereits voreingestellt und gibt damit die Bit-fn,Mnformation der Leitung 56a an das Speicherpufferregister 238 weiter.

Der Prozessor gibt auch einen Schreib-Start-Impuls (Wr Re) über eine Leitung 273 an den Kernspeicher ab (F i g. 7). Der Speicher ist an Schreib-Start-Leitungen 275 und 277 der Prozessoren P\ und Po angeschlossen. Eine UND-Schaltung 279 (Fig.7), ähnlich der Und-Schaltung 254 in F i g. 6, empfängt die Signale auf diesen Leitungen und übernimmt bei einem Aktiv-Signal der Prioritätsschaltung nach F i g. 4 nur das Schreib-Start-Signal desjenigen Prozessors, mit dem Daten übertragen werden. Die Ausgangsleitung 285 der UND-Schaltung 279 führt das ausgewählte Schreib-Start-Signal an eine weitere UND-Schaltung in Fig.7. Sobald ein Speicher ein Schreib-Start-Signal empfängt, überträgt er die Daten aus dem Speicherpufferregister in das Kernspeicherfeld.
Für den Prozessor ist die Schreiboperation mit

Aussendung der Daten sowie des Schreib-Start-Signals abgeschlossen, und der Prozessor kann auf den folgenden Befehl übergehen. Der Kernspeicher muß jedoch die betreffenden Speicherplätze des Kernspeicherfeldes frei machen und das zuletzt in dem Pufferregister empfangene Wort in das Kernspeicherfeld übertragen. Dies erfolgt während des Restes des Speicherzyklus.

Zur Trennung des Kernspeichers 14 von den Daten-, Adreß-, Schreib-Start-, Lesestart- und Befehlsleitungen der Speichersammelleitung muß das /Vaktiv-Signal entfernt werden. Dies erfolgt durch Löschung der Prioritäts-Flip-Flops 170, 172 und 174 (Fig.4) in der oben beschriebenen Weise.

Bei der Ausführung eines Lesebefehls und bei der Ausführung eines Lese-Schreib-Befehls fragt ein Taktimpuls tb der Zeitgeberschaltung 192 nach Fi g. 4 den Leseverstärker 244 des Kernspeicherfeldes ab, um die Daten aus dem Kernspeicher auf die Datenleitungen der Speichersammelleitung, die mit dem aktiven Prozessor verbunden ist, zu übertragen. Der Taktimpuls tb liegt nach Fig.7 auch an einer Und-Schaltung 267 an, die bereitgestellt ist, solange der Flip-Flop 240 einen Lesebefehl speichert. Das Ausgangssignal der Und-Schaltung ist ein Lese-Start-Impuls (Rd Rs), der an den Prozessor übertragen wird und anzeigt, daß Daten von dem Speicher ausgesandt werden sollen.

Nach F i g. 6 werden in einem Lesezyklus nur Daten auf die Datenleitungen für eine Übertragung zu dem Prozessor übertragen, indem die Daten durch die betreffenden Und-Schaltungen 256 und die Trenndioden 260 geschickt werden. Manche bekannten Speicherkernanordnungen arbeiten destruktiv. Wie jedoch die Übertragungsschaltung 268 erkennen läßi, ist der Eingang der Und-Schaltung 262 an die Anode der Diode 260 angeschlossen. Wenn also das Datenbit (n) aus dem Speicherfeld ausgelesen und in die Datenleitung 56a übertragen wird, liegt sie automatisch an der Und-Schaltung 262 an und kann dadurch in das Speicherpufferregister 238 zurückübertragen werden.

Nachfolgende Taktimpulse der Zeitgeberschaltung 192 schreiben die Information wieder in das Speicherfeld ein. Somit speichert das Speicherfeld nach Abschluß - eines Lesezyklus dieselben Daten, die zu Beginn des j Zyklus gespeichert waren.

In diesen ausschließlichen Lesezyklus beendet jedoch der Prozessor den Betrieb mit dem Speicher, wenn die an die Speichersammelleitung übertragene Information in dem Prozessor ankommt. Daher kann sich der Speicher von den Adreß-, Befehls-, Schreib-Start-, Lese-Start- und Datenleitungen selbst abschalten, unmittelbar nachdem der Speicherzyklus bei dem Taktimpuls tb angekommen ist. Dementsprechend werden die Prioritäts-Flip-Flops (F i g. 4) in diesem Zeitpunkt gelöscht. Dies erfolgt nach F i g. 7 mittels einer exklusiven Oder-Schaltung 282, die an je einen Ausgangsanschluß des Schreib-Flip-Flops 240 und des Lese-Flip-Flops 242 angekoppelt ist, die oben unter Bezugnahme auf F i g. 6 in größerer Ausführlichkeit erläutert sind. Die exklusive Oder-Schaltung gibt jeweils nur dann ein Ausgangssignal ab, wenn sie nur an einen Eingang, jedoch nicht an beiden ein Eingangssignal empfängt. Der Ausgang dieser Schaltung ist an einen Eingang einer Und-Schaltung 265 sowie an einen Eingang einer Und-Schaltung 269 geführt. Die Ausgangsanschlüsse der Und-Schaltung führen zu den Löscheingängen der Prioritäts-Flip-Flops 170, 172 und 174(Fig.4).

Das andere Eingangssignal der Und-Schaltung 265 ist der Lese-Start-Impuls der Und-Schaltung 267. Deshalb stellt während eines einfachen Leseprogramms das Flip-Flop 240 die Und-Schaltung 265 über die exklusive

5 Oder-Schaltung so ein, daß bei Auftritt des Taktimpulses ffcdie Prioritäts-Flip-Flops gelöscht werden.

Wie man aus F i g. 7 ersieht, gibt das Flip-Flop 242 innerhalb eines einfachen Schreibzyklus eine Und-Schaltung 271 so frei, daß ein Schreib-Start-Impuls von

ίο der Torschaltung 279 empfangen wird. Die Und-Schaltung 269 läßt das Ausgangssignal der Und-Schaltung 271 zwecks Löschung der Prioritäts-Flip-Flops durch, mit der Ausnahme für ein Lese/Schreib-Programm. Während dieses kombinierten Befehls löscht andererseits nach F i g. 7 eine Und-Schaltung 281 die Prioritäts-Flip-Flops jeweils beim Fehlen eines Ausgangssignals der exklusiven Oder-Schaltung, wenn gleichzeitig ein Schreib-Start-Impuls auftritt.

Lese-Schreib-Operation

Neuere Rechenprogramme verlangen oft, daß ein Wort aus einem Speicher ausgelesen und in dem Prozessor verarbeitet wird; dieses geänderte Wort soll dann in denselben Speicherplatz eingelesen werden, an dem das Ausgangswort stand. Diese Operation verlangt normalerweise einen vollständigen Speicherzyklus für den anfänglichen Leseyorgang sowie einen vollständigen Speicherzyklus für das Einschreiben des geänderten Wortes in denselben Speicherplatz. .,

In der vorliegenden Datenverarbeitungsanlage" kann diese Operation mit einem einzigen Speicherprogrammzyklus erfolgen, wie im folgenden beschrieben wird. Die Zeitgeberschaltung 192 (F i g. 4) besteht normalerweise aus einer Kette, die abwechselnd Verzögerungsstufen und Impulsverstärker enthält.

Nach der Teildarstellung der Zeitgeberschaltung 192 in F i g. 7 lassen sich die Verzögerungsstufen und Impulsverstärker in zwei einander anschließenden Abschnitten 192a und 192b anordnen. Die Impulsfolgen des ersten Abschnitts gehören zu der Aufnahme von Adressen sowie von Befehlssignalen in dem Speicher und zum Auslesen von Daten.

Aufgrund der Taktimpulse des zweiten Abschnitts 1920 schreibt die Speichergruppe Daten in das Kernspeicherfeld (F i g. 6).

Wie man weiter aus F i g. 7 ersieht, ist die Zeitgeberkette zwecks Durchführung einer Lese- und einer Schreiboperation im Rahmen eines einzigen Speicher-: zyklus durch eine Und-Schaltung 274 unterbrochen, die

so zwischen den Impulsverstärker 276 des Abschnitts 192a, dessen Ausgangstaktimpuls (tRdiJ der letzte Taktimpuls des Leseteils des vollständigen Speicherzyklus ist, und die folgende Verzögerungsstufe 278 am Beginn des Abschnitts 192Z? eingeschaltet. (Die Verzögerungsstufe 278 kann in manchen Fällen weggelassen werden, so daß dann die Und-Schaltung 274 unmittelbar zwischen die Impulsverstärker 276 und 280 eingeschaltet ist.) Damit ist eines' der beiden Eingangssignale der Und-Schaltung 274 der letzte Taktimpuls des Leseteils des Speicherzyklus. Das andere Eingangssignal ist das Ausgangssignal der exklusiven Oder-Schaltung 282.

Während eines einfachen Lese- oder Schreibzyklus befindet sich nur eine der Kippstufen 240 und 242 im »1 «-Zustand, so daß die exklusive Oder-Schaltung ein Ausgangssignal zur Voreinstellung der Und-Schaltung 274 abgibt, damit der Ausgangsimpuls des Verstärkers 276 in den zweiten Abschnitt 1920 durchgelassen wird. Wenn jedoch der Programmierer eine kombinierte

Lese/Schreib-Operation wünscht, ist die Prozessorspeichersteuerung 69 (F i g. 2) so programmiert, daß sie jeweils zu Beginn eines Speicherzyklus einen Lesebefehl auf der Leitung 216 nachF i g. 6 und einen Schreibbefehl auf der Leitung 222 nach Fig.6 erzeugt. Folglich befinden sich beide Flip-Flops 240 und 242 im »1 «-Zustand und geben Signale an die exklusive Oder-Schaltung weiter. Damit gibt die exklusive Oder-Schaltung 282 kein Ausgangssignal ab, so daß die Und-Schaltung 274 nicht voreingestellt ist. Folglich wird die Arbeitsfolge der Zeitgeberschaltung nach Auftreten des Taktimpulses tRdL unterbrochen.

Die Zeitgeberschaltung wird dann in Abhängigkeit von dem Ausgangssignal einer Und-Schaltung 284 (Fig. 7) wieder weitergestartet, die Signale von Flip-Flops 286 und 288 aufnimmt. Diese Flip-Flops werden durch den Taktimpuls f₀ jedes Speicherzyklus in den »O«-Zustand zurückgestellt. Danach stellt der letztere Taktimpuls des Leseteils, d. h. der Ausgangsimpuls des Impulsverstärkers 276 das Flip-Flop 286 in »1 «-Zustand. Ein Schreib-Start-Signal des Prozessors schaltet das Flip-Flop 288 in »!«-Zustand; der Prozessor gibt dieses Signal ab, sobald die Verarbeitung des aus dem Kernspeicher 14 während der Leseroutine aufgenommenen Wortes abgeschlossen ist und das geänderte Wort zum Einschreiben in denselben Speicherplatz bereitsteht.

Damit gibt die Und-Schaltung 284 ein Ausgangssignal nur dann ab, wenn das Flip-Flop 288 einen Schreib-Start-lmpuls im Anschluß an den letzten Taktimpuls des Leseteils · des Speicherzyklus empfangen hat. Das Und-Ausgangssignal tastet den Impulsverstärker 280, der den Taktimpuls Wo als ersten Taktimpuls des Schreibteils des Speicherzyklus erzeugt. Derselbe sowie die weiteren Taktimpulse bewirken ' ein Wiedereinschreiben des geänderten Wortes in denselben Speicherplatz des Kernspeicherfeldes 234. Um jedoch das geänderte Wort aus dem Prozessor in den Speicher anstelle des ursprünglich im Anfangsabschnitt des betreffenden Speicherzyklus ausgelesenen Wortes einschreiben zu können, muß das Ausgangswort aus dem Speicherpufferregister 238 gelöscht werden. Dies erfolgt durch Anlegen des Ausgangssignals der exklusiven Oder-Schaltung 282 nach F i g. 7 an den Löscheingang 235a (F i g. 6) des Registers 238, in solcher Weise, daß das Register gelöscht wird, sobald die exklusive Oder-Schaltung Eingangssignal sowohl von den Lese- als auch von dem Schreib-Flip-Flop 240 und 242 erhält. ·

Somit läßt die Und-Schaltung 274 der Zeitgeberschaltung den Taktimpuls tRdL unmittelbar in den Abschnitt 192£> durchtreten, wenn die Flip-Flops 240 und 242 nur einen Lese- oder Schreibbefehl speichern. Die Und-Schaltung 284 läßt andererseits den Taktimpuls "tRdL in den zweiten Abschnitt nur dann durchtreten, wenn ein Schreib-Start-Impuls von dem Prozessor während der Dauer einer kombinierten Lese/Schreib-Operation empfangen wird.

Wellenformdiagramm in F i g. 8 '.

Der vollständige Speicherzyklus, der allgemein für eine Verwendung innerhalb einer Anlage geeignet ist, wird nunmehr zusammenfassend unter Bezugnahme auf das Wellenformdiagramm nach Fig.8 betrachtet, wo auf der horizontalen Achse die Zeit aufgetragen" ist, allerdings nicht maßstäblich. Die dargestellte Taktimpulsfolge beginnt mit dem Ende eines Speicherzyklus mit dem linken Taktimpuls ft der obersten Wellenform 290, die einige Taktimpulse der Zeitgeberschaltung 192 (F i g. 4) zeigt. Diese Taktimpulse löschen das Speicherpufferregister 238 (Fig.6) des Speichers mittels des Impulses 292a der Wellenform 292 am Fuß der Zeichnung. Der Taktimpuls fz, löscht auch das Anforderungswarte-FIip-FIop 168 (F i g. 4) gemäß der Wellenform 294 und löscht die Lese- und Schreib-Flip-Flops 240 und 242 (F i g. 6 und 7), was in dem Wellenformdiagramm im einzelnen nicht dargestellt ist.

ίο Der nächste Speicherzyklus beginnt, wenn ein Prozessor, beispielsweise P2 (Fig. 1), Wähl- und Adreßsignale, jeweils der Wellenform 296, ein Anforderungssignal der Wellenform 298 und außerdem den Lesebefehl oder Schreibbefehl nach der Wellenform 300 oder beide an die Speichersammelleitung abgibt. (Der Prozessor gibt beide Befehle gemeinsam nur zur Einleitung einer kombinierten Lese/Schreib-Operation ab.)

Beim Fehlen eines Schnellspeicherwahlsignals erzeugen die Wahlschaltung 156 (F i g. 4) und die Prioritätsschaltung 158 (Fig.4) in Abhängigkeit von den Anforderungswarte-, Anforderungs- und Wählsignalen ein aktiv-Signal der Wellenform 302. Dieses leitet den neuen Täktzyklus ein, der mit dem Taktimpuls to der Wellenform 290 einsetzt. Der ίο-Impuls stellt das Anforderungswarte-Flip-Flop (Fig.4) in »0«-Zustand zurück, wie die Wellenform 294 zeigt. Mit vorgegebener Verzögerung zu diesem Impuls erzeugt die Zeitgeberschaltung (Fig.6) den ii-Impuls, der nach Fig.4 ein Adressenbestätigungssignal der Wellenform 304 auslöst, das an den dem aktiv-Signal zugeordneten Prozessor ausgegeben wird.

Der Adressenbestätigungsimpuls überträgt auch die Lese- und Schreibbefehle in die Flip-Flops 240 und 242 (F i g. 6) der aktiven Speichergruppe und überträgt die Adressenstellensignale in das Speicheradreßregister.

Mit Empfang des Adressenbestätigungsimpulses beendet der Prozessor den Anforderungszyklus, wie die Wellenform 298 zeigt sowie die Wahl- und Adreßsignale der Wellenform 296 und auch die Lese- und Schreibbefehle der Wellenform 300. .'.''■■

Wenn der Speicher ein einfaches Schreibprogramm ausführt, sendet der Prozessor kurze Zeit nach Empfang des Adressenbestätigungssignals die in den Speicher einzuschreibenden Daten aus und gibt den Schreib-Start-Impuls. Die Datensignale haben eine typische Wellenform 306, und das Schreib-Start-Signal 314a wird gleichzeitig damit ausgegeben. Als Antwort auf das Schreib-Start-Signal überträgt der Speicher die empfangenen Daten aus dem Speicherpufferregister in das Kernspeicherfeld.

Aufgrund des Schreib-Start-Impulses beendet der Speicher das aktiv-Signal 302, so daß die Speichersammelleitung zur Durchführung der folgenden Operation zwischen dem Prozessor und einer anderen Speichergruppe frei ist. , . ..,■'..

Wenn der Speicherzyklus eine einfache Leseoperation ausführt, wird die aus dem Speicher ausgelassene Dateninformation in die Datenleitungen 36 mittels einer Wellenform 308 übertragen.

Gleichzeitig mit der Datenaussendung an den Prozessor gibt der Kernspeicher einen Lese-Start-Impuls 312 (Fig. 7) für die Speichersteuerung 69 des Prozessors ab. Der Speicher löscht intern die Prioritäts-Flip-Flops (Fig.4) aufgrund des Lese-Start-Impulses und beendet damit das aktiv-Signal 302. . . . .Γ

Während einer Lese/Schreib-Operation wird die Dateninformation 310a auf die Datenleitungen gebracht

und ein Lese-Start-Signal 312 wird in gleicher Weise wie während einer einfachen Leseoperation erzeugt. Zusätzlich löscht jedoch der Lese-Start-Impuls das Speicherpufferregister 238 (Fig.6), wie durch die gestrichelte Wellenform 2926 angegeben. Wenn dann der Prozessor mit der Verarbeitung des ausgelesenen Wortes zu Ende ist, sendet es einen Schreib-Start-Impuls 3146 an den Speicher zurück, um die Zeitgeberschaltung (Fig. 7) wieder ingang zu setzen und das aktiv-Signal 302 zu entfernen. Das geänderte Datenwort wird über die Datenleitung 56 in den Speicher 14 übertragen, wie durch die Wellenform 3106 angezeigt.

Mit Beendigung des Speicherzyklus, das durch den letzten Taktimpuls der Zeitgeberschaltung angezeigt wird, wird das Speicherpufferregister (F i g. 6) gelöscht und das Anforderungs-FIip-Flop (Fig.4) wird im Sinne

der Erzeugung eines Anforderungswartesignals 2946 zurückgestellt.

Die vorstehenden Erklärungen einschließlich der Datenübertragung in eine Speichergruppe beziehen sich auf die Übertragung einer einzigen Informationsziffer. Es ist jedoch selbstverständlich, daß für die meisten Fälle eine solche einzige Informationsziffer für eine Ziffergruppe steht, die gleichzeitig auf getrennten Leitungen übertragen werden.

So kann die Speichersammelleitung 10 nach F i g. 6 36 Datenleitungen, die gleich der Leitung 56a sind, enthalten, die jeweils an eine Übertragungsschaltung 268 zur Übertragung von -Ziffern in die und aus den Speicherpufferregister 239, die jeweils einen Leseverstärker 244 und ein Flip-Flop 246 enthalten, angeschlossen sind.

Hierzu 8 Blatt Zeichnungen

030138/3

Claims (8)

Patentansprüche:

1. Elektronische Datenverarbeitungsanlage mit mindestens einem Prozessor und peripheren An-Schlußgeräten in Form von Ein/Ausgabegeräten und/oder Speichern, wobei die Informationsübertragung zwischen diesen Baugruppen durch den Prozessor gesteuert wird, dadurch gekennzeichnet, daß der Prozessor (Pt bzw. 12) mit allen peripheren Geräten (22, 24, 26) durch eine Ein/Ausgabe-Sammelleitung (20) und mit allen Speicher-Anschlußgeräten (14, 16) durch eine ;';·· weitere Speicher-Sammelleitung (10) verbunden ist, daß die beiden Sammelleitungen (20,10) jeweils drei Leitungsgruppen (64/163, 165, 213, 228; 94 bis 100/167,216, 222, 272,289; 52/56) zur Übertragung von Wahladreßsignalen, Steuerbefehlen und Datensignalen aufweisen, daß die erste Leitungsgruppe (64/163,165, 213, 228) einerseits an Wahladreßregister (62, 60, F i g. 2) des Prozessors (P2 bzw. 12) und andererseits an Dekodierstufen (72, F i g. 3; 156,158, F i g. 4) der peripheren Geräte angeschlossen ist, wobei jedem peripheren Gerät ein Wahladreßsignal zugeordnet ist, daß die zweite Leitungsgruppe (94 bis 100; 167, 216, 222, 272, 289) einerseits an Steuerregister (68, 69, F i g. 2) des Prozessors (P2

bzw. 12) und andererseits an eine an die Dekodier-

stufe des jeweiligen Anschlußgeräts angekoppelte UND-Gattergruppe (76, Fig.3; 156, Fig.4; 217, 219, 221, 254, F i g. 6; 279, F i g. 7) angeschlossen ist, daß ferner die dritte Leitungsgruppe (52, F i g. 3; 56, F i g. 2 und 6) einerseits an ein Pufferregister (50,54, F i g. 2) des Prozessors (P2 bzw. 12) und andererseits an eine Koppelgatterschaltung (116, 120, 124, 126, 134, 136, Fig. 3; 264, 265, 268, Fig. 6) jedes Anschlußgeräts angeschlossen ist, und daß Datenregister (118, 122, 132, 142, F ig. 3; 234, 238, F ig. 6) jedes Anschlußgeräts einerseits an die zugehörige UND-Gattergruppe und andererseits an die zugehörige Koppelgattergruppe angeschlossen sind, wobei eine Daetnsignalübertragung zwischen dem Prozessor (7*2 bzw. 12) und dem betreffenden Anschlußgerät auf der dritten Leitungsgruppe (Datensignalgruppe) über die Koppelgatterschaltung nur möglich «π ist, wenn die Dekodierstufe des betreffenden Anschlußgeräts ein Ausgangssignal abgibt.

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Leitergruppen jeweils Signale in beiden Richtungen übertragen können, und daß in jedem Anschlußgerät je zwei Datenregister über die Koppelgatterschaltung an die Datensignalleitungsgruppe angekoppelt sind, wobei ein Datenregister (132, 142) zur Übernahme von Signalen aus der Datenleitungsgruppe und das τ> jeweils andere Datenregister (118, 122) zur Abgabe von Datensignalen auf die Datensignalleitungsgruppe dient.

3. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die Verbindung der Datenregister mit der Datensignalleitungsgruppe unter der Steuerung des jeweiligen über die zugeordnete Torgattergruppe anliegenden Steuerbefehls erfolgt.

4. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Ausgangssignal der Torgattergruppe (F i g. 7) jedes Speicher-Anschlußgerätes das Ausgangssignal der jeweiligen Dekodierstufe (156, 158, Fig.4) sperrt, sobald die Datensignalübertragung zwischen der .Datenleitungsgruppe und dem jeweiligen Datenregister abgeschlossen ist, damit die Koppelgatterschaltung (268, F i g. 6) keine weiteren Signale von der Datensignalleitungsgruppe übernehmen kann.
·,

5. Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß die Dekodierstufe (156) jedes Speicheranschlußgerätes ein Wahladreßbestätigungssignal jeweils dann an den Prozessor abgibt, wenn das betreffende Speicher-Anschlußgerät für den Prozessor zur Verfügung steht.

6. Datenverarbeitungsanlage nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Torgattergruppe (279, F i g. 7) eine logische Schaltung enthält, die an Schreib- und Lesesteuerleitungen (272, 289) angekoppelt ist, wobei diese Torgattergruppe bei Abschluß eines Schreib- oder Lesebefehls ein Löschsignal an die zugehörige Koppelgatterschaltung (254, 265, 268, Fig.6) abgibt und damit das Speicher-Anschlußgerät während des restlichen Teils des Speicherprogramms die Datensignalübertragungsgruppe (56) abschaltet.

7. Datenverarbeitungsanlage nach einem der Ansprüche 4 bis 6, mit einer Mehrzahl von Prozessoren (P2 bzw. 12; Pi bzw. 34; PO bzw. 42), wobei jedes Anschlußgerät für jeden zugehörigen

„,.Prozessor jeweils eine .Dekodierstufe und eine Torgattergruppe aufweist, dadurch gekennzeichnet, daß jedes Speicher^:Anschlußgerät eine Prioritätsschaltung (158) zur Identifizierung eines bestimmten Prozessors (Pl bzw. 12; Pi bzw. 34; PO bzw. 42) aufweist, wobei die Prioritätsschaltung (158) die dem identifizierten Prozessor zugeordnete Torgattergruppe des Speicher-Anschlußgerätes anregt.

8. Datenverarbeitungsanlage nach Anspruch 7, gekennzeichnet durch eine bistabile Schaltung (168), die bei Empfang eines Ausgangssignals der Prioritätsschaltung alle Dekodierstufen mit Ausnahme derjenigen des identifizierten Prozessors sperrt.